凹入式半导体装置以及相关联系统和方法与流程

1.本发明技术大体上涉及半导体装置，且更具体地，涉及具有凹入式边缘并且在凹入式边缘中有镀敷结构的半导体装置。


背景技术：

2.包含存储器芯片、微处理器芯片和成像器芯片的经封装半导体裸片通常包含安装在衬底上且包覆在保护性覆盖物中的半导体裸片。半导体裸片可包含功能特征，例如存储器单元、处理器电路和成像器装置，以及电连接到功能特征的接合垫。接合垫可电连接到保护性覆盖物外部的端子以允许半导体裸片连接到更高层级电路系统。
3.市场压力不断地驱使半导体制造商减小裸片封装和/或组合件的大小以适应电子装置的空间限制，同时还驱使半导体制造商增加每一组合件的功能容量以满足操作参数。一种用于增加半导体组合件的处理能力且不会显著增加组合件所覆盖的表面积(即，组合件的“覆盖面积”)的方法是在单个组合件中将多个半导体裸片竖直上下堆叠。这类竖直堆叠组合件中的裸片可通过使用硅穿孔(tsv)将单独裸片的接合垫与相邻裸片的接合垫电耦合来互连。通常，这些互连件包含会增加竖直堆叠的高度并且限制可包含在竖直堆叠的组合件中的裸片数目的支柱或凸块。


技术实现要素：

4.在一个方面中，本公开涉及一种半导体组合件，其包括：第一半导体装置，其包含：上表面，在所述上表面的第一横向边缘处包含多个第一金属结构，和所述上表面上方的第一介电层，所述第一介电层包含从所述第一横向边缘向内延伸的多个第一凹部，所述多个第一凹部至少部分地暴露所述第一金属结构；安装于所述第一半导体装置上的第二半导体装置，所述第二半导体装置包含：下表面，在所述下表面的第二横向边缘处包含多个第二金属结构，其中每个第二金属结构与所述第一半导体装置的对应第一金属结构对齐，和所述下表面上方的第二介电层，所述第二介电层包含从所述第二横向边缘向内延伸的多个第二凹部，所述多个第二凹部至少部分地暴露所述第二金属结构，其中所述第二介电层接合到所述第一半导体装置的所述第一介电层；和定位于所述第一和第二凹部内的多个镀敷结构，其中每个镀敷结构将所述第一半导体装置的第一金属结构电耦合到所述第二半导体装置的对应第二金属结构。
5.在另一个方面中，本公开涉及一种半导体组合件，其包括：第一半导体装置，其包含：上表面，在所述上表面的第一横向边缘处包含多个金属结构，和所述上表面上方的第一介电层，所述第一介电层包含从所述第一横向边缘向内延伸的多个凹部，所述多个凹部至少部分地暴露所述金属结构；安装于所述第一半导体装置上的第二半导体装置，所述第二半导体装置包含：包含第二介电层的下表面，其中所述第二介电层接合到所述第一半导体装置的所述第一介电层，和所述下表面的第二横向边缘处的多个导电性突起部，所述多个导电性突起部从所述第二介电层延伸，其中每个导电性突起部与所述第一半导体装置的对
应金属结构对齐；和定位于所述凹部内的多个镀敷结构，其中每个镀敷结构将所述第一半导体装置的金属结构电耦合到所述第二半导体装置的导电性突起部。
6.在又一个方面中，本公开涉及一种用于制造半导体组合件的方法，所述方法包括：在第一半导体装置的第一侧上的第一介电层中形成多个凹部，其中所述半导体装置在所述第一侧的第一横向边缘处包含至少部分地被所述凹部暴露的多个金属结构；将所述第一半导体装置的所述第一介电层耦合到第二半导体装置的第二侧上的第二介电层，其中所述半导体装置的所述第二侧包含与所述第一半导体装置的所述金属结构和所述凹部对齐的多个导电元件；和在所述凹部中镀敷导电材料以便将所述第一半导体装置的所述金属结构电耦合到所述第二半导体装置的所述导电元件。
附图说明
7.参考附图可以更好地理解本发明技术的许多方面。附图中的组件不一定按比例。实际上，重点在于清楚地说明本发明技术的原理。
8.图1a是根据本发明技术的实施例配置的半导体装置的侧视横截面图。
9.图1b是图1a的半导体装置的俯视图。
10.图1c是根据本发明技术的实施例的处于制造工艺的初始阶段的半导体组合件的侧视横截面图。
11.图1d是图1c的半导体组合件在制造工艺中的后一阶段的侧视横截面图。
12.图2a是根据本发明技术的实施例的半导体装置的侧视横截面图。
13.图2b是根据本发明技术的实施例的另一半导体装置的侧视横截面图。
14.图2c是根据本发明技术的实施例的处于制造工艺的初始阶段的半导体组合件的侧视横截面图。
15.图2d是图2c的半导体组合件在制造工艺中的后一阶段的侧视横截面图。
16.图2e是根据本发明技术的实施例的下部装置和上部装置的侧视横截面图。
17.图3a到3d是说明根据本发明技术的实施例的用于制造多个半导体装置的工艺或方法的各个阶段的侧视横截面图。
18.图4a-4l是说明根据本发明技术的实施例的用于制造多个半导体装置的工艺或方法的各个阶段的侧视横截面图。
19.图5是说明根据本发明技术的实施例的制造半导体组合件的方法的框图。
20.图6是包含根据本发明技术的实施例配置的半导体装置或组合件的系统的示意图。
具体实施方式
21.下文描述半导体装置的若干实施例以及相关联系统和方法的具体细节。在下文描述的数个实施例中，根据本发明技术配置的半导体组合件可包含第一半导体装置。第一半导体装置可上表面，在所述上表面的第一横向边缘处包含多个第一金属结构。所述金属结构可为适用于形成到另一半导体装置的电互连的衬垫、接合衬垫、触点、层、区、导电元件等。第一半导体装置可另外包含处于所述上表面上方的第一介电层，所述第一介电层包含从第一横向边缘向内延伸并且至少部分地暴露第一金属结构的多个第一凹部。半导体组合
件可另外包含安装于第一半导体装置上的第二半导体装置。第二半导体装置可包含下表面，在下表面的第二横向边缘处包含多个第二金属结构。所述第二金属结构中的每一个可与第一半导体装置上的对应第一金属结构对齐(例如，竖直对齐)。第二半导体装置可另外包含处于下表面上方的第二介电层，所述第二介电层包含至少部分地暴露第二金属结构的多个第二凹部。第二介电层可接合到第一半导体装置的第一介电层。
22.半导体组合件可另外包含定位于第一和第二半导体装置的第一和第二凹部内的多个镀敷结构。每个镀敷结构可将第一半导体装置的第一金属结构电耦合到第二半导体装置的对应第二金属结构。在一些实施例中，使用无电镀敷工艺将镀敷结构沉积于第一和第二凹部中。因此，第一和第二半导体装置可竖直堆叠以形成半导体组合件，且将第一和第二装置电耦合的镀敷结构可能给组合件增加最小(如果存在的话)高度。另外，相比于通常需要非常紧密的平坦化公差形成高产率装置互连件的常规混合式接合技术，本文所描述的裸片周围的凹部允许镀敷结构在裸片堆叠形成之后形成，这可提供增加的工艺裕度。本文所描述的凹部还可充当当对齐到相邻半导体装置时用于提高准确度的导引件。
23.相关领域的技术人员将认识到，本文中所描述的方法的合适阶段可在晶片级或在裸片级执行。因此，取决于其使用情境，术语“衬底”可指晶片级衬底或单分的裸片级衬底。此外，除非上下文另有指示，否则本文中所公开的结构可使用本领域的技术人员熟知其细节的半导体制造技术形成。举例来说，可使用化学气相沉积、物理气相沉积、原子层沉积、镀敷、无电镀敷、旋涂和/或其它合适的技术沉积材料。类似地，举例来说，可使用等离子蚀刻、湿式蚀刻、化学机械平坦化或其它合适的技术移除材料。
24.本文中公开许多具体细节以提供本发明技术的实施例的详尽且有用的描述。然而，所属领域的技术人员将理解，所述技术可具有额外实施例，并且所述技术可在没有下文参考图1a-6描述的实施例的细节中的若干个的情况下实践。举例来说，已经省略所属领域中众所周知的半导体装置和/或组合件的一些细节以便模糊本发明技术。一般来说，应理解，除了本文公开的那些具体实施例之外的各种其它装置和系统可在本发明技术的范围内。
25.如本文中所使用，术语“竖直”、“橫向”、“上部”、“下部”、“上方”及“下方”可以鉴于图中示出的取向而指代半导体装置中的特征的相对方向或位置。举例来说，“上部”或“最上部”可指比另一特征更接近页面顶部定位的特征。然而，这些术语应广泛地理解为包含具有其它取向的半导体装置，所述取向例如倒置或倾斜取向，其中顶部/底部、上面/下面、上方/下方、向上/向下以及左侧/右侧可取决于取向而互换。
26.图1a是根据本发明技术的实施例配置的半导体装置100(“装置100”)的侧视横截面图。装置100可包含半导体裸片102，其包含半导体衬底104(例如，硅衬底、砷化镓衬底、有机物层合衬底等)。
27.在所说明的实施例中，所述半导体衬底104(例如，硅衬底、砷化镓衬底、有机物层合衬底等)具有第一侧或表面106a和与第一侧106a相对的第二侧或表面106b。在一些实施例中，第一侧106a可处于衬底104的上侧，且第二侧106b可为衬底104的下侧。半导体衬底104的第一和/或第二侧106a-b可为包含形成于相应的第一和/或第二侧106a-b中和/或上的一或多个电路元件(例如，电线、迹线、互连件、晶体管等)的作用侧或区。电路元件可包含例如存储器电路(例如，动态随机存储器(dram)或其它类型的存储器电路)、控制器电路(例
如，dram控制器电路)、逻辑电路和/或其它电路。在其它实施例中，半导体衬底104可为“空白”衬底，其不包含集成电路组件，且由例如晶体、半晶体和/或陶瓷衬底材料形成，这些材料例如硅、多晶硅、氧化铝(al2o3)、蓝宝石和/或其它合适的材料。
28.在所说明的实施例中，半导体衬底104的第一侧106a可电连接到多个第一侧金属结构108a-b，且半导体衬底104的第二侧106b可电连接到多个第二侧金属结构108c-d(第一和第二侧金属结构108a-d统称为“金属结构108”)。金属结构108中的每一个可定位于半导体裸片102的边缘(例如，横向边缘、外围、外周边等)处或附近和/或半导体裸片102的横向表面113附近。金属结构108可被配置成将装置100电耦合到另一半导体装置，如下文进一步详细描述。第一侧金属结构108a-b可对应于第二侧金属结构108c-d，使得第一侧106a上的每个金属结构可与第二侧106b上的金属结构(例如，竖直地)对齐(例如，108a与108c对齐、108b与108d对齐)。金属结构108中的每一个可各自具有任何适合的尺寸，例如小于或等于5μm、2μm、1μm、500nm、200nm或100nm的宽度和/或直径。
29.在所说明的实施例中，第一侧金属结构108a-b可通过多个连接器110电连接到对应第二侧金属结构108c-d。连接器110可为或包含例如延伸穿过半导体衬底104的将第一侧金属结构108a-b电耦合到对应第二侧金属结构108c-d的一或多个硅穿孔(tsv)。如图1a中所示，连接器110可经由路由元件111(例如，重布层(rdl)、金属化层、迹线和/或其它导电元件)电耦合到金属结构108。在一些实施例中，连接器110位于半导体裸片102的内部和/或中心部分处，且路由元件111可将来自连接器110的信号发射到半导体裸片102的横向表面113处或附近的金属结构108。
30.在一些实施例中，连接器110和/或路由元件111可电耦合到形成于半导体衬底104的第一和/或第二侧106a-b中和/或上的一或多个电路元件(未示出)。因此，连接器110可通过对应路由元件111将一或多个电路元件产生的信号发射到金属结构108。金属结构108、连接器110和/或路由元件111可由任何适合的导电材料制成，所述导电材料例如铜、镍、金、硅、钨、导电性环氧树脂、任何其它合适的材料以及其组合。
31.半导体裸片102另外包含形成于半导体衬底104的第一侧106a的至少一部分上方的第一绝缘材料112a，以及形成于半导体衬底104的第二侧106b的至少一部分上方生物第二绝缘材料112b(统称为“绝缘材料112”)。绝缘材料112可另外形成于半导体衬底104与半导体衬底104的第一和第二侧106a-b上的多个金属结构108之间。在一些实施例中，衬底104的一或多个横向表面113可被横向绝缘材料116(例如，钝化材料)至少部分地或完全覆盖。
32.绝缘材料112和/或横向绝缘材料116可各自包含一或多个层的适合介电材料(例如，钝化材料、聚酰亚胺材料和/或其它用以覆盖半导体装置的表面的材料)。举例来说，绝缘材料112可包括氧化硅、氮化硅、多晶硅氮化物、多晶硅氧化物、原硅酸四乙酯(teos)等。在一些实施例中，绝缘材料112和/或横向绝缘材料116可至少部分地包括具有相对于氧化硅较小的介电常数的介电材料(“低κ介电材料”)。这类低κ介电材料可包含掺杂氟的二氧化硅、掺杂碳的二氧化硅、多孔二氧化硅、有机聚合物电介质、硅基聚合物电介质等。在一些实施例中，绝缘材料112可为适用于直接介电接合(例如，氧化物-氧化物接合、氮化物-氮化物接合等)到另一半导体装置上的介电材料的介电材料，如下文进一步描述。
33.在所说明的实施例中，绝缘材料112包含从半导体衬底104的第一和第二侧106a-b的边缘(例如，横向边缘、外围、外周边等)向内延伸的多个凹部114a-d(统称为“凹部114”)。
凹部114的方位和/或几何形状可对应于金属结构108的方位和/或几何形状以使得每个凹部114可至少部分地或完全暴露金属结构108中的一个。如下文进一步详细描述，凹部114可提供用于形成镀敷结构以将金属结构108连接到另一装置的空间。凹部114可具有任何适合的尺寸，例如至少50nm、100nm、200nm、400nm、500nm、1μm、2μm或5μm的高度h；和/或至少1μm、5μm、10μm、20μm或25μm的深度d。在一些实施例中，凹部114中的每一个(例如，从第一和第二侧106a-b的相应边缘)向内等量延伸。
34.图1b是图1a的装置100的俯视图。金属结构108中的每一个可通过绝缘材料112的未凹入区域彼此间隔开和/或电隔离。在所说明的实施例中，金属结构108和凹部114沿着装置100的所有四个横向侧分布。在其它实施例中，金属结构108和/或凹部114可沿着装置100的横向侧中的一个、两个或三个横向侧分布。凹部114中的每一个可具有至少1μm、5μm、10μm、20μm、25μm的宽度w或任何其它合适的宽度。如最佳在图1b中所见，凹部114可具有正方形或矩形形状并且暴露金属结构108的对应地塑形的部分109。在另一实施例中，凹部114和/或金属结构108可具有圆形、三角形、五角形、六角形或任何其它合适的形状。一起参考图1a和1b，在一些实施例中，半导体衬底104的第一和第二侧106a-b(第二侧106b在图1b中被遮挡)上的凹部114可各自具有相同的几何形状(例如，大小和/或形状)。在其它实施例中，第一侧和/或第二侧106a-b上的凹部114中的一些或全部可具有不同几何形状。另外，虽然装置100被描绘为在每一侧106a-b上具有八个金属结构108和对应凹部114，但在其它实施例中，装置100可包含更少或更多金属结构108和对应凹部114。举例来说，装置100可包含排列于衬底104和绝缘材料112之间的一个、二个、三个、四个、五个、六个、七个、九个、十个或更多个金属结构108和对应凹部114。
35.图1c是根据本发明技术的实施例的处于制造工艺中的初始阶段的半导体组合件150(“组合件150”)的侧视横截面图。组合件150包含耦合到组合件衬底154的多个裸片堆叠152a-d(例如，“第一裸片堆叠152a”、“第二裸片堆叠152b”、“第三裸片堆叠152c”和“第四裸片堆叠152d”)。在所说明的实施例中，裸片堆叠152a-d中的每一个包含相应的多个竖直布置的半导体装置(例如，第一半导体装置100a、第二半导体装置100b、第三半导体装置100c和第四半导体装置100d，统称为“装置100”)。图1c的组合件150中的装置100中的每一个可与如图1a和1b中所描绘的装置100相同或类似。举例来说，装置100中的每一个可包含相应的第一和第二侧106a-b、金属结构108、绝缘材料112和凹部114，如先前结合图1a和1b所描述(这些组件的参考标号为清楚起见仅针对第一裸片堆叠152a中的仅半导体装置158a-b示出)。
36.对于裸片堆叠152a-d中的每一个，装置100可竖直布置成使得相邻半导体装置158a-d的表面上的绝缘材料112彼此直接接触。在所说明的实施例中，举例来说，下部半导体装置158a(“下部装置158a”)的第一侧106a上的第一绝缘材料112a接触上部半导体装置158b(“上部装置158b”)的第二侧106b上的第二绝缘材料112b，如由插图中的虚线所说明。下部装置158a上的第一绝缘材料112a可机械耦合(例如，经由电介质-电介质接合)到上部装置158a上的第二绝缘材料112b。因此，下部装置和上部装置158a-b可经由第一和第二绝缘材料112a-b之间的接合彼此机械耦合。
37.在一些实施例中，装置100可被布置成使得相邻裸片的凹部114和/或金属结构108彼此对齐。举例来说，如图1c中所示，下部装置158a的第一侧106a上的凹部114a和/或金属
结构108a可与上部装置158b的第二侧106b上的对应凹部114c和/或金属结构108c竖直对齐。每对对齐的凹部114a、114c可形成将下部装置和上部装置158a-b的对应金属结构108a、108c间隔开的间隙115。间隙115可提供用于形成电耦合上部装置和下部装置158a-b的镀敷结构的空间，如下文进一步描述。
38.另外，如图1c中所描绘，每一裸片堆叠152a-d中的最下部装置100可机械耦合并且电耦合到组合件衬底154。在所说明的实施例中，举例来说，下部装置158a的第二侧106b和/或第二绝缘材料112b可机械耦合到组合件衬底154(例如，经由粘附层、电介质-电介质接合到组合件衬底154上的绝缘层等)，且第二侧106b上的任何金属结构108可电耦合和/或机械耦合到组合件衬底154(例如，耦合到组合件衬底154上的对应金属结构或其它电触点，图1c中未示出)。组合件衬底154可为适用于支撑裸片堆叠152a-d的任何结构，并且可为或包含重布层、插入件、印刷电路板、介电间隔物、另一半导体裸片(例如，逻辑裸片)或另一适合的衬底。
39.虽然所说明的实施例将组合件150描绘为具有四个裸片堆叠152a-d，其中每个堆叠包含四个装置100，但在其它实施例中，组合件150可包含更少或更多裸片堆叠(例如，一个、两个、三个、五个、六个、七个、八个、九个、十个或更多个裸片堆叠)，且每一裸片堆叠可包含更少或更多装置100(例如，一个、两个、三个、五个、六个、七个、八个、九个、十个或更多个装置)。
40.图1d是图1c的组合件150在制造工艺中的后一阶段的侧视横截面图。在所说明的实施例中，组合件150包含将相邻半导体装置100(例如，装置158a-b)彼此电耦合的多个镀敷结构160。每个镀敷结构160可定位于对应的对齐凹部114a、114c之间的相应间隙115中以便使下部装置158a的对应金属结构108a与上部装置158b的金属结构108c桥接和/或电耦合。凹部114、间隙115和/或镀敷结构160的此配置可有利地减小个别装置100之间的竖直间距。举例来说，因为每个镀敷结构160可形成(例如，镀敷)于当下部装置158a直接接合到上部装置158b时形成的对齐凹部114a、114c和/或间隙115内，所以镀敷结构160不促进两个接合装置158a-b的总高度。
41.镀敷结构160可由任何适合的导电材料(例如铜、镍、金、硅、钨、导电性环氧树脂、任何其它合适的材料以及其组合)制成。镀敷结构160可使用任何合适的技术，例如通过使用无电镀敷工艺将导电材料沉积到对应凹部114和/或间隙115中而形成。无电镀敷工艺可将连续体积的导电材料沉积于金属结构108上和凹部114和/或间隙115中以形成电连接且无或有极少空隙化、缝隙、间隙等。这可有利于其中金属结构108、凹部114和/或间隙115的尺寸相对小的实施例。另外，无电镀敷工艺可在制造工艺结尾处或附近(例如，在裸片堆叠152a-d已经组装之后)执行并且可在单一镀敷工艺中形成多个镀敷结构160。然而，在其它实施例中，可使用本领域的技术人员已知的其它技术，例如电镀、化学气相沉积、物理气相沉积、原子层沉积和/或其它合适的技术来沉积导电材料。
42.在一些实施例中，形成镀敷结构160的工艺可优先将导电材料沉积于金属结构108上和对应凹部114和/或间隙115中，而非沉积于装置100的横向表面113上。可在形成工艺完成之后，例如使用本领域的技术人员已知的蚀刻或技术移除沉积于横向表面113上的导电材料中的任一种。替代地，沉积于横向表面113上的导电材料的量可足够小和/或彼此电隔离以使得其不干扰装置100的电耦合(例如，不电短接相邻的镀敷结构160)。然而，在其它实
施例中，装置100的横向表面113可至少部分地或完全被绝缘材料(例如，图1a的横向绝缘材料116)覆盖以至少减少或防止导电材料在横向表面113上的沉积。在这类实施例中，可在形成镀敷结构160之前使用横向表面钝化工艺将绝缘材料沉积于横向表面113上，如下文更详细描述。
43.在一些实施例中，组合件150在裸片堆叠152a-d之间包含多个通道170a-c(统称为“通道170”)以使得裸片堆叠152a-d中的每一个彼此间隔开。举例来说，在所说明的实施例中，组合件150包含第一和第二裸片堆叠152a-b之间的第一通道170a、第二和第三裸片堆叠152b-c之间的第二通道170b以及第三和第四裸片堆叠152c-d之间的第三通道170c。组合件150可任选地包含每一通道170内的一或多个桥接结构180(以虚线展示)。桥接结构180可由被配置成将相邻裸片堆叠彼此电耦合的导电材料(例如，铜、镍、金、硅、钨、导电性环氧树脂、任何其它合适的材料以及其组合)制成。如图1d中所示，桥接结构180可桥接相邻裸片堆叠(例如，152a-b、152b-c和/或152c-d)中的最下部装置100的金属结构108，因此裸片堆叠可彼此直接连通。
44.桥接结构180可在镀敷结构160形成之前、期间或之后形成。在一些实施例中，桥接结构180使用与形成镀敷结构160的技术相同或类似的技术，例如经由无电镀敷工艺形成。在这类实施例中，通道170可具有足够小以允许桥接结构180形成于裸片堆叠之间的尺寸。举例来说，通道170可具有不大于500μm、400μm、300μm、250μm、200μm、150μm、100μm、50μm、20μm或10μm的宽度w。任选地，组合件衬底154在通道170附近的部分可包含形成于其中的沟槽、切口等(未示出)以提供用于沉积形成桥接结构180的材料的额外表面区域。然而，在其它实施例中，省略桥接结构180，且裸片堆叠可替代地经由组合件衬底154彼此连通。
45.在一些实施例中，在形成镀敷结构160之后，组合件150可并入到半导体封装中。举例来说，组合件衬底154可耦合到被配置成将组合件150电耦合到外部装置的导电元件(例如，焊球、导电凸块、导电柱、导电性环氧树脂和/或其它合适的导电元件，未示出)。另外，组合件150可包封于模制材料中，所述模制材料例如树脂、环氧树脂、硅酮基材料、聚酰亚胺或任何其它适用于保护组合件150的各个组件免受污染和/或物理损坏的材料。
46.图2a和2b是根据本发明技术的实施例的半导体装置200、220的相应横截面视图。图2a和2b的半导体装置200、220的组件分别可大体上类似于图1a和1b的装置100的组件。因此，使用类似标号(例如，半导体衬底104与半导体衬底204、224)识别类似或相同组件，且图2a和2b的半导体装置200、220的论述大体受限于不同于图1a和1b的装置100的那些特征，以及上下文必需的其它类似特征。另外，图2a和2b的半导体装置200、220的特征中的任一个可与彼此和/或与图1a和1b的装置100组合。
47.首先参考图2a，半导体装置200(“装置200”)包含处于半导体衬底204的第一侧或表面206a(例如，上侧)上的第一绝缘材料212a中的多个凹部214a-b(统称为“凹部214”)。凹部214可与图1a和1b中的凹部114相同或大体上类似(例如，关于高度、深度、形状等)。凹部114的方位和/或几何形状可对应于多个金属结构208a-b(统称为“金属结构208”)的方位和/或几何形状以使得每个凹部114可至少部分地或完全暴露金属结构208。
48.装置200还包含从半导体衬底204的第二侧或表面206b(例如，下侧)和/或其上的第二绝缘材料212b延伸的多个导电性突起部218a-b(统称为“突起部218”)。突起部218中的每一个可位于装置200的边缘和/或横向表面213处或附近。每个突起部218可为或包含适用
于形成到另一半导体装置的电互连的导电元件，使得每个突起部218可耦合到半导体衬底204的第二侧206b上的金属结构208c-d中的相应金属结构。举例来说，在所说明的实施例中，突起部218a电耦合到金属结构208c，且突起部218b电耦合到金属结构208d。多个突起部218a-b中的每一个可包含导电区219a和绝缘区219b。导电区219a可电耦合到半导体衬底的第二侧206b上的金属结构208c-d。隔绝区219b可耦合到第二绝缘材料212b。在其它实施例中，多个突起部218a-b可仅包含导电区219a。
49.突起部218的方位和/或几何形状可对应于凹部214的方位和/或几何形状，例如以促进在如下文参考图2c进一步描述的裸片堆叠期间的对齐。在一些实施例中，凹部214具有与对应突起部218互补的形状。举例来说，凹部214可具有类似于图1a-1b的凹部114的形状(例如，正方形、矩形、圆形、三角形、五角形、六角形或任何其它合适的形状)，且突起部218可具有对应形状以使得突起部218可至少部分地配合于另一半导体装置的凹部214内，如在下文详细描述。
50.凹部214可具有如先前关于图1a和1b中的凹部114所论述地选择的高度和/或深度(例如，高度h和深度d)，或任何其它合适的高度和/或深度。突起部218可具有类似于凹部214的尺寸的尺寸。举例来说，突起部218可具有至少50nm、100nm、200nm、400nm、500nm、1μm、2μm或5μm的高度h
p
；和/或至少1μm、5μm、10μm、20μm或25μm的长度l。在一些实施例中，突起部218的尺寸可足够小于凹部214的尺寸(例如，l《d；且/或h
p
《h)，使得突起部218可至少部分地配合于另一半导体装置的对应凹部214内。
51.接下来参考图2b，半导体装置220(“装置220”)可大体上类似于图2a的装置200，不同之处在于装置220的凹部234和突起部238包含倾斜(例如，斜面)表面。如图2b中所示，装置220包含处于半导体衬底224的第一侧226a(例如，上侧)上的第一绝缘材料232a中并且暴露多个金属结构228a-b的多个凹部234a-b。装置220还包含从半导体衬底224的第二侧226b延伸并且电耦合到相应金属结构228c-d的多个导电性突起部238a-b(统称为“突起部238”)。突起部238中的每一个可包含与图2a的导电区219a类似或大体相同的导电区239a，以及与图2a的绝缘区219b类似或大体相同的绝缘区239b。凹部234a-b可具有类似于图1a和1b中的凹部114的尺寸(例如，高度、深度)。突起部238a-b可具有类似于凹部234a-b的尺寸的尺寸，因此突起部238a-b可至少部分地配合于另一半导体装置的对应凹部234a-b内。
52.在所说明的实施例中，第一绝缘材料232a另外包含处于环绕(例如，邻靠、邻接、邻近)凹部234a-b的第一绝缘材料232a的边缘处的第一斜面240。另外，装置220可包含在第一斜面240下方对齐并且与之对应的金属结构斜面244。金属结构斜面244可以是金属结构228的部分，或可电耦合和/或机械耦合到金属结构228。绝缘区239b和/或第二绝缘材料层232b可另外包含对应于第一绝缘材料232a中的第一斜面240的第二斜面242。第二斜面242的方位和/或几何形状可对应于第一斜面240的方位和/或几何形状，例如以促进在如下文参考图2c进一步描述的裸片堆叠形成期间的对齐。第一斜面240、第二斜面242和金属结构斜面244可具有任何适合的几何形状。举例来说，第一斜面240可具有角度a，金属结构斜面244可具有角度b，且第二斜面242可具有角度c。角度a、b和c可各自分别为至少10
°
、20
°
、30
°
、40
°
、50
°
、60
°
、70
°
、80
°
、90
°
，或任何其它合适的角度。在一些实施例中，角度a、b和c可各自为相同角度，或角度a、b和c中的一些或全部可为不同角度。另外，第一斜面240、第二斜面242和/或金属结构斜面244可为倒角、锥形、凹状、凸状或任何其它合适的形状。
53.图2c和2d是根据本发明技术的实施例的处于制造工艺的各个阶段的半导体组合件250(“组合件250”)的侧视横截面图。图2a和2d的组合件的组件可大体上类似于图1c和1d的组合件150的组件。因此，使用类似标号(例如，组合件150与组合件250)识别类似或相同组件，且图2c和2d的组合件250的论述将受限于不同于图1c和1d的组合件150的那些特征，以及上下文必需的其它类似特征。另外，图2c和2d的组合件250的特征中的任一个可与彼此和/或与图1c和1d的组合件150组合。
54.首先参考图2c，在制造工艺中的初始阶段，组合件250包含多个半导体裸片堆叠252a-d，且裸片堆叠252a-d中的每一个可包含相应的多个半导体装置200a-d(统称为“装置200”)。虽然装置200a-d描绘为与图2a的装置200相同或类似，但在其它实施例中，装置200a-d可与图2b的装置220相同或类似。任选地，裸片堆叠252a-d中的至少一个可包含与图2a的装置200相同或类似的装置，且裸片堆叠252a-d中的至少第二裸片堆叠可包含与图2b的装置220相同或类似的装置。
55.装置200中的每一个可包含多个金属结构208、多个凹部214和多个导电性突起部218(为清楚起见仅示出了针对裸片堆叠252a的装置258a-b的参考标号)。装置200可被布置成使得相邻裸片的凹部214和突起部218与彼此对齐。举例来说，如图2c中所示，下部装置158a的凹部214a和/或金属结构208a可与上部装置158b的对应突起部218a竖直对齐。在一些实施例中，突起部218a可占据对应凹部214a的至少一部分以使得金属结构208a保持至少部分地暴露。然而，在其它实施例中，突起部218a可完全填充对应凹部214a和/或直接接触金属结构208a。凹部214和突起部218的互补方位和/或几何形状可促进相邻(例如，竖直对齐)装置200的对齐。举例来说，上部装置258b的突起部218可至少部分地配合于下部装置258a的凹部214内以使得上部装置258b可至少部分地机械耦合到下部装置258a。
56.再次参考图2c，每一裸片堆叠252a-d中的最下部装置200可机械耦合并电耦合到组合件衬底254。在所说明的实施例中，举例来说，下部装置258a的第二侧206b和/或第二绝缘材料212b可机械耦合到组合件衬底254(例如，经由粘附层、电介质-电介质接合到组合件衬底254上的绝缘层等)，且第二侧206b上的任何金属结构208和/或突起部218可电耦合和/或机械耦合到组合件衬底254(例如，到组合件衬底254上的对应金属结构或其它电触点，图2c中未示出)。
57.接下来参考图2d，在制造工艺的后一阶段，组合件250包含多个镀敷结构260，其可大体上类似于图1d的镀敷结构160。镀敷结构260可使相邻半导体装置200电耦合到彼此。每个镀敷结构260可定位于下部和上部装置258a-b的对应凹部214a和突起部218a之间以便将下部装置258a的金属结构208a桥接和/或电耦合到上部装置258b的对应突起部218a。镀敷结构260可由任何适合的导电材料(例如铜、镍、金、硅、钨、导电性环氧树脂、任何其它合适的材料以及其组合)制成。可使用与先前关于图式1c和1d和镀敷结构160描述的技术相同或大体上类似的技术形成镀敷结构260。
58.在一些实施例中，组合件250可另外包含处于裸片堆叠252a-d之间的多个通道270a-c以使得裸片堆叠252a-d中的每一个彼此间隔开。通道270a-c可与图1d的通道170a-c相同或大体上类似。组合件250可任选地包含处于每一通道270内的一或多个桥接结构280(以虚线展示)。桥接结构280可与图1d的桥接结构180相同或大体上类似。
59.虽然图2c和2d中说明的组合件250包含根据图2a的实施例配置的突起部218，但在
其它实施例中，组合件250可包含根据图2b的实施例配置的导电性突起部。举例来说，如图2e中所示，下部装置258a具有包含第一斜面240的凹部234a，且上部装置258b具有包含第二斜面242的突起部238a。下部装置258a的第一斜面240可与上部装置的第二斜面242竖直对齐。如先前关于图2b所论述，第一斜面240和第二斜面242可具有相同角度。第一和第二斜面240、242的互补方位和/或几何形状促进装置258a-b的对齐。举例来说，第一和第二斜面240、242的成角度的表面可朝向对应凹部234a导引(例如，前导、指引等)部分对齐的突起部238a。这可有利地促进在制造工艺期间的裸片堆叠对齐。随后，镀敷结构(未示出)可形成于凹部234a中以电耦合装置258a-b的金属结构228a、228c，如先前关于图2d所描述。在其它实施例中，组合件250可包含图2a和2b的导电性突起部的组合并且可另外包含具有任何其它合适的配置的导电性突起部。
60.图3a到3d是说明根据本发明技术的实施例的用于制造多个半导体装置的工艺或方法的各个阶段的侧视横截面图。所述方法可用以制造本文所描述的半导体装置(例如，图1a和1b的装置100、图2a的装置200和图2b的装置220)的任何实施例和/或其一或多个组件。虽然图3a-3d说明用于五个半导体装置的制造方法，但实际上，所述方法可经按比例缩放或以其它方式经调适用于任何合适数目的半导体装置(例如，单一半导体装置、数十或数百个半导体装置等)。
61.首先参考图3a，所述方法包含在半导体衬底304的第一侧306a上和/或至少部分地穿过所述第一侧306a形成多个连接器310。连接器310可为或包含例如至少部分地延伸穿过半导体衬底304的一或多个硅穿孔(tsv)。所述方法可另外包含在半导体衬底304的第一侧306a上形成多个金属结构308a。金属结构308可经由路由元件311(例如，rdl、金属化层、迹线和/或其它导电元件)电耦合到连接器310。所述方法可另外包含根据本领域的技术人员已知的半导体制造技术，在第一侧306a上和/或至少部分地在金属结构308a上方形成第一绝缘材料312a。所述方法还可包含在第一绝缘材料312a中形成第一多个凹部314a以部分或完全暴露金属结构308a。举例来说，可经由金属结构308a的部分或全部沉积第一绝缘材料312a，随后可通过例如使用蚀刻或其它合适材料移除技术选择性地移除金属结构308a上方的第一绝缘材料312a中的一些或全部来形成凹部314。替代地，第一绝缘材料312a可选择性地沉积于第一侧306a上远离金属结构308a的方位处，因此金属结构308a保持暴露。第一绝缘材料312a可为任何适合的绝缘材料，包含本文中所论述的那些绝缘材料(例如，图1a和1b的绝缘材料112a-b)，并且可使用本领域的技术人员已知的技术(例如化学气相沉积(cvd)工艺)形成。
62.接下来参考图3b，所述方法另外包含使用粘附剂380将半导体衬底304的第一侧306a和第一绝缘材料312a接合到第一载体衬底382。粘附剂380可为本领域的技术人员已知的任何适合的粘附材料。第一载体衬底382可为晶片或由硅、玻璃、陶瓷或任何其它合适的材料制成的其它结构。
63.接下来参考图3c，所述方法另外包含使半导体衬底304的第二侧306b变薄。使半导体衬底304的第二侧306b变薄可使用本领域的技术人员已知的技术，例如化学机械平坦化(cmp)工艺来实现。在变薄之后，所述方法随后可包含在第二侧306b上形成多个第二金属结构308b、多个路由元件311、第二绝缘材料312b和第二多个凹部314b。连接器310可将路由元件311和多个第二金属结构308b电耦合。路由元件311和/或多个第二金属结构308b可由相
同和/或不同导电材料形成，并且可使用本领域的技术人员已知的技术形成。第二绝缘材料312b可为任何适合的绝缘材料，包含本文中所论述的那些绝缘材料(例如，图1a和1b的绝缘材料112a-b)，并且可使用本领域的技术人员已知的技术(例如化学气相沉积(cvd)工艺)形成。
64.接下来参考图3d，所述方法另外包含将半导体衬底304的第二侧306b和第二绝缘材料312b耦合到第二载体衬底384，并且使半导体衬底304的第一侧306a和第一绝缘材料312a与图3c的粘附剂380和第一载体衬底382间隔开。第一载体衬底382可通过例如使用适合的刺激物(例如，热量、光)或试剂(例如，溶剂、水)溶解、剥离或以其它方式解耦粘附剂380来与第一侧306a和第一绝缘材料312a分离。在一些实施例中，第二载体衬底384可为安装于膜框架386上的分割带。随后可分割半导体衬底304以形成多个经单分的半导体装置(未示出)。
65.图4a-4l是说明根据本发明技术的实施例的用于制造多个半导体装置的工艺或方法的各个阶段的侧视横截面图。所述方法可用以将钝化材料涂覆到半导体装置(例如，图1a的装置100、图2a的装置200和/或图2b的装置220)的横向表面。可在制造本文所描述的半导体装置(例如，图1a和1b的装置100、图2a的装置200和/或图2b的装置220)的任何实施例和/或其一或多个组件期间使用所述方法。任选地，图4a-4l的方法步骤中的一些或全部可与图3a-3d的方法的步骤中的一些或全部组合。
66.首先参考图4a，所述方法包含在半导体衬底404的第一侧406a中形成多个沟槽401。半导体衬底404可包含如先前所描述的功能元件，例如电路元件、连接器(例如，通孔)等(为清楚起见省略)。沟槽401可根据本领域的技术人员已知的技术形成于半导体衬底404中。举例来说，沟槽401可通过以下步骤形成：在第一侧406a上沉积光致抗蚀剂402，选择性地移除光致抗蚀剂402的处于沟槽401的所要方位上方的部分，并且接着选择性地移除半导体衬底404的不被光致抗蚀剂402覆盖的部分(例如，使用干式蚀刻)以形成沟槽401。可在形成沟槽401之后移除光致抗蚀剂402。
67.接下来参考图4b，所述方法另外包含在第一侧406a上和半导体衬底404的沟槽401中形成第一绝缘材料412a。第一绝缘材料412a可为如先前所论述的任何绝缘材料，并且可使用本领域的技术人员已知的任何合适的技术沉积。举例来说，第一绝缘材料412a可为氮化物或氧化物材料，并且可使用化学气相沉积(cvd)工艺沉积。
68.接下来参考图4c，所述方法另外包含选择性地移除第一绝缘材料412a的处于半导体衬底404的水平表面(例如，沟槽401的第一侧406a和/或底表面403)上的部分，同时保留第一绝缘材料412a的处于沟槽401的竖直表面405上的部分。这可使用本领域的技术人员已知的任何合适的技术，例如通过干式蚀刻实现。
69.接下来参考图4d(相对于图4a-4c倒转半导体衬底404的取向)，所述方法另外包含沉积粘附剂480以至少部分地覆盖半导体衬底404的第一侧406a并且至少部分地或完全填充沟槽401。粘附剂480可为热固性粘附剂(例如，日产化学(nissan chemical)制造的热固性粘附剂)，或任何其它合适的粘附剂。粘附剂480可使用本领域的技术人员已知的任何合适的技术，例如旋涂、浸涂、喷涂等进行沉积。
70.接下来参考图4e，所述方法另外包含使用粘附剂480将半导体衬底404接合到载体衬底482。载体衬底482可为晶片或由硅、玻璃、陶瓷或任何其它合适的材料制成的其它结
构。
71.接下来参考图4f，所述方法另外包含从半导体衬底404的第二侧406b移除半导体衬底404的至少一部分。可使用例如cmp工艺或本领域的技术人员已知的任何合适的技术移除半导体衬底404的部分。在一些实施例中，移除的半导体衬底404的量可足够小以使得第一绝缘材料412a和粘附剂480不暴露并且保持被半导体衬底404的一部分覆盖。然而，在其它实施例中，移除的半导体衬底404的量可足够大以使得第一绝缘材料412a和粘附剂480中的至少一些在半导体衬底404的第二侧406b处暴露。
72.接下来参考图4g，所述方法另外包含选择性地移除半导体衬底404的第二侧406b的额外部分以暴露形成于半导体衬底404(图4g中未示出)中的一个或多个连接器(例如，通孔)。可使用例如硅干式蚀刻工艺或本领域的技术人员已知的任何合适的技术移除半导体衬底404的部分。在所说明的实施例中，在移除工艺之后，第一绝缘材料412a和粘附剂480可暴露并且可延伸超出半导体衬底404的第二侧406b。因此，半导体衬底404可通过第一绝缘材料412和粘附剂480划分成多个离散裸片400a-g(共同为“裸片400”)。
73.接下来参考图4h，所述方法另外包含在裸片400的第二侧406b上沉积第二绝缘材料412b以至少部分地覆盖裸片400、第一绝缘材料412a和/或处于裸片400之间的粘附剂480。第二绝缘材料412b可与第一绝缘材料412a相同或不同，并且可为任何适合的绝缘材料，包含先前论述的材料(例如，氧化物或氮化物材料)。可使用本领域的技术人员已知的任何合适的技术沉积第二绝缘材料412b。
74.接下来参考图4i，所述方法另外包含移除第二绝缘材料412b的一部分以暴露裸片400的第二侧406b上的通孔(未示出)。在所说明的实施例中，这另外包含移除第二绝缘材料412b的定位于粘附剂480上方的部分以至少部分地暴露处于个别裸片400之间的粘附剂480。可使用本领域的技术人员已知的任何合适的技术(例如氧化物cmp工艺)移除第二绝缘材料412b的部分。
75.接下来参考图4j，所述方法另外包含从裸片400之间移除粘附剂480的至少一部分，使得粘附剂480的上表面从第二绝缘材料412b的上表面凹入。这可涉及使用基于粘附剂480的化学性质的清洁工艺，或本领域的技术人员已知的任何适合的工艺或技术。
76.接下来参考图4k，所述方法另外包含将裸片400与粘附剂480和载体衬底482分离，并且将第二绝缘材料412b安装于第二载体衬底486上裸片400上(例如，分割带或膜安装于框架中。可使用本领域的技术人员已知的任何合适的技术移除粘附剂480和载体衬底482。在所说明的实施例中，可在裸片400已安装于第二载体衬底486上之后保持粘附剂480的处于裸片400之间的部分。在其它实施例中，当裸片400安装到第二载体衬底486时，可从裸片400之间完全移除粘附剂480。
77.接下来参考图4l，所述方法另外包含从裸片400之间移除任何剩余的粘附剂480(未示出)。这可使用与先前关于图4j所论述的工艺相同的工艺，或本领域的技术人员已知的任何适合的工艺或技术实现。在所说明的实施例中，裸片400可具有至少部分地被第一绝缘材料412a(例如，横向表面钝化材料)覆盖的横向表面413。在一些实施例中，裸片400可与第二载体衬底486分离并且在根据本发明技术的实施例制造半导体装置(例如，分别是图1a-1b、2a和2b的装置100、200和/或220)时使用。
78.图5是说明根据本发明技术的实施例的制造半导体组合件的方法500的框图。方法
500可用以制造本文所描述的半导体组合件(例如，图1c-1d的组合件150、图2c-2d的组合件250)的任何实施例和/或其一或多个组件。
79.在框510处，方法500可包含在第一半导体装置的第一侧或表面上的第一介电层中形成多个凹部。所述凹部可暴露(例如，如先前关于图1a、2a和2b所描述的)第一半导体装置的第一侧上的边缘(例如，外围、外周边等)处的多个金属结构。在一些实施例中，所述多个金属结构是多个第一金属结构。举例来说，可使用上文参考图3a-3d所描述的工艺形成凹部。
80.在框520处，方法500可另外包含将第一半导体装置的第一介电层耦合到第二半导体装置的第二侧或表面上的第二介电层。在一些实施例中，第一半导体装置可为上部装置，第一侧可为下侧，第二半导体装置可为下部装置，且第二侧可为上侧。半导体装置的第二侧可包含可与第一半导体装置的金属结构和凹部对齐(例如，竖直对齐)的多个导电元件(例如，如先前关于图1c-1d和图2c-2d所论述)。在一些实施例中，多个导电元件包含多个第二金属结构，且第二介电层包含至少部分地暴露多个第二金属结构的多个凹部(例如，如先前关于图1a所描述)。在其它实施例中，多个导电元件包含从第二介电层延伸的多个导电性突起部(例如，如先前关于图2a和2b所描述)。在这类实施例中，耦合第一和第二介电层可包含将第二半导体装置的多个导电性突起部插入到第一半导体装置的对应多个凹部中。
81.在框530处，方法500可另外包含在凹部中沉积导电材料以便将第一半导体装置的金属结构电耦合到第二半导体装置的导电元件(例如，如先前关于图1c、1d、2c和2d所描述)。如上文所论述，导电材料可形成将第一和第二半导体装置电耦合到彼此的互连结构。
82.具有上文参考图1a-5所描述的特征的半导体装置和/或组合件中的任一个可并入到大量更大和/或更复杂的系统中的任一个中，所述系统的一个代表性实例为图6中示意性地展示的系统600。系统600可包含处理器602、存储器604(例如，sram、dram、快闪和/或其它存储器装置)、输入/输出装置606和/或其它子系统或组件608。上文参考图1a-5所描述的半导体装置和/或组合件可包含于图6中所示的元件中的任一个中。所得系统600可被配置成执行多种适当的计算、处理、存储、感测、成像和/或其它功能中的任一个。相应地，系统600的代表性实例包含但不限于计算机和/或其它数据处理器，例如台式计算机、手提式计算机、网络家电、手持式装置(例如，掌上型计算机、可穿戴式计算机、蜂窝或移动电话、个人数字助理、音乐播放器等)、平板计算机、多处理器系统、基于处理器的或可编程的消费型电子装置、网络计算机和微型计算机。系统600的额外代表性实例包含灯、相机、车辆等。关于这些和其它实例，系统600可容纳在单个单元中或例如通过通信网络分布在多个互连单元之上。相应地，系统600的组件可包含本地和/或远程存储器存储装置和多种多样的合适的计算机可读媒体中的任一个。
83.从上文中将了解，本文中已经出于说明的目的描述了本发明的具体实施例，但是可以在不偏离本发明的精神和范围的情况下进行各种修改。因此，除受到随附权利要求书的限制外，本发明不受限制。