能够朝向布局边缘形成寄生电容的半导体电容阵列布局的制作方法

1.本发明是关于半导体电容阵列布局，尤其是关于能够朝向布局边缘形成寄生电容的半导体电容阵列布局。


背景技术：

2.一般的半导体集成电路通常为多层结构，一传统的半导体电容阵列通常位于该多层结构的一单一金属层中，该半导体电容阵列通常包含平行的多排电容单元包括相邻的一第一排电容单元与一第二排电容单元。为了避免该第一排电容单元的上极板(下极板)与该第二排电容单元的下极板(上极板)的走线共同地形成寄生电容而使得电容值不精准(其中该第一排电容单元的上极板(下极板)与该走线平行，故它们相对应的面积较大)，该第一排电容单元与该第二排电容单元之间的间距要拉大，但这会浪费电路面积。
3.另外，某些半导体电容阵列的电容单元的设计如图1a所示，其中上极板110为一u形结构(包含纵向结构与横向结构)，下极板120为一条形结构。相较于一般成熟工艺，在某些先进工艺(例如：鳍式场效电晶体(finfet)工艺)中，该u形结构的横向部分的宽度“w”与纵向部分的长度“l”的比例(w/l)会较大，以符合该先进工艺的规范，如图1b所示。由于一半导体电容阵列通常包含大量的电容单元，若该些电容单元的u形结构的比例(w/l)均放大，整体而言该半导体电容阵列会耗用大量的电路面积。请注意，图1a至图1b是用来示出该u形结构的比例变化，而非该u形结构的实际大小。
4.再者，如图2所示，一般的半导体电容阵列布局200包含有效电容单元(图2中带有标示“c”的电容单元)与仿制电容单元(图2中带有标示“d”的电容单元)。位于布局200的周围的仿制电容单元短路在一起，以避免产生不必要的电容值。位于布局200内的有效电容单元中，邻接仿制电容单元的有效电容单元不会与仿制电容形成寄生电容，仅会与其它有效电容单元形成寄生电容(如图2的虚线所示)，这使得邻接仿制电容单元的一有效电容单元的整体电容值与未邻接仿制电容单元的一有效电容单元的整体电容值之间存在差异，此差异会对某些应用(例如：电容性数字至模拟转换器(cdac))造成不利影响(例如：电容值比例的偏差会导致cdac的线性度下降)。


技术实现要素：

5.本披露的目的之一在于提供一种能够朝向布局边缘形成寄生电容的半导体电容阵列布局，以避免先前技术的问题。
6.本披露的半导体电容阵列布局的一实施例包含一第一导电结构与一第二导电结构。该第一导电结构包含m个纵向第一导电条与n个横向第一导电条，其中该m为大于二的整数，该n为大于一的整数。该m个纵向第一导电条位于一第一集成电路层；n个横向第一导电条位于一第二集成电路层；该n个横向第一导电条经由多个第一通孔耦接该m个纵向第一导电条，且与该m个纵向第一导电条共同地形成[(m-1)
×
(n-1)]个井形结构。该[(m-1)
×
(n-1)]个井形结构包含(n-1)个外侧井与{[(m-2)
×
(n-1)]}个内侧井，该(n-1)个外侧井与该
{[(m-2)
×
(n-1)]}个内侧井在电性上相连。
[0007]
承上所述，该第二导电结构包含[(m-1)
×
(n-1)]个第二导体位于该第一集成电路层，该[(m-1)
×
(n-1)]个第二导体分别位于该[(m-1)
×
(n-1)]个井形结构中，且包含(n-1)个外侧第二导体与{[(m-2)
×
(n-1)]}个内侧第二导体。该(n-1)个外侧第二导体位于该(n-1)个外侧井中，该{[(m-2)
×
(n-1)]}个内侧第二导体位于该{[(m-2)
×
(n-1)]}个内侧井中。该(n-1)个外侧第二导体与该{[(m-2)
×
(n-1)]}个内侧第二导体在电性上不相连。该m个纵向第一导电条与该n个横向第一导电条用于一第一电压的传输；该{[(m-2)
×
(n-1)]}个内侧第二导体用于p种电压的传输；该(n-1)个外侧第二导体用于一预设电压的传输或未用于任何电压的传输；该第一电压不同于该p种电压的任一种，也不同于该预设电压；该预设电压不同于该p种电压的任一种；该(n-1)外侧井与该{[(m-2)
×
(n-1)]}个内侧第二导体中最靠近该(n-1)个外侧井的(n-1)个内侧第二导体形成寄生电容。
[0008]
本披露的半导体电容阵列布局的另一实施例包含一主要(primary)结构与一外侧电容结构。该主要电容结构包含一第一导电结构与一第二导电结构。该第一导电结构包含多个纵向第一导电条与多个横向第一导电条；该多个纵向第一导电条位于一第一集成电路层；该多个横向第一导电条位于一第二集成电路层，并经由多个第一通孔耦接该多个纵向第一导电条。该第二导电结构包含多个纵向第二导电条与多个横向第二导电条；该多个纵向第二导电条位于该第一集成电路层；该多个横向第二导电条位于该第二集成电路层，并经由多个第二通孔耦接该多个纵向第二导电条。该多个纵向第一导电条与该多个纵向第二导电条交替地设置于该第一集成电路层；该多个横向第一导电条与该多个横向第二导电条交替地设置于该第二集成电路层。
[0009]
承上所述，该外侧电容结构包含一第三导电结构与一第四导电结构。该第三导电结构包含多个纵向第三导电条与多个横向第三导电条；该多个纵向第三导电条位于该第一集成电路层；该多个横向第三导电条位于该第二集成电路层，并经由多个第三通孔耦接该多个纵向第三导电条。该第四导电结构包含多个纵向第四导电条与多个横向第四导电条；该多个纵向第四导电条位于该第一集成电路层；该多个横向第四导电条位于该第二集成电路层。该多个纵向第三导电条与该多个纵向第四导电条交替地设置于该第一集成电路层；该多个横向第三导电条与该多个横向第四导电条交替地设置于该第二集成电路层。
[0010]
在上述实施例中，该第一导电结构与该第三导电结构在电性上相连，并用于一第一电压的传输；该第二导电结构用于一第二电压的传输；该第四导电结构用于一预设电压的传输或未用于任何电压的传输；该第一电压不同于该第二电压，也不同于该预设电压；该预设电压不同于该第二电压；该第二导电结构与该第三导电结构形成该寄生电容。
[0011]
有关本发明的特征、实际操作与功效，兹配合附图作优选实施例详细说明如下。
附图说明
[0012]
图1a示出先前技术的一电容单元的设计；
[0013]
图1b示出图1a的电容单元的设计的变形以符合先进工艺的规范；
[0014]
图2示出一般的半导体电容阵列布局；
[0015]
图3a示出本发明的半导体电容阵列布局的一实施例；
[0016]
图3b示出图3a的半导体电容阵列布局的一变型；以及
[0017]
图4示出本发明的半导体电容阵列布局的另一实施例。
具体实施方式
[0018]
本披露的半导体电容阵列布局能够避免先前技术的浪费电路面积的问题，避免先前技术的u形结构在先进工艺下所带来的问题，以及减少外围的电容单元与内部的电容单元之间的电容差异。
[0019]
图3a示出本发明的半导体电容阵列布局的一实施例。图3a的半导体电容阵列布局300包含一第一导电结构与一第二导电结构。该第一导电结构包含m个纵向第一导电条310(亦即：图3a中黑色的纵向长条)与n个横向第一导电条320(亦即：图3a中灰色的横向长条)，其中该m为大于二的整数(图3a中，m＝7)，该n为大于一的整数(图3a中，n＝6)。该m个纵向第一导电条310位于一第一集成电路层，该n个横向第一导电条320位于一第二集成电路层。该第一集成电路层与该第二集成电路层均为金属层，且二金属层之间没有其它金属层；然此并非本发明的实施限制。该n个横向第一导电条320经由多个第一通孔(亦即：图3a中与灰色的横向长条耦接的浅灰色方块)耦接该m个纵向第一导电条310，且与该m个纵向第一导电条310共同地形成[(m-1)
×
(n-1)]个井形结构。该[(m-1)
×
(n-1)]个井形结构包含(n-1)个外侧井与{[(m-2)
×
(n-1)]}个内侧井，该(n-1)个外侧井与该{[(m-2)
×
(n-1)]}个内侧井在电性上相连。
[0020]
请参阅图3a。该第二导电结构包含[(m-1)
×
(n-1)]个第二导体(亦即：图3a中白色的纵向长条、带网点的纵向长条与带网格的纵向长条)，每个第二导体的形状(例如：单一长/横条、多个长/横条的组合、至少一长条与至少一横条的组合、或方框)可视实施需求而定。该[(m-1)
×
(n-1)]个第二导体位于该第一集成电路层，且分别位于该[(m-1)
×
(n-1)]个井形结构中。该[(m-1)
×
(n-1)]个第二导体包含(n-1)个外侧第二导体332与{[(m-2)
×
(n-1)]}个内侧第二导体334、336。该(n-1)个外侧第二导体332位于该(n-1)个外侧井中。该{[(m-2)
×
(n-1)]}个内侧第二导体334、336位于该{[(m-2)
×
(n-1)]}个内侧井中，且每个内侧第二导体与围绕该内侧第二导体的内侧井在电性上隔绝(例如：被氧化物(未示出于图)隔绝)。
[0021]
请参阅图3a。该m个纵向第一导电条310与该n个横向第一导电条320用于一第一电压的传输；该{[(m-2)
×
(n-1)]}个内侧第二导体334、336用于一第二电压的传输；该(n-1)个外侧第二导体332用于一预设电压的传输或未用于任何电压的传输；上述各电压依实施需求而定。该第一电压不同于该第二电压，也不同于该预设电压。该预设电压不同于该第二电压；因此，该(n-1)个外侧第二导体332与该{[(m-2)
×
(n-1)]}个内侧第二导体334、336在电性上不相连。该{[(m-2)
×
(n-1)]}个内侧第二导体334、336中的(n-1)个内侧第二导体334最靠近该(n-1)个外侧井，且该(n-1)个内侧第二导体334与该(n-1)个外侧井共同地形成寄生电容，而这使得半导体电容阵列布局300内的所有有效电容单元的电容值更加一致。
[0022]
值得注意的是，每个内侧井与其中的内侧第二导体334/336共同地作为一电容单元。另外，该(n-1)个外侧井与该(n-1)个外侧第二导体332可作为一仿制电容结构的至少一部分；然此并非本发明的实施限制。再者，该(n-1)个外侧第二导体可通过走线与通孔等一般常见的技术手段在电性上连接在一起；然此并非本发明的实施限制。此外，该(n-1)个外侧第二导体的每一个的形状实质地同于该{[(m-2)
×
(n-1)]}个内侧第二导体的每一个的
形状；然此并非本发明的实施限制。
[0023]
图3b示出图3a的实施例的一变型。如图3b所示，半导体电容阵列布局300可进一步包含其它外侧井以及位于其中的第二导体(亦即：图3b中白色的纵向长条)，以与邻接该其它外侧井的内侧第二导体(亦即：图3b中带网点的纵向长条)形成寄生电容。图3a中，该(n-1)个外侧井位于半导体电容阵列布局300的一侧；图3b中，该些外侧井位于半导体电容阵列布局300的周围。值得注意的是，视实施需求，图3a/图3b的内侧井的周围轮廓可以是矩形或其它多边形。由于本领域普通技术人员能够依据上述说明来推衍出其它实施例，重复及冗余的说明在此省略。
[0024]
请参阅图3a。该{[(m-2)
×
(n-1)]}个内侧第二导体334、336中的k个第二导体334(例如：图3a中带网点的纵向长条)属于p个电容群的一第一电容群；该p为正整数，该k为不大于{[(m-2)
×
(n-1)]}的正整数；简言之，属于同一电容群的所有电容单元整体而言可视为一较大的电容。本领域普通技术人员可依据本披露推衍出该p个电容群包含更多电容群的情形；举例而言，该{[(m-2)
×
(n-1)]}个内侧第二导体334、336中的l个第二导体336(例如：图3a中带网格的纵向长条)属于该p个电容群的一第二电容群，此时[(m-2)
×
(n-1)]为大于一的整数，该p为大于一的整数，该k为不大于{[(m-2)
×
(n-1)]-1}的正整数，该l为不大于{[(m-2)
×
(n-1)]-k}的正整数。
[0025]
值得注意的是，依实施需求，半导体电容阵列布局300可进一步包含多个电容群供电条(未示出于图)，其位于该第二集成电路层、该第一集成电路层或一第三集成电路层(例如：金属层)，并作为该{[(m-2)
×
(n-1)]}个内侧第二导体334、336的电压传输路径。举例而言，该多个电容群供电条包含一第一电容群供电条与一第二电容群供电条，该第一电容群供电条耦接前述k个第二导体334，该第二电容群供电条耦接前述l个第二导体336；由于耦接供电条与导体的手段为本技术领域的通常技术，其细节在此省略。
[0026]
值得注意的是，图3a的[(m-1)
×
(n-1)]个井形结构中，位于该第一集成电路层的导电条与导体可均为同向的导电条，以利于符合工艺规范；然此并非本发明的实施限制。更明确地说，当构成电容单元的该些导电条与导体均为同向的导电条而非图1b的结构时，该些电容单元的制作能够不浪费电路面积又符合一先进工艺(例如：鳍式场效电晶体(finfet)工艺)的规范。
[0027]
图4披露半导体电容阵列布局的另一实施例。图4的半导体电容阵列布局400包含一主要电容结构402与一外侧电容结构404。主要电容结构402包含一第一导电结构与一第二导电结构。外侧电容结构404包含一第三导电结构与一第四导电结构。
[0028]
请参阅图4。该第一导电结构包含多个纵向第一导电条412(亦即：图4中带反斜线的纵向长条)与多个横向第一导电条414(亦即：图4中灰色的横向长条)。该多个纵向第一导电条412位于一第一集成电路层(例如：金属层)；该多个横向第一导电条414位于一第二集成电路层(例如：另一金属层)。该多个横向第一导电条414经由多个第一通孔(例如：图4中与灰色的横向长条耦接的白色方块)耦接该多个纵向第一导电条412，并用于一第一电压的传输。
[0029]
请参阅图4。该第二导电结构包含多个纵向第二导电条422(亦即：图4中带网格的纵向长条)与多个横向第二导电条424(亦即：图4中白色的横向长条)。该多个纵向第二导电条422位于该第一集成电路层；该多个横向第二导电条424位于该第二集成电路层。该多个
横向第二导电条424经由多个第二通孔(例如：图4中与白色的横向长条耦接的黑色方块)耦接该多个纵向第二导电条422，并用于一第二电压的传输，该第二电压不同于该第一电压。该多个纵向第一导电条412与该多个纵向第二导电条422交替地设置于该第一集成电路层；该多个横向第一导电条414与该多个横向第二导电条424交替地设置于该第二集成电路层。
[0030]
请参阅图4。该第三导电结构包含多个纵向第三导电条432(亦即：图4中带斜线的纵向长条)与多个横向第三导电条434(亦即：图4中灰色的横向长条)。该多个纵向第三导电条432位于该第一集成电路层；该多个横向第三导电条434位于该第二集成电路层，并经由多个第三通孔(例如：图4中与灰色的横向长条耦接的白色方块)耦接该多个纵向第三导电条432；该多个横向第一导电条414与该多个横向第三导电条434分别为多个横向导电条的一第一部分与一第二部分。该第四导电结构包含多个纵向第四导电条442(亦即：图4中带网点的纵向长条)与多个横向第四导电条444(亦即：图4中白色的横向长条)；该多个纵向第四导电条442位于该第一集成电路层；该多个横向第四导电条444位于该第二集成电路层。该多个横向第四导电条444可视实施需求经由多个第四通孔(例如：图4中与浅灰色的横向长条耦接的白色方块)耦接该多个纵向第四导电条442；然此并非必要。该多个纵向第三导电条432与该多个纵向第四导电条442交替地设置于该第一集成电路层；该多个横向第三导电条434与该多个横向第四导电条444交替地设置于该第二集成电路层。值得注意的是，该多个纵向第一导电条的数目可同于或不同于该多个纵向第三导电条的数目，该多个纵向第二导电条的数目可同于或不同于该多个纵向第四导电条的数目。
[0031]
请参阅图4。该第一导电结构与该第三导电结构在电性上相连，并用于该第一电压的传输；该第二导电结构用于该第二电压的传输；该第四导电结构用于一预设电压的传输或未用于任何电压的传输；该第一电压不同于该第二电压，也不同于该预设电压；该预设电压不同于该第二电压。主要电容结构402的第一导电结构与第二导电结构共同地形成一有效电容单元。外侧电容结构404的第三导电结构与第四导电结构共同地作为一辅助电容单元。主要电容结构402的第二导电结构与外侧电容结构404的第三导电结构共同地形成寄生电容。
[0032]
值得注意的是，主要电容结构402可包含其它的有效电容单元，外侧电容结构404也能包含其它的辅助电容单元，为避免图4的图面复杂，该些其它的有效电容单元与辅助电容单元是以删节符号(ellipsis)表示。由于本领域普通技术人员能够依据本披露来推衍出其它的有效电容单元与仿制电容单元的实施，重复及冗余的说明在此省略。图4的实施例中，所有有效电容单元中用于该第一电压传输的导电条在电性上均耦接在一起；所有有效电容单元中用于该第二电压传输的导电条若属于同一电容群，该些导电条在电性上耦接在一起，其中属于同一电容群的电容单元整体而言可视为一较大的电容。
[0033]
请注意，本说明书所述的条状导体(例如：导电条、供电条)的长度、宽度与厚度及其变化无特别限制，是依实施需求而定，故形状上不一定是传统的条状。另请注意，在实施为可能的前提下，本技术领域普通技术人员可选择性地实施前述任一实施例中部分或全部技术特征，或选择性地实施前述多个实施例中部分或全部技术特征的组合，借此增加本发明实施时的弹性。
[0034]
综上所述，本披露的半导体电容阵列布局能够避免先前技术的浪费电路面积的问题，避免先前技术的u形结构在先进工艺下所带来的问题，以及减少外围的电容单元与内部
的电容单元之间的电容差异。
[0035]
虽然本发明的实施例如上所述，然而该些实施例并非用来限定本发明，本技术领域普通技术人员可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范畴，换言之，本发明的专利保护范围须视本说明书的权利要求范围所界定者为准。
[0036]
【符号说明】
[0037]
110：上极板
[0038]
120：下极板
[0039]
w：横向宽度
[0040]
l：纵向长度
[0041]
200：半导体电容阵列布局
[0042]
c：有效电容单元
[0043]
d：仿制电容单元
[0044]
300：半导体电容阵列布局
[0045]
310：纵向第一导电条
[0046]
320：横向第一导电条
[0047]
332：外侧第二导体
[0048]
334、336：内侧第二导体
[0049]
400：半导体电容阵列布局
[0050]
402：主要电容结构
[0051]
404：外侧电容结构
[0052]
412：纵向第一导电条
[0053]
414：横向第一导电条
[0054]
422：纵向第二导电条
[0055]
424：横向第二导电条
[0056]
432：纵向第三导电条
[0057]
434：横向第三导电条
[0058]
442：纵向第四导电条
[0059]
444：横向第四导电条。