半导体器件及其制备方法、存储系统与流程

1.本公开涉及半导体芯片技术领域，尤其涉及一种半导体器件及其制备方法、存储系统。


背景技术：

2.铁电存储器(ferroelectric random access memory，feram)作为一种新型存储器，较传统的动态随机存取存储器(dynamic random access memory，dram)，因同时具有非易失性、高速率，低功耗等优势，越来越广泛的被利用。
3.目前，铁电存储器仍然维持二维结构，存储密度不高。


技术实现要素：

4.本公开的实施例提供一种半导体器件及其制备方法、存储系统，用于提高半导体器件的存储密度。
5.为达到上述目的，本公开的实施例采用如下技术方案：
6.一方面，提供一种半导体器件。所述半导体器件包括：衬底；设置在所述衬底一侧的第一堆叠结构，所述第一堆叠结构包括交替设置的多个板线层以及多个第一介质层；贯穿所述第一堆叠结构的多个存储柱，所述存储柱包括由外至内依次设置的存储功能层和内电极，所述存储功能层位于所述多个板线层和所述内电极之间，所述存储功能层和所述内电极各自与所述板线层相对的部分，与所述板线层形成存储点；以及，设置在所述第一堆叠结构远离所述衬底一侧的多个晶体管，所述晶体管与所述内电极电连接。
7.本公开的上述实施例提供的半导体器件，通过设置多个层叠设置的板线层，每层板线层环绕存储功能层的部分、及存储功能层和内电极与板线层相对的部分形成存储点，能够得到包含多个存储点和1个晶体管的存储单元，1个存储点可以用于存储1比特的数据，多个存储点则可以用于存储多比特的数据，由此，相比于现有技术中1t1c结构的存储单元，提升了半导体器件的存储容量；另一方面，在本公开的实施例中，晶体管设置于第一堆叠结构远离衬底的一侧，相较于现有技术中，晶体管形成于衬底上，且晶体管是通过在衬底上外延生成的，衬底需为半导体衬底，会导致衬底的材料选择受限，本公开的实施例中，对衬底的要求降低，衬底仅起支撑作用即可。
8.在一些实施例中，所述半导体器件还包括：贯穿所述第一堆叠结构至所述衬底的至少一个第一隔离结构，所述第一隔离结构沿第二方向延伸，所述第二方向平行于所述衬底；所述至少一个第一隔离结构将所述第一堆叠结构分隔成沿所述第三方向排列的多个存储块，所述存储块包括多个存储串，所述存储串由同一个存储柱所对应的多个存储点形成；其中，所述第三方向平行于所述衬底且与所述第二方向相交。
9.在一些实施例中，所述第一隔离结构的数量为多个，多个所述第一隔离结构将所述第一堆叠结构划分为8n个存储块；其中，n为正整数，且n≥1。
10.在一些实施例中，所述存储块具有沿所述第二方向依次设置的核心区和台阶区；
多个所述存储串位于所述核心区；多个所述板线层中位于所述台阶区的部分呈台阶状。
11.在一些实施例中，所述半导体器件还包括：位于所述台阶区的多个触点；所述触点沿第一方向延伸，且与所述板线层相接触；所述第一方向垂直于所述衬底。
12.在一些实施例中，所述半导体器件包括：设置在所述第一堆叠结构远离所述衬底一侧的第二堆叠结构，及贯穿所述第二堆叠结构至所述第一堆叠结构的多个沟道结构；所述第二堆叠结构包括：字线层；以及，位于所述字线层相对两侧的第二介质层；所述沟道结构包括依次设置的栅介质层和沟道层，所述栅介质层位于所述字线层与所述沟道层之间，所述栅介质层、所述沟道层以及所述字线层环绕所述栅介质层的部分形成所述晶体管。
13.在一些实施例中，所述沟道层的材料包括多晶硅。
14.在一些实施例中，所述半导体器件还包括：贯穿所述第二堆叠结构至所述第一堆叠结构的多个第二隔离结构，所述多个第二隔离结构沿第二方向依次排列，且均沿第三方向延伸；所述第三方向和所述第二方向均平行于所述衬底，且两者相交；其中，多个所述第二隔离结构将所述字线层划分为多条字线。
15.在一些实施例中，所述半导体器件还包括：位于所述第二堆叠结构远离所述衬底一侧的位线层，所述位线层包括沿所述第二方向延伸、且沿所述第三方向依次排列的多条位线；所述位线与多个晶体管电连接。
16.在一些实施例中，所述多个晶体管形成沿所述第三方向排布的多排；位于同一排的多个晶体管中，奇数个晶体管的沟道层与同一条位线电连接，偶数个晶体管的沟道层与同一条位线电连接。
17.在一些实施例中，所述半导体器件还包括：位于所述第二堆叠结构和所述位线层之间的桥接层，所述桥接层包括多个桥接部，所述桥接部的一端与所述晶体管的沟道层相接触，另一端与所述位线相接触。
18.在一些实施例中，所述存储功能层的材料为铁电材料、反铁电材料、相变材料或磁性材料。
19.在一些实施例中，所述存储柱还包括：支撑柱，所述内电极环绕所述支撑柱。
20.另一方面，提供一种半导体器件的制备方法，所述制备方法包括：提供衬底；在所述衬底的一侧形成第一堆叠结构，所述第一堆叠结构包括交替设置的多个板线层以及多个第一介质层；形成贯穿所述第一堆叠结构至所述衬底的多个容纳孔；在所述容纳孔内依次形成存储功能层和内电极，以形成存储柱，所述存储功能层和所述内电极各自与所述板线层相对的部分，与所述板线层形成存储点；在所述第一堆叠结构远离所述衬底的一侧形成多个晶体管，所述晶体管与所述内电极电连接。
21.在一些实施例中，在所述第一堆叠结构远离所述衬底的一侧形成多个晶体管之前，所述制备方法还包括：形成贯穿所述第一堆叠结构至所述衬底的至少一个第一隔离槽；所述隔离槽沿第三方向依次排列，且均沿第二方向延伸；所述第三方向和所述第二方向均平行于所述衬底，且两者相交；所述至少一个第一隔离结构将所述第一堆叠结构分隔成沿所述第三方向排列的多个存储块，所述存储块包括多个存储串，所述存储串由同一个存储柱所对应的多个存储点形成；其中，所述第三方向平行于所述衬底且与所述第二方向相交。
22.在一些实施例中，所述在所述第一堆叠结构远离所述衬底的一侧形成多个晶体管，包括：在所述第一堆叠结构远离所述衬底的一侧形成第二堆叠结构；所述第二堆叠结构
包括：字线层、位于所述字线层相对两侧的第二介质层；形成贯穿所述第二堆叠结构至所述第一堆叠结构的多个沟道孔；所述沟道孔暴露位于所述容纳孔内的内电极；在多个所述沟道孔内依次形成栅介质层和沟道层，以形成沟道结构；所述栅介质层位于所述字线层与所述沟道层之间，所述栅介质层、所述沟道层以及所述字线层环绕所述栅介质层的部分形成所述晶体管。
23.在一些实施例中，所述制备方法还包括：形成贯穿所述第二堆叠结构至所述第一堆叠结构的多个第二隔离槽，所述多个第二隔离槽沿第二方向依次排列，且均沿第三方向延伸；所述第三方向和所述第二方向均平行于所述衬底，且两者相交；在所述第二隔离槽内形成第二隔离结构；多个所述第二隔离结构将所述字线层划分为多个字线。
24.在一些实施例中，所述制备方法还包括：在所述第二堆叠结构远离所述衬底的一侧形成位线层；所述位线层包括沿所述第二方向延伸、且沿所述第三方向依次排列的多条位线；所述位线与多个晶体管电连接。
25.在一些实施例中，所述在所述第二堆叠结构远离所述衬底的一侧形成位线层之前，所述制备方法还包括：在所述第二堆叠结构远离所述衬底的一侧形成桥接层；所述桥接层包括多个桥接部，所述桥接部的一端与所述晶体管的沟道层相接触，另一端与所述位线相接触。
26.又一方面，提供一种三维存储器。所述三维存储器包括如上的一些实施例所述的半导体器件，以及外围器件，所述外围器件位于所述半导体器件中的晶体管远离衬底一侧，且与所述晶体管电连接。
27.又一方面，提供一种存储系统，包括：如上所述的三维存储器，以及控制器，该控制器耦合至所述三维存储器，以控制所述三维存储器存储数据。
28.又一方面，提供一种电子设备，其特征在于，包括如上所述的存储系统。
29.可以理解地，本公开的上述实施例提供的半导体器件的制备方法、三维存储器、存储系统及电子设备，其所能达到的有益效果可参考上文中半导体器件的有益效果，此处不再赘述。
附图说明
30.为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。
31.图1为根据一些实施例的存储系统的框图；
32.图2为根据另一些实施例的存储系统的框图；
33.图3为根据一些实施例的三维存储器的剖视图；
34.图4为相关技术中一个存储单元的等效电路图；
35.图5为相关技术中一个存储单元的工艺结构图；
36.图6a为根据一些实施例的半导体器件的俯视图；
37.图6b为图6a沿a-a'的剖视图；
38.图6c为图6b中区域b的放大图；
39.图6d为根据一些实施例中一个存储单元的等效电路图；
40.图6e为根据一些实施例的半导体器件的结构图；
41.图6f为图6a沿b-b'的剖视图；
42.图7为根据一些实施例的又一种半导体器件的剖视图；
43.图8为根据一些实施例的一种半导体器件的制备方法的流程图；
44.图9a～图9j为根据一些实施例的又一种半导体器件的制备方法中各步骤对应的结构图。
具体实施方式
45.下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
46.在本公开的描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
47.除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例”、“一些实施例”、“示例性实施例”、“示例性地”或“一些示例”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
48.以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
[0049]“a、b和c中的至少一个”与“a、b或c中的至少一个”具有相同含义，均包括以下a、b和c的组合：仅a，仅b，仅c，a和b的组合，a和c的组合，b和c的组合，及a、b和c的组合。
[0050]“a和/或b”，包括以下三种组合：仅a，仅b，及a和b的组合。
[0051]
本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。
[0052]
另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。
[0053]
在本公开的内容中，“在
……
上”、“上方”、和“之上”的含义应当以最宽泛的方式解释，使得“在...上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”，还包括其间没有中间特征或层的在某物“上方”或“之上”的含义(即，直接在某物上)。
[0054]
本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。
在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
[0055]
如本文所使用的，术语“衬底”是指可以在其上添加后续的材料层的材料。衬底本身可以被图案化。被添加在衬底上的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括诸如硅、锗、砷化镓、磷化铟等的多种半导体材料。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆之类的非导电材料制成。
[0056]
本公开的一些实施例提供了一种电子设备，该电子设备可以包括如下述的被配置为实现数据存储的存储系统，还可以包括中央处理器cpu(central processing unit，中央处理器)和缓存器(cache)等中的至少一种。
[0057]
示例性的，该电子设备可以是手机、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、可穿戴设备(例如智能手表、智能手环、智能眼镜等)、移动电源、游戏机、数字多媒体播放器等中的任一种。
[0058]
本公开的一些实施例提供一种存储系统1000。请参阅图1和图2，该存储系统1000包括控制器400和三维存储器300。其中，控制器400与三维存储器300耦合，并被配置为控制三维存储器300存储数据。
[0059]
其中，存储系统1000可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(universal flash storage，简称ufs)封装或嵌入式多媒体卡(embedded multi media card，简称emmc)封装)中。也就是说，存储系统1000可以应用于并且封装到上述的电子设备中。
[0060]
在一些示例中，请参阅图1，存储系统1000包括控制器400和一个三维存储器300；在另一些示例中，请参阅图2，存储系统1000包括控制器400和多个三维存储器300。示例性的，存储系统1000包括控制器400和四个三维存储器300。其中，存储系统1000例如可以被集成至存储器卡中，存储系统1000例如也可以集成至固态硬盘(solid state drives，简称ssd)中。
[0061]
其中，存储器卡包括pc卡(pcmcia，个人计算机存储器卡国际协会)、紧凑型闪存(compact flash，简称cf)卡、智能媒体(smart media，简称sm)卡、存储器棒、多媒体卡(multimedia card，简称mmc)、安全数码(secure digital memory card，简称sd)卡、ufs中的一种。
[0062]
在一些示例中，在存储系统1000中，控制器400被配置为用于在低占空比环境中操作，例如，sd卡、cf卡、通用串行总线(universal serial bus，简称usb)闪存驱动器、或用于个人计算器、数字相机、移动电话等电子设备中使用的其他介质。
[0063]
在另一些示例中，在存储系统1000中，控制器400被配置为用于在高占空比环境ssd或emmc中操作，ssd或emmc用于智能电话、平板计算机、膝上型计算机等移动设备的数据存储器以及企业存储阵列。
[0064]
在一些示例中，控制器400可以被配置为管理存储在三维存储器300中的数据，并且与外部设备(例如主机)通信。
[0065]
在一些示例中，控制器400还可以被配置为控制三维存储器300的操作，例如，读取、擦除和编程操作。
[0066]
在一些示例中，控制器400还可以被配置为管理关于存储在或要存储在三维存储器300中的数据的各种功能，包括坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡中的至少一种。
[0067]
在一些示例中，控制器400还被配置为处理关于从三维存储器300读取的或者被写入到三维存储器300的数据的纠错码。
[0068]
容易理解的是，控制器400还可以执行任何其他合适的功能，例如，格式化三维存储器300。又例如，控制器400可以通过各种接口协议中的至少一种与外部设备(例如，主机)通信。
[0069]
需要说明的是，接口协议包括usb协议、mmc协议、外围部件互连(pci)协议、pci高速(pci-e)协议、高级技术附件(ata)协议、串行ata协议、并行ata协议、小型计算机小型接口(scsi)协议、增强型小型磁盘接口(esdi)协议、集成驱动电子设备(ide)协议、firewire协议中的至少一种。
[0070]
上述控制器例如可以是中央处理器(central processing unit，cpu)，通用处理器，数字信号处理器(digital signal processor，dsp)，专用集成电路(application-specific integrated circuit，asic)，现场可编程门阵列(field programmable gate array，fpga)或者其他可编程逻辑器件、晶体管逻辑器件、硬件部件或者其任意组合。
[0071]
本公开的一些实施例提供一种三维存储器300。该三维存储器300可以应用于上述存储系统1000中，当然，该三维存储器300也可以应用于其他的存储系统中，本公开对此不做限制。
[0072]
在一些示例中，请参阅图3，该三维存储器300包括半导体器件10和外围器件20。
[0073]
示例性的，外围器件20位于半导体器件10的一侧，且外围器件20与半导体器件10电连接。
[0074]
半导体器件10和外围器件20之间可以通过混合键合或者其他方式结合在一起。
[0075]
示例性的，该混合键合例如可以同时包括金属-金属键合和电介质-电介质键合。
[0076]
示例性的，请继续参阅图3，外围器件20包括基底201和外围电路层202。其中，外围电路层202位于基底201靠近半导体器件10的一侧，并且与半导体器件10电连接，外围器件20被配置为控制和感测半导体器件10。
[0077]
需要说明的是，上述外围器件20包括一种或多种子电路，具体地，上述外围器件20例如可以包括页缓冲器、解码器(例如，行解码器和列解码器)、读出放大器、驱动器(例如，字线驱动器)和电路的任何有源(或无源)部件(例如，晶体管、二极管、电阻器和电容器等)中的至少一种。
[0078]
上述外围器件20还可以包括与高级逻辑工艺兼容的任何其他电路。示例性的，外围器件20包括逻辑电路(例如，处理器和可编程逻辑器件)，和/或，存储电路(例如，静态随机存取存储器)。
[0079]
上述外围器件20例如可以包括多个晶体管。示例性的，多个晶体管中，至少一部分的晶体管形成在基底201中(例如，在基底201的顶表面下方)，和/或，直接形成在基底201上。
[0080]
此外，上述基底201例如可以由半导体材料制成，该半导体材料例如可以包括硅、锗和绝缘体上硅薄膜等。
[0081]
在一种实现方式中，请参阅图4和图5，半导体器件10的存储单元为1t1c结构，即一个存储单元包括一个晶体管t和一个存储电容c。
[0082]
示例性的，如图5所示，晶体管t的第一极01与位线(bit line，bl)连接，晶体管t的栅极03与字线(word line，wl)连接，晶体管t的第二极02与存储电容c的一个下极板04连接。
[0083]
此外，存储电容c还包括上极板05，以及位于下极板04和上极板05之间的存储功能层06。
[0084]
如上述的半导体器件10中每个存储单元只能存储一个比特的数据，存储容量较小，容易使得存储器的读写速度可能跟不上处理器的运算速度，最终导致计算机，手机等电子产品性能的提升受到限制。
[0085]
基于此，本公开的一些实施例提供了一种半导体器件10，请参阅图6a和图6b，图6b为图6a沿a-a'的剖视图。该半导体器件10包括衬底1和设置在衬底1一侧的第一堆叠结构2。
[0086]
在一些示例中，衬底1为半导体衬底。示例性的，衬底1为单晶硅衬底、单晶锗衬底、绝缘体上硅衬底或绝缘体上锗衬底等。又示例性的，衬底1为p型掺杂的多晶硅衬底或n型掺杂的多晶硅衬底。再示例性的，衬底1为砷化镓衬底、磷化铟衬底或碳化硅衬底等。
[0087]
在另一些示例中，衬底1由非导电材料制成，该非导电材料例如可以包括玻璃、塑料或蓝宝石晶圆等。
[0088]
在一些示例中，请参阅图6b，第一堆叠结构2包括交替设置的多个板线层21以及多个第一介质层22。
[0089]
示例性的，板线层21例如可以采用导电材料，该导电材料例如可以包括poly-si(p-si，多晶硅)、tin(氮化钛)、ti(钛)、au(金)、w(钨)、mo(钼)、in-ti-o(ito，氧化铟锡)、al(铝)、cu(铜)、ru(钌)、ag(银)等导电材料中的一种或多种；第一介质层22例如可以采用绝缘材料，该绝缘材料例如可以包括氧化硅、氮化硅和氮氧化硅中的至少一个。
[0090]
需要说明的是，在第一堆叠结构2中，多个第一介质层22的厚度可以大致相同，也可以不相同；多个板线层21的厚度可以大致相同，也可以不相同；可以根据实际需求进行选择。此外，第一堆叠结构2中板线层21的堆叠层数决定了下文中所述的同一个存储柱3对应的存储点30的个数；该第一堆叠结构2的堆叠层数例如可以为32层、64层、96层、128层等，第一堆叠结构2的堆叠层数越多，集成度越高，也即存储点30的个数越多。具体可根据实际存储需求来设计第一堆叠结构2中板线层21的堆叠层数及堆叠高度，本公开对此不做具体限制。
[0091]
在一些示例中，请继续参阅图6b和图6c，图6c为图6b中区域b的局部放大图，该半导体器件10还包括：贯穿第一堆叠结构2至衬底1的多个存储柱3以及设置在第一堆叠结构2远离衬底1一侧的多个晶体管4。
[0092]
示例性的，同一个存储柱3对应多个存储点30。
[0093]
示例性的，上述多个存储点30沿与衬底1相垂直的第一方向z排布。
[0094]
示例性的，存储柱3包括由外至内依次设置的存储功能层31和内电极32。示例性的，存储功能层31位于多个板线层21与内电极32之间。
[0095]
示例性的，存储功能层31和内电极32均沿第一方向z延伸。
[0096]
示例性的，存储功能层31呈管状，且存储功能层31环绕在内电极32的外围。
[0097]
其中，晶体管4与内电极32电连接。例如，晶体管4的源极与内电极32电连接。又如，晶体管4的漏极与内电极32电连接。
[0098]
需要说明的是，晶体管4的漏极(drain)或源极(source)可以根据电流的流向而确定。
[0099]
可选的，内电极32例如可以采用导电材料，该导电材料例如可以包括tin(氮化钛)、tan(氮化钽)、ti(钛)、au(金)、w(钨)、mo(钼)、in-ti-o(ito，氧化铟锡)、al(铝)、cu(铜)、ru(钌)、ag(银)、pt(铂)等导电材料中的一种或多种。
[0100]
示例性的，存储功能层31用于使得半导体器件10实现存储功能。
[0101]
示例性的，存储功能层31和内电极32各自与板线层21相对的部分，与板线层21形成一个存储点30。
[0102]
其中，每层板线层21环绕存储功能层31的部分构成存储点30的外电极。
[0103]
示例性的，板线层21的数量为多层，每层板线层21环绕存储功能层31的部分、及存储功能层31和内电极32与该板线层21相对的部分形成一个存储点30。
[0104]
示例性的，同一个存储柱3对应的存储点30共用内电极32，内电极32沿与衬底1相垂直的第一方向z延伸，进而就可以使得多个存储点30沿与衬底1相垂直的第一方向z排布。
[0105]
示例性的，存储功能层31的材料可以包含多种，只要保证存储功能层31能够实现存储效果即可，本公开的实施例对此不做限制。
[0106]
例如，存储功能层31可以为铁电层，该铁电层可以包括高k(即，高介电常数)电介质材料，其可以包括诸如氧化铪(hfo2)、氧化铝(al2o3)、氧化锆(zro2)、氧化钛(tio2)、氧化铌(nb2o5)、氧化钽(ta2o5)、氧化钨(wo3)、氧化钼(mo3)、氧化钒(v2o3)、氧化镧(la2o3)、和/或其任何组合的过渡金属氧化物。在此基础上，还可以对高k电介质材料进行掺杂。例如，存储功能层31可以是掺杂有硅(si)、钇(y)、钆(gd)、镧(la)、锆(zr)或铝(al)或其任何组合的hfo2。
[0107]
示例性的，板线层21环绕存储功能层31的部分、及存储功能层31和内电极32与板线层21相对的部分形成铁电电容，也即上述存储点30。此时，包括该半导体器件10的三维存储器300为铁电存储器。
[0108]
铁电极化是非易失性的，因为一旦产生极化，外部电场就无法改变极化方向，直到电场的幅值达到阈值(即，矫顽场ec或反向矫顽场-ec)为止。铁电存储器(feram)使用极化反转或切换效应，并根据自发极化的方向存储数字位“0”和“1”。
[0109]
示例性的，可以将编程电压vp施加到铁电电容的内电极32上，并且铁电电容的外电极可以与板线层21连接。当编程电压vp从正变为负(或反之)时，铁电电容的材料的极化方向可以被切换。并且可以将铁电电容设置或重置为逻辑状态“1”或“0”。
[0110]
铁电存储器作为一种新型存储器，较传统的动态随机存取存储器(dynamic random access memory，dram)，因同时具有非易失性、高速率，低功耗等优势，越来越广泛的被利用。现有的铁电存储器主要包括铁电随机存取存储器(ferroelectric random access memory，feram)和铁电场效应晶体管(ferroelectric filed-effect-transistor，fefet)存储器。
[0111]
示例性的，同一个存储柱3对应的多个存储点30和晶体管4构成上述一个存储单元。
[0112]
示例性的，请参阅图6d，图6d所示的是本公开上述实施例中，一个存储单元中多个存储点30和晶体管4的等效电路图。图6d示例性的给出了三个存储点30，当然，还可以是包含两个存储点30，或者更多的存储点30。
[0113]
示例性的，晶体管4与多个存储点30的一端(例如，存储点30的内电极32)电连接；每一个存储点30的另一端(例如，存储点30的外电极)与板线层21电连接。
[0114]
在本公开的实施例中，通过设置多个层叠设置的板线层21，每层板线层21环绕存储功能层31的部分、及存储功能层31和内电极32与板线层21相对的部分形成存储点30，能够得到包含多个存储点30和一个晶体管4的存储单元，一个存储点30可以用于存储1比特的数据，多个存储点30则可以用于存储多比特的数据，由此，相比于现有技术中1t1c结构的存储单元，提升了半导体器件10的存储容量；另一方面，在本公开的实施例中，晶体管4设置于第一堆叠结构2远离衬底1的一侧，相较于现有技术中，晶体管形成于衬底上，且晶体管是通过在衬底上外延生成的，衬底需为半导体衬底，会导致衬底的材料选择受限，本公开的实施例中，对衬底1的要求降低，衬底1仅起支撑作用即可。
[0115]
在一些实施例中，请继续参阅图6b和图6c，该半导体器件10还包括：支撑柱33。
[0116]
示例性，支撑柱33沿第一方向z延伸。
[0117]
示例性的，支撑柱33可以呈圆柱状，内电极32环绕支撑柱33。
[0118]
示例性的，支撑柱33例如可以采用绝缘材料，该绝缘材料例如可以包括氧化硅、氮化硅和氮氧化硅中的至少一个。
[0119]
通过设置支撑柱33，可以为晶体管4提供支撑作用，便于后续在第一堆叠结构2远离衬底1的一侧形成多个晶体管4。
[0120]
在一些实施例中，请继续参阅图6b，该半导体器件10还包括：贯穿第一堆叠结构2至衬底1的至少一个第一隔离结构5。
[0121]
示例性的，第一隔离结构5沿第二方向y延伸。
[0122]
其中，第二方向y平行于衬底1。
[0123]
在一些示例中，至少一个第一隔离结构5将第一堆叠结构2划分为多个存储块23。
[0124]
示例性的，在第一隔离结构5的数量为一个时，第一隔离结构5能够将第一堆叠结构2划分为两个存储块23；在第一隔离结构5的数量为n个时，n个第一隔离结构5能够将第一堆叠结构2划分为n 1个存储块23。
[0125]
示例性的，每个存储块23包括多个存储串310，存储串310由同一个存储柱3对应的多个存储点30形成。
[0126]
例如，如图6b所示，同一个存储柱3对应的存储点30-1、存储点30-2、存储点30-3形成存储串310。
[0127]
示例性的，每个存储块23包括的存储串310的个数可以相同也可以不同，本公开的实施例对此不做限制。
[0128]
此外，本领域技术人员可以根据存储容量需求设计存储串310的排列方式和存储串310的个数。在一种实施方式中，多个存储串310可以在第三方向x上依次设置，同时多个存储串310可以在第二方向y上依次设置，由此可以形成三维存储阵列。
[0129]
示例性的，请继续参阅图6d，晶体管4的栅极与字线wl电连接，晶体管4的第二极与位线bl电连接，多个存储点30的第一端(例如，存储点30的内电极32)均与晶体管4的第一极电连接，每一个存储点30的第二端(例如，存储点30的外电极)与板线层21电连接。
[0130]
示例性，每个存储串310的读取阶段，包括第一读取阶段、第二读取阶段和第三读取阶段。
[0131]
在第一读取阶段，字线wl用于接收字线控制信号，使得晶体管4导通，位线bl用于接收位线控制信号，以对存储点30的内电极32进行电压预充。
[0132]
在第二读取阶段，字线wl用于接收另一字线控制信号，使得晶体管4断开，与被选中的存储点30电连接的板线层21用于接收板线控制信号，板线层21环绕存储功能层31的部分上的板线控制信号，与内电极32上的位线控制信号之间的电压差，有可能使得被选中的存储点30的存储功能层31保持不变(例如，在存储功能层31为铁电层时，铁电层的极化方向保持不变)，或者，也有可能使得被选中的存储点30的存储功能层31发生变化(例如，在存储功能层31为铁电层时，铁电层极化方向发生翻转，以释放极化电荷，使得位线上的电压发生变化)。
[0133]
在第三读取阶段，字线wl用于接收字线控制信号，使得晶体管4导通，检测位线bl上的电压或者电流，判断被选中的存储点30存储功能层31是否发生变化，进而读取其存储的信息。
[0134]
当系统需要读取数据时，首先选中存储块23中的某行存储串310后，再进一步选中某个存储点30，在半导体器件10包括多个存储块23时，可以同时选中每个存储块23中的一个存储点30，并同时读取该多个存储点30所存储的多比特的数据，进一步满足了系统需求，提高了包括上述实施例中所提供的半导体器件10的三维存储器300的易用性。
[0135]
在一些示例中，请继续参阅图6b，多个第一隔离结构5将第一堆叠结构2划分为8n个存储块23，n为正整数，且n≥1。例如，多个第一隔离结构5将第一堆叠结构2划分为8个存储块23、16个存储块23、24个存储块23等。图6b例性的给出了多个第一隔离结构5将第一堆叠结构2划分为8个存储块23。
[0136]
示例性的，包括上述实施例中所提供的半导体器件10的三维存储器300可以存储4096bit的数据，在多个第一隔离结构5将第一堆叠结构2平均划分为8个存储块23时，每个存储块23均可以存储512bit的数据，示例性的如图6e示。
[0137]
例如，如图6e所示，在半导体器件10包括八个存储块23时，系统可以同时读取每个储块23中的一个存储点30所存储的数据，即系统可以同时读取8个存储点30所存储的8比特的数据。
[0138]
本实施例中，通过将第一堆叠结构2划分为8n个存储块23，可以满足包括上述实施例中所提供的半导体器件10的三维存储器300和系统之间数据的传输，使得三维存储器300和系统之间可以同时进行多比特数据的传输，例如，8比特、16比特、24比特等，进一步满足了系统需求，提高了包括上述实施例中所提供的半导体器件10的三维存储器300的易用性。
[0139]
在一些实施例中，第一隔离结构5的材料例如可以采用绝缘材料，该绝缘材料例如可以包括氧化硅、氮化硅和氮氧化硅中的至少一个。
[0140]
氧化硅、氮化硅和氮氧化硅均为无机绝缘材料，能够很好的将第一堆叠结构2划分为多个存储块23，使得相邻的存储块23之间互相绝缘，多个存储块23中的多个存储点30能
够被同时选中，进而能够同时读取该多个存储点30所存储的多比特的数据。在一些实施例中，请参阅图3和图6a，上述存储块23具有沿第二方向y依次设置的核心区c和台阶区ss。
[0141]
示例性的，多个存储串310位于核心区c，核心区c可以用于实现存储功能。
[0142]
示例性的，请继续参阅图3，多个板线层21中位于台阶区ss的部分呈台阶状。该台阶状结构可以通过向多个板线层执行多次“修整-蚀刻(trim-etch)”循环工艺而形成。
[0143]
示例性的，台阶区ss可以为板线层21的电连接区。
[0144]
示例性的，在第一堆叠结构2包括多个存储块23时，每个存储块23均具有沿第二方向y依次设置的核心区c和台阶区ss。
[0145]
采用上述设置，可以使得每个存储块23均具有一套完整的台阶，台阶区ss作为板线层21的电连接区，更便于板线层21传输板线控制信号至被选中的存储点30。
[0146]
在一些实施例中，请继续参阅图3，该半导体器件10还包括：多个触点6。
[0147]
示例性的，多个触点6可以位于台阶区ss。
[0148]
在一些示例中，请继续参阅图3，触点6沿第一方向z延伸，且与板线层21相接触。其中，第一方向z垂直于衬底1。
[0149]
示例性的，触点6可以包括导电材料，该导电材料例如可以包括钨、钴、铜、铝、掺杂多晶硅、掺杂单晶硅和硅化物中的至少一个。
[0150]
采用上述设置，触点6通过与板线层21电连接，能够使板线控制信息通过触点6传输至板线层21，以实现存储信息在核心区c中的读写。
[0151]
在一些实施例中，请继续参阅图6b，该半导体器件10包括：设置在第一堆叠结构2远离衬底1一侧的第二堆叠结构7，及贯穿第二堆叠结构7至第一堆叠结构2的多个沟道结构8。
[0152]
在一些示例中，第二堆叠结构7包括字线层71、以及位于字线层71相对两侧的第二介质层72。
[0153]
示例性的，字线层71和第二介质层72均为面状结构，且字线层71所在的平面和第二介质层72所在的平面，均平行于衬底1所在的平面。
[0154]
示例性的，字线层71的材料为导电材料，例如金属材料。在可选择的实施方式中，可以为poly-si(p-si，多晶硅)、tin(氮化钛)、ti(钛)、au(金)、w(钨)、mo(钼)、in-ti-o(ito，氧化铟锡)、al(铝)、cu(铜)、ru(钌)、ag(银)等导电材料中的一种或多种。
[0155]
示例性的，第二介质层72例如可以采用绝缘材料，该绝缘材料例如可以包括氧化硅、氮化硅和氮氧化硅中的至少一个。
[0156]
在一些示例中，多个沟道结构8与多个存储柱3一一对应设置。
[0157]
在一些示例中，请继续参阅图6b和图6c，上述沟道结构8包括：依次设置的栅介质层81和沟道层82。
[0158]
其中，栅介质层81位于字线层71与沟道层82之间。
[0159]
示例性的，沟道层82呈圆柱状结构，且沟道层82沿与衬底1相垂直的第一方向z延伸。
[0160]
示例性的，栅介质层81呈管状，且栅介质层81环绕在沟道层82的外围。
[0161]
示例性的，栅介质层81、沟道层82以及字线层71环绕栅介质层81的部分形成晶体管4。
[0162]
例如，字线层71环绕栅介质层81的部分形成晶体管4的栅极。沟道层82与内电极32相接触，沟道层82与内电极32相接触的部分形成晶体管4的源极或漏极。示例性的，沟道层82的材料可以为si(硅)、poly-si(p-si，多晶硅)、amorphous-si(a-si，非晶硅)、in-ga-zn-o(igzo，铟镓锌氧化物)多元化合物、zno(氧化锌)、ito(氧化铟锡)、tio2(二氧化钛)、mos2(二硫化钼)、ws2(二硫化钨)等半导体材料中的一种或多种。
[0163]
示例性的，栅介质层81的材料可以sio2(二氧化硅)、al2o3(氧化铝)、hfo2(二氧化铪)、zro2(氧化锆)、tio2(二氧化钛)、y2o3(三氧化二钇)和si3n4(氮化硅)等绝缘材料中的一种或多种。由此，通过使沟道层82与内电极32相接触，实现了晶体管4与属于同一存储单元中的多个存储点30的内电极32的电连接，晶体管4在字线层71接收的字线控制信号的控制下导通时，位线控制信号能够通过晶体管4，并对存储点30的内电极32进行电压预充。
[0164]
在一些实施例中，沟道层82的材料包括多晶硅。
[0165]
示例性的，栅介质层81和沟道层82，可以通过化学气相沉积(chemical vapor deposition，简称cvd)、物理气相沉积(physical vapor deposition，简称pvd)、原子层沉积(atomic layer deposition，简称ald)或其任何组合的薄膜沉积工艺依次形成。
[0166]
相关技术中，晶体管形成于衬底上，一般晶体管的沟道层的材料为单晶硅，此时，晶体管是通过在衬底上外延生成的，制作工艺相对比较复杂，而在本公开的实施例中，晶体管4设置于第一堆叠结构2远离衬底1的一侧，沟道层82的材料包括多晶硅，沟道层82采用诸如cvd、pvd或ald等薄膜沉积工艺形成，相比于相关技术中采用硅外延生长方法制备沟道层，降低了工艺难度。
[0167]
在一些实施例中，请参阅图6a，该半导体器件10还包括：多个第二隔离结构9。
[0168]
示例性的，多个第二隔离结构9贯穿第二堆叠结构7至第一堆叠结构2。
[0169]
在一些示例中，请继续参阅图6f，图6f为图6a沿b-b'的剖视图。多个第二隔离槽9沿第二方向y依次排列，且均沿第三方向x延伸。
[0170]
其中，第三方向x和第二方向y均平行于衬底1，且两者相交。
[0171]
在一些示例中，请继续参阅图6a，多个第二隔离结构9将字线层71划分为多条字线711。
[0172]
例如，第二隔离结构91的数量为三个，三个第二隔离结构91将字线层71划分为四条字线711。第二隔离结构91的数量还可以为两个或者多个，本公开的实施例对此不做限制。
[0173]
示例性的，与同一条字线711电连接的晶体管4，能够在该字线711传输的字线控制信号下，同时导通或者关闭，通过将字线层71划分为多条字线711，可以实现对各部分晶体管4的单独控制。
[0174]
在一些实施例中，该半导体器件10还包括：位于第二堆叠结构7远离衬底1一侧的位线层11，如图7所示。
[0175]
在一些示例中，如图7所示，位线层11包括沿第二方向y延伸、且沿第三方向x依次排列的多条位线110。
[0176]
示例性的，与一条位线110连接的晶体管4的数量可以为多个。晶体管4在字线711所传输的字线控制信号的控制下导通时，位线110接收的位线控制信号能够通过晶体管4，以对存储点30的内电极32进行电压预充。
[0177]
示例性的，多个晶体管4沿第三方向x排布为多排、沿第二方向y排布为多列。
[0178]
示例性的，位于同一排的多个晶体管4中，奇数个晶体管4的沟道层82与同一条位线110电连接，偶数个晶体管4的沟道层82与同一条位线110电连接。
[0179]
示例性的，晶体管4在字线711所传输的字线控制信号的控制下导通时，位线110用于接收位线控制信号，以对存储点30的内电极32进行电压预充。
[0180]
在一些实施例中，如图7所示，该半导体器件10还包括：位于第二堆叠结构7和位线层11之间的桥接层12。
[0181]
在一些示例中，如图7所示，桥接层12包括多个桥接部120。
[0182]
示例性的，桥接部120与晶体管4一一对应，桥接部120的一端与晶体管4的沟道层82相接触，另一端与位线110相接触。
[0183]
示例性的，桥接部120的材料为导电材料，例如金属材料。该金属材料可以为tin(氮化钛)、ti(钛)、au(金)、w(钨)、mo(钼)、in-ti-o(ito，氧化铟锡)、al(铝)、cu(铜)、ru(钌)、ag(银)等导电材料中的一种或多种。
[0184]
示例性的，桥接部120和位线110的材料可以相同，也可以不同，本公开的实施例对此不做限制。在桥接部120和位线110的材料相同时，桥接部120和位线110可以通过同一道工艺形成，这样有利于简化制备半导体器件10的工艺流程，降低制备半导体器件10的成本。
[0185]
由此，通过桥接部120实现了位线110与晶体管4的连接，晶体管4的沟道层82与内电极32相接触，因此，晶体管4在导通时，位线110传输的位线控制信号可以经过晶体管4，以对存储点30的内电极32进行电压预充。
[0186]
在一些实施例中，存储功能层31的材料为铁电材料、反铁电材料、相变材料或磁性材料。
[0187]
示例性的，存储功能层31的材料为铁电材料时，板线层21环绕存储功能层31的部分、及存储功能层31和内电极32与板线层21相对的部分形成铁电电容，也即上述存储点30。
[0188]
示例性的，铁电材料具有非线性特性，铁电材料的介电常数不仅可以调节，而且在包含铁电材料的铁电层极化状态翻转前后的差值非常大，这使得铁电电容与其他电容相比体积较小，比如，比dram中的用于存储电荷的电容体积小很多，从而有利于实现高密度存储。
[0189]
示例性的，铁电材料可以为zro2、hfo2、al掺杂hfo2、si掺杂hfo2、zr参杂hfo2、la掺杂hfo2、y掺杂hfo2等铁电材料或者基于该材料的进行其他元素掺杂的材料中的一种或者多种。
[0190]
示例性的，反铁电材料具有更好的稳定性，可以有效避免唤醒效应、印刻效应和极化疲劳，将反铁电材料应用于存储器会有更好的数据保持特性。
[0191]
示例性的，反铁电材料可以为pbzro3、nh4h2po4(adp)、(nh4)2so4、(nh4)2h3o6、钙钛矿以及rbno3等。
[0192]
示例性的，存储功能层31的材料采用相变材料时，具有包括该半导体器件10的三维存储器300可以称为相变存储器。
[0193]
相变存储器的基本原理是在读取阶段中，利用相变材料在高电阻和低电阻之间的可逆转变来实现“1”和“0”的存储。通过利用板线控制信号控制实现相变材料高电阻的连续变化可以实现多级存储，从而大幅提高存储器的信息存储能力。在相变存储器中，利用了相
变材料在非晶和多晶之间的可逆转变来实现上述的电阻变化。
[0194]
示例性的，相变材料可以为ge-sb-te、si-sb-te、ag-in-sb-te等。
[0195]
示例性的，存储功能层31的材料采用磁性材料，此时衬底1可以为柔性衬底，可以通过使柔性衬底产生形变从而产生应力，磁性材料对应力非常敏感，在该应力作用下产生变磁性转变效应，由反铁磁性转变为铁磁性，写入过程完成后，柔性衬底的形变消失，应力消失，磁性材料由铁磁态转变为反铁磁态，从而利用磁性材料的磁性切换，从而实现存储数据的写入。
[0196]
示例性的，磁性材料包括ferh、mn3gac、nicomnin中的一种或两种以上的混合材料。
[0197]
本公开的一些实施例还提供了一种半导体器件的制备方法，该制备方法例如可应用于上述任一实施例中的半导体器件10。
[0198]
请参阅图8，上述制备方法包括如下s1～s7。
[0199]
s1：如图9a所示，提供衬底1。
[0200]
其中，衬底1的材料等相关说明，可以参照上述一些实施例中的说明，此处不再赘述。
[0201]
s2：如图9b所示，在衬底1的一侧形成第一堆叠结构2。其中，第一堆叠结构2包括交替设置的多个板线层21以及多个第一介质层22。
[0202]
在一些示例中，可以采用薄膜沉积工艺在衬底1上形成第一堆叠结构2。示例的，薄膜沉积工艺可以包括化学气相沉积法(cvd)、物理气相沉积法(pvd)和原子层沉积法(ald)中的一种或多种的组合。
[0203]
在一些示例中，步骤s2包括步骤s21和步骤s22。
[0204]
s21：在衬底1上形成交替设置的多个板线层21以及多个第一介质层22。
[0205]
多个板线层21以及多个第一介质层22均可以采用薄膜沉积工艺形成。
[0206]
s22：对板线层21中位于台阶区ss的部分图案化，形成台阶结构。
[0207]
示例性的，该台阶结构可以通过向多个板线层21执行多次“修整-蚀刻(trim-etch)”循环工艺而形成。
[0208]
经过上述工艺处理后，衬底1上由多个板线层21形成的台阶结构对应的区域可被称为半导体器件10的台阶区ss。
[0209]
s3：如图9c所示，形成贯穿第一堆叠结构2至衬底1的多个容纳孔03。
[0210]
图9c中的(a)为衬底1和第一堆叠结构2的剖视图，图9c中的(b)为图9c中的(a)的俯视图。
[0211]
示例性的，可以采用干法刻蚀工艺或湿法刻蚀工艺形成上述多个容纳孔03。容纳孔03可以沿第一方向z向衬底1的方向延伸。
[0212]
s4：如图9d所示，在多个容纳孔03内依次形成存储功能层31和内电极32，以形成多个存储柱3。
[0213]
示例性的，同一个存储柱3对应多个存储点30。
[0214]
示例性的，上述多个存储点30沿与衬底1相垂直的第一方向z排布。
[0215]
示例性的，同一个存储柱3对应的存储点30共用内电极32。
[0216]
其中，存储功能层31位于多个板线层21与内电极32之间。
[0217]
示例性的，存储功能层31和内电极32均沿第一方向z延伸。
[0218]
例如，存储功能层31呈管状，且存储功能层31环绕在内电极32的外围。
[0219]
示例性的，存储功能层31和内电极32各自与板线层21相对的部分，与板线层21形成一个存储点30。
[0220]
示例性的，存储功能层31和内电极32均可以通过化学气相沉积(cvd)(例如金属有机化学气相沉积(mocvd)、低压化学气相沉积(lpcvd)、等离子体增强化学气相沉积(pecvd)、高密度等离子体化学气相沉积(hdp-cvd)等)来设置。存储功能层31和内电极32也可以通过原子层沉积(ald)、溅射、蒸发或其任何组合来设置。
[0221]
在一些示例中，在步骤s4中，还包括：在多个容纳孔03内形成支撑柱33。
[0222]
示例性的，支撑柱33可以呈圆柱状，内电极32环绕支撑柱33，通过形成支撑柱33，可以为晶体管4提供支撑作用，便于后续在第一堆叠结构2远离衬底1的一侧形成多个晶体管4。
[0223]
s5：如图9e所示，形成贯穿第一堆叠结构2至衬底1的至少一个第一隔离槽05。
[0224]
图9e中的(a)为衬底1和第一堆叠结构2的剖视图，图9e中的(b)为图9e中的(a)的俯视图。
[0225]
其中，至少一个第一隔离槽05沿第三方向x依次排列，且均沿第二方向y延伸；第三方向x和第二方向y平行于衬底1，且两者相交。
[0226]
示例性的，可以采用干法刻蚀工艺或湿法刻蚀工艺形成上述多个第一隔离槽05。第一隔离槽05可以沿第一方向z向衬底1延伸。
[0227]
s6：如图9f所示，在第一隔离槽05内形成第一隔离结构5。
[0228]
其中，第一隔离结构5的材料等相关说明，可以参照上述一些实施例中的说明，此处不再赘述。
[0229]
在一些示例中，多个第一隔离结构5将第一堆叠结构2划分为多个存储块23。
[0230]
示例性的，如图9f所示，多个第一隔离结构5将第一堆叠结构2划分为8n个存储块23，n为正整数，且n≥1。例如，多个第一隔离结构5将第一堆叠结构2划分为8个存储块23。
[0231]
示例性的，同一个存储柱3所包括的多个存储点30形成存储串310。每个存储块23包括多个存储串310。
[0232]
示例性的，每个存储块23包括的存储串310的个数可以相同也可以不同。通过将第一堆叠结构2划分为8n个存储块23，可以满足包括上述实施例中所提供的半导体器件10的三维存储器300和系统之间数据的传输，使得三维存储器300和系统之间可以同时进行多比特数据的传输，例如，8比特、16比特、24比特等，进一步满足了系统需求，提高了包括上述实施例中所提供的半导体器件10的三维存储器300的易用性。
[0233]
s7：如图9g～图9i所示，在第一堆叠结构2远离衬底1一侧形成多个晶体管4，晶体管4的第一极与内电极32电连接。
[0234]
在一些示例中，步骤s7包括步骤s71～步骤s73。
[0235]
s71：如图9g所示，在第一堆叠结构2远离衬底1的一侧形成第二堆叠结构7。其中，第二堆叠结构7包括字线层71、以及位于字线层71相对两侧的第二介质层72。
[0236]
在一些示例中，可以采用薄膜沉积工艺在第一堆叠结构2远离衬底1的一侧形成第二堆叠结构7。示例的，薄膜沉积工艺可以包括化学气相沉积法(cvd)、物理气相沉积法
(pvd)和原子层沉积法(ald)中的一种或多种的组合。
[0237]
示例性的，第二堆叠结构7在衬底1上的正投影，位于第一堆叠结构2在衬底1上的正投影内。
[0238]
s72：如图9h所示，形成贯穿第二堆叠结构7至第一堆叠结构2的多个沟道孔08。其中，沟道孔08暴露位于容纳孔03内的内电极32。
[0239]
图9h中的(a)为衬底1、第一堆叠结构2以及第二堆叠结构7的剖视图，图9h中的(b)为图9h中的(a)的俯视图。
[0240]
示例性的，沟道孔08沿第三方向x排布为多行、沿第二方向y排布为多列。由此，与沟道孔08一一对应的晶体管4也沿第三方向x排布为多行、沿第二方向y排布为多列。
[0241]
示例性的，可以采用干法刻蚀工艺或湿法刻蚀工艺形成上述多个沟道孔08。沟道孔08可以沿第一方向z向衬底1的方向延伸。
[0242]
示例性的，形成的多个沟道孔08与多个容纳孔03一一对应设置。
[0243]
s73：如图9i所示，在多个在沟道孔08内依次形成栅介质层81和沟道层82，以形成多个沟道结构8。图9i中的(a)为本实施例中半导体器件10的剖视图，图9i中的(b)为图9i中的(a)的俯视图。
[0244]
示例性的，可以采用化学气相沉积cvd、pvd、ald或其任何组合的薄膜沉积工艺，依次在上述容纳孔内顺次沉积形成栅介质层81和沟道层82。
[0245]
示例性的，通过控制刻蚀的时间或刻蚀气体中等离子体的种类，可以控制填充栅介质层81和沟道层82的保留量。
[0246]
其中，栅介质层81位于字线层71与沟道层82之间。
[0247]
示例性的，沟道层82呈圆柱状结构，且沟道层82沿与衬底1相垂直的第一方向z延伸。
[0248]
示例性的，栅介质层81呈管状，且栅介质层81环绕在沟道层82的外围。
[0249]
示例性的，栅介质层81、沟道层82以及字线层71环绕栅介质层81的部分形成晶体管4。
[0250]
例如，字线层71环绕栅介质层81的部分形成晶体管4的栅极。沟道层82与内电极32相接触，沟道层82与内电极32相接触的部分形成晶体管4的源极或漏极。示例性的，沟道层82呈圆柱状结构，且沟道层82沿与衬底1相垂直的第一方向z延伸。
[0251]
由此，通过使形成在第一堆叠结构2远离衬底1的一侧的多个晶体管4的沟道层82与内电极32相接触，实现了晶体管4与属于同一存储单元中的多个存储点30的内电极32的电连接。
[0252]
本公开的上述实施例中的制备方法，与上述一些实施例中提供的半导体器件10具有相同的结构及有益效果，此处不再赘述。
[0253]
在一些实施例中，在第一堆叠结构2远离衬底1一侧形成多个晶体管4之后，上述制备方法还包括：s8～s9。
[0254]
s8：形成贯穿第二堆叠结构7至第一堆叠结构2的第二隔离槽09。
[0255]
示例性的，多个第二隔离槽09沿第二方向y依次排列，且均沿第三方向x延伸。第三方向x和第二方向y均平行于衬底1，且两者相交。
[0256]
在一些示例中，请参阅图9i，第二隔离槽09在衬底1的投影的形状呈波线状。由此，
可以使得第二隔离槽09避开晶体管4，避免影响晶体管4的性能。
[0257]
s9：在第二隔离槽09内形成第二隔离结构9。
[0258]
示例性的，第二隔离结构9的材料等相关说明，可以参照上述一些实施例中的说明，此处不再赘述。
[0259]
示例性的，多个第二隔离结构9将字线层71划分为多条字线711。
[0260]
示例性的，与同一条字线条711电连接的晶体管4，能够在该字线711传输的字线控制信号下，同时导通或者关闭，通过将字线层71划分为多条字线711，可以实现对各部分晶体管4的单独控制。
[0261]
在一些实施例中，在第一堆叠结构2远离衬底1一侧形成多个晶体管4之后，上述制备方法还包括：如图9j所示，在位于第二堆叠结构7远离衬底1的一侧形成位线层11。
[0262]
图9j中的(a)为本实施例中半导体器件10的剖视图，图9j中的(b)为图9j中的(a)的俯视图。
[0263]
示例性的，可以采用薄膜沉积工艺在第一堆叠结构2远离衬底1一侧形成位线层11。示例的，薄膜沉积工艺可以包括化学气相沉积法(cvd)、物理气相沉积法(pvd)和原子层沉积法(ald)中的一种或多种的组合。
[0264]
示例性的，如图9j所示，位线层11包括沿第二方向延伸、且沿第三方向依次排列的多条位线110。
[0265]
示例性的，多个晶体管4沿第三方向x排布为多行、沿第二方向y排布为多列。
[0266]
示例性的，位于同一列的多个晶体管4中，奇数个晶体管4的沟道层82与同一条位线110电连接，偶数个晶体管4的沟道层82与同一条位线110电连接。
[0267]
示例性的，与一条位线110连接的晶体管4的数量可以为多个。
[0268]
在一些示例中，多个晶体管4沿第三方向x排布为多行、沿第二方向y排布为多列。其中，位于同一列的多个晶体管4中，奇数个晶体管4的沟道层82与同一条位线110电连接，偶数个晶体管4的沟道层82与同一条位线110电连接。
[0269]
示例性的，晶体管4在字线条711所传输的字线控制信号的控制下导通时，位线110接收的位线控制信号能够通过晶体管4，以对存储点30的内电极32进行电压预充。
[0270]
在一些实施例中，在位于第二堆叠结构7远离衬底1的一侧形成位线层11之前，上述制备方法还包括：在第二堆叠结构7和位线层11之间形成桥接层12。
[0271]
示例性的，如图9j所示，桥接层12包括多个桥接部120。
[0272]
示例性的，桥接部120和位线110的材料可以相同。此时形成桥接层12的方法可以包括：在第二堆叠结构7远离衬底1的一侧形成介质层，在该介质层远离所述第二堆叠结构7的一侧形成多个凹槽，然后在凹槽内形成过孔，该过孔暴露各晶体管4的沟道层82；在各过孔及凹槽内沉积金属材料，位于各过孔中的金属材料形成桥接部120，位于各凹槽中的金属材料形成位线110。这样可以同时形成桥接部120和位线110，有利于进一步简化制备半导体器件10的工艺流程，进一步降低制备半导体器件10的成本。
[0273]
需要说明的是，上述凹槽的形状可以呈条状，且多个凹槽沿第二方向y延伸、且沿第三方向x依次排列。
[0274]
桥接部120的一端与晶体管4的沟道层82相接触，另一端与位线110相接触。由此，通过桥接部120实现了位线110与晶体管4的连接，晶体管4的沟道层82与内电极32相接触，
因此，晶体管4在导通时，位线110传输的信号可以经过晶体管4，以对被选中的存储点30的内电极32进行电压预充。
[0275]
以上所述仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。