半导体结构及其制备方法以及组合掩膜版与流程

1.本技术实施例涉及半导体技术领域，特别涉及一种半导体结构及其制备方法以及组合掩膜版。


背景技术：

2.随着半导体制备工艺的特征尺寸越来越小，3d存储器(例如，3d nand存储器)持续按比例缩小更多的膜层以提高集成度。
3.在3d存储器的制备方法中，采用图案化工艺形成3d存储器的沟道孔、栅线隙(gls，gate line slit)、字线、位线等的结构特征。在图案化工艺中，采用光刻工艺将掩模版图案转移至掩膜中，由于光学系统的衍射效应，掩模版图案与掩膜图案存在着差异。在掩模版图案的设计中可以进行光学邻近效应修正(opc，optical proximity correction)，但仍然无法做成与设计图案一致的掩膜图案；且随着膜层数量增加，孔、隙等的蚀刻深度相应地增加，由于蚀刻过程中掩膜的保型性能力有限，形成的孔、隙等会随深度逐渐变尖直至不可控，导致应力和其他因素而造成不稳定结构的风险以及特征尺寸的偏差等。
4.期望进一步改进3d存储器的图案化方法，提高掩膜的保型性能力以及优化结构特征的形状，从而提高3d存储器件的存储密度和可靠性。


技术实现要素：

5.有鉴于此，本技术实施例提供一种半导体结构及其制备方法以及组合掩膜版。
6.根据本技术实施例的第一方面，提供一种半导体结构，所述半导体结构包括：
7.堆叠结构；以及
8.第一沟槽，贯穿所述堆叠结构，包括至少两个间断开的子沟槽；每一所述子沟槽靠近间断处的一端的顶部轮廓形状为矩形。
9.在一些实施例中，每一所述子沟槽靠近间断处的一端的底部轮廓形状为圆角矩形。
10.在一些实施例中所述半导体结构包括存储器，所述第一沟槽用于形成所述存储器的栅线隙结构。
11.在一些实施例中，所述半导体结构还包括：贯穿所述堆叠结构的沟道结构以及至少两个第二沟槽；所述第二沟槽在平行于所述第一沟槽的延伸方向上连续设置，在垂直于所述第一沟槽的延伸方向上位于所述第一沟槽的外侧，所述第二沟槽用于形成所述存储器的栅线隙结构。
12.在一些实施例中，所述半导体结构还包括位于所述第一沟槽和所述第二沟槽中的填充材料。
13.在一些实施例中，所述第一沟槽的深宽比大于10:1。
14.根据本技术实施例的第二方面，提供一种组合掩膜版，所述组合掩膜版包括第一掩膜版和第二掩膜版；
15.所述第一掩膜版包括第一基板以及位于所述第一基板上的具有方形轮廓的第一图案；
16.所述第二掩膜版包括第二基板以及位于所述第二基板上的具有缝隙轮廓的第二图案；所述具有方形轮廓的第一图案在所述堆叠结构顶面的正投影将所述具有缝隙轮廓的第二图案在所述堆叠结构顶面的正投影截断为至少两个部分。
17.在一些实施例中，所述第二掩膜版包括多个平行设置的具有缝隙轮廓的第二图案；所述具有方形轮廓的第一图案在所述堆叠结构顶面的正投影将位于中间位置处的部分具有缝隙轮廓的第二图案在所述堆叠结构顶面的正投影截断为至少两个部分。
18.根据本技术实施例的第三方面，提供一种半导体结构的制备方法，所述制备方法包括：
19.提供堆叠结构；
20.在所述堆叠结构上形成掩膜层；所述掩膜层包括硬掩膜层、位于所述硬掩膜层中的第一图案转移层、位于所述硬掩膜层上的第二图案转移材料层以及至少一个连续的第一开口，一部分所述第一开口贯穿所述第二图案转移材料层及部分硬掩膜层暴露出部分所述第一图案转移层，剩余的所述第一开口贯穿所述第二图案转移材料层及硬掩膜层暴露出部分所述堆叠结构；
21.利用所述掩膜层对所述堆叠结构进行蚀刻，形成贯穿所述堆叠结构的第一沟槽，所述第一沟槽包括至少两个间断的子沟槽。
22.在一些实施例中，在所述堆叠结构上形成掩膜层，包括：
23.在所述堆叠结构上形成所述硬掩膜层；
24.在所述硬掩膜层中形成所述第一图案转移层；
25.在所述硬掩膜层上形成所述第二图案转移层，所述第二图案转移层至少具有一个连续的第二开口，所述第一图案转移层在预设平面的正投影将所述第二图案转移层中第二开口在所述预设平面的正投影截断为至少两个子开口，所述预设平面与所述堆叠结构和所述硬掩膜层层叠的方向垂直；
26.利用所述第一图案转移层和所述第二图案转移层作为掩膜蚀刻所述硬掩膜层，形成所述第一开口。
27.在一些实施例中，所述硬掩膜层包括第一子硬掩膜层和第二子硬掩膜层；在所述硬掩膜层中形成第一图案转移层，包括：
28.在所述堆叠结构上形成所述第一子硬掩膜层；
29.在所述第一子硬掩膜层中形成第三开口，所述第三开口的底部高于所述第一子硬掩膜层的底部；
30.在所述第三开口中填充光致抗蚀剂，形成所述第一图案转移层；
31.形成覆盖所述第一子硬掩膜层和所述第一图案转移层的所述第二子硬掩膜层。
32.在一些实施例中，所述第三开口沿预设方向的尺寸大于所述第二开口沿所述预设方向的尺寸，所述预设方向与所述第二开口的延伸方向垂直。
33.在一些实施例中，所述半导体结构还包括贯穿所述堆叠结构的沟道结构以及至少两个第二沟槽；其中，所述第二沟槽在所述第一沟槽的延伸方向上连续，在垂直于所述第一沟槽的延伸方向上位于所述第一沟槽的外侧。
34.本技术实施例提出了一种半导体结构及其制备方法组合掩膜版以及存储器，其中，所述半导体结构的制备方法包括：提供堆叠结构；在所述堆叠结构上形成掩膜层；所述掩膜层包括硬掩膜层、位于所述硬掩膜层中的第一图案转移层、位于所述硬掩膜层上的第二图案转移材料层以及至少一个连续的第一开口，一部分所述第一开口贯穿所述第二图案转移材料层及部分硬掩膜层暴露出部分所述第一图案转移层，剩余的所述第一开口贯穿所述第二图案转移材料层及硬掩膜层暴露出部分所述堆叠结构；利用所述掩膜层对所述堆叠结构进行蚀刻，形成第一沟槽，所述第一沟槽包括至少两个间断的子沟槽。本技术各实施例中，通过分别形成第一图案转移层和第二图案转移层，并且利用二者组合而形成包含不同贯穿深度的第一开口的掩膜层，该掩膜层不需要对掩模版图案进行opc，仍然可以形成与设计图案一致的掩膜图案，同时，由于第一图案转移层和第二图案转移材料层分别在两次光刻工艺中形成，提高了光刻工艺的工艺窗口；这样，不仅可以提高光刻工艺的工艺窗口，还可以提高掩膜的保型性能力以及优化结构特征的形状，从而提高3d存储器件的存储密度和可靠性。
附图说明
35.图1a为本技术实施例中提供的一种掩膜图案的俯视示意图；
36.图1b为图1a中提供的掩膜图案蚀刻形成的半导体结构的顶部轮廓形状的俯视示意图；
37.图1c为图1a中提供的掩膜图案蚀刻形成的半导体结构的底部轮廓形状的俯视示意图；
38.图2为本技术实施例提供的半导体结构的制备方法的流程示意图；
39.图3至图12b为本技术实施例提供的一种半导体结构的制备过程的剖视和俯视示意图；
40.图13a为本技术实施例中提供的另一种掩膜图案的俯视示意图；
41.图13b为图13a中提供的掩膜图案蚀刻形成的半导体结构的顶部轮廓形状的俯视示意图；
42.图13c为图13a中提供的掩膜图案蚀刻形成的半导体结构的底部轮廓形状的俯视示意图；
43.图14a为本技术实施例中提供的组合掩膜版中的第一掩膜版的俯视示意图；
44.图14b为本技术实施例中提供的组合掩膜版中的第二掩膜版的俯视示意图。
具体实施方式
45.下面将参照附图更详细地描述本技术申请的示例性实施方式。虽然附图中显示了本技术的示例性实施方式，然而应当理解，可以以各种形式实现本技术，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本技术，并且能够将本技术申请的范围完整的传达给本领域的技术人员。
46.在下文的描述中，给出了大量具体的细节以便提供对本技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本技术发生混淆，对于本领域公知的一些技术特征未进
行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
47.在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
48.应当明白，当元件或层被称为“在
……
上”、“与
……
相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在
……
上”、“与
……
直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本技术必然存在第一元件、部件、区、层或部分。
49.空间关系术语例如“在
……
下”、“在
……
下面”、“下面的”、“在
……
之下”、“在
……
之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在
……
下面”和“在
……
下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
50.在此使用的术语的目的仅在于描述具体的实施例并且不作为本技术的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
51.为了能够更加详尽地了解本技术实施例的特点与技术内容，下面结合附图对本技术实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本技术实施例。
52.图1a为本技术实施例中提供的一种掩膜图案的俯视示意图；图1b为图1a中提供的掩膜图案蚀刻形成的半导体结构的顶部轮廓形状的俯视示意图；图1c为图1a中提供的掩膜图案蚀刻形成的半导体结构的底部轮廓形状的俯视示意图。
53.在3d存储器的制备方法中，例如，在3d nand存储器的制备方法中，采用图案化工艺形成gls结构特征。而在gls制备的图案化工艺中，采用光刻工艺将掩模版图案转移至掩膜，需要在gls的掩模版图案的设计中进行opc修正，opc修正的掩模版图案形成的掩膜图案(如图1a所示的gls的端部e1具有圆弧形)或gls端部的顶部轮廓形状(如图1b所示的gls的端部e2具有圆弧形)仍然与设计图案(未示出，这里可以理解为矩形图案)存在着差异；且随着膜层数量增加，gls的蚀刻深度相应地增加，由于蚀刻过程中掩膜的保型性能力有限，形成的gls会随深度逐渐变尖(如图1c所示的gls的端部e3具有突出的尖角形)直至不可控，导致应力集中和其他因素而造成不稳定结构的风险以及特征尺寸的偏差等。
54.如本文所使用，术语“深宽比”指深度(或高度)与宽度(或直径)比。术语“高深宽
比”指至少10:1的深度(或高度)与宽度(或直径)比。实际应用中，“深宽比”或者“高深宽比”可以用于描述触点、柱形结构、长条形结构、开口、通孔、沟道孔及/或沟槽的尺寸特征。示例性地，具有高深宽比的gls指的是gls的深度与宽度比至少10:1；具有高深宽比的gls结构指的是gls结构的高度与宽度比至少10:1。
55.在gls端部区域的掩膜的轮廓形状会决定后续蚀刻高深宽比的gls端部区域的轮廓形状。如图1c所示，由于在gls端部区域的掩膜在蚀刻过程中保型性能力有限，在gls端部会随深度逐渐变尖(沿x方向突出)直至不可控，造成结构不稳定以及尺寸偏差。虽然可以要求显影后检测(adi，after develop inspection)的轮廓形状尽量钝(参考图1b的gls的端部e2尽量接近直线或直角)，但仍然无法做成设计图案所要求的完美矩形，仍然无法形成gls端部的轮廓形状上下一致，造成不稳定结构以及尺寸偏差的风险。
56.同时，如图1b所示，由于y方向关键尺寸(cd，critical dimension)大小的限制，gls端部的opc修正有明显阻碍，在极限条件下，可以制备出接近钝头的扁平弧形，但仍然无法做成设计图案所要求的完美矩形，gls端部不够直，且拐角处的弧形会撑大y方向的cd，造成gls端部的特征尺寸的偏差。
57.基于此，为解决上述问题中的一个或多个，本技术实施例提供了一种半导体结构的制备方法。
58.图2为本技术实施例提供的半导体结构的制备方法的流程示意图。如图2所示，本技术实施例提供的半导体结构的制备方法包括以下步骤：
59.s201、提供堆叠结构；
60.s202、在所述堆叠结构上形成掩膜层；所述掩膜层包括硬掩膜层、位于所述硬掩膜层中的第一图案转移层、位于所述硬掩膜层上的第二图案转移材料层以及至少一个连续的第一开口，一部分所述第一开口贯穿所述第二图案转移材料层及部分硬掩膜层暴露出部分所述第一图案转移层，剩余的所述第一开口贯穿所述第二图案转移材料层及硬掩膜层暴露出部分所述堆叠结构；
61.s203、利用所述掩膜层对所述堆叠结构进行蚀刻，形成贯穿所述堆叠结构的第一沟槽，所述第一沟槽包括至少两个间断的子沟槽。
62.应当理解，图2中所示的步骤并非排他的，也可以在所示操作中的任何步骤之前、之后或之间执行其他步骤；图2中所示的各步骤可以根据实际需求进行顺序调整。
63.这里及下文中，第一方向和第二方向表示为与堆叠结构的顶面平行的两个正交方向；第三方向为垂直于堆叠结构的顶面的方向。示例性地，第一方向表示为附图中的x方向；第二方向表示为附图中的y方向；第三方向表示为附图中的z方向。
64.图3至图12b为本技术实施例提供的一种半导体结构的制备过程的剖视和俯视示意图；需要说明的是，在图8a至图12b中，图8a、9a、
……
12a分别为图8b、9b、
……
12b沿a-a截面(附图中的y-z剖面)的剖视示意图。下面结合图2、图3至图12b，对本技术实施例提供的半导体结构的制备方法进行详细地说明。
65.执行步骤s201，参考图3，提供堆叠结构。
66.如图3所示，所述堆叠结构包括若干交替堆叠设置的介质层101和牺牲层102构成的堆叠结构st。
67.实际应用中，所述介质层101的材料包括但不限于硅氧化物、硅氮化物、硅氮氧化
物以及其它高介电常数(高k)介质；所述牺牲层102的材料包括但不限于氮化物、碳化硅、硅和硅锗。在一具体的实施例中，牺牲层102可由氮化硅(sin)形成；介质层101可以由氧化硅(sio2)形成，从而形成的堆叠结构st为氮化物-氧化物(no)叠层。在一些实施例中，介质层101和牺牲层102可以具有彼此相同的厚度，也可以具有彼此不同的厚度。在后续制程中，所述牺牲层102可以被去除，并在被去除后的位置处填充栅极金属材料，形成导电层，所述导电层的材料可以包括金属钨(w)。
68.在一些具体的实施例中，介质层101和牺牲层102均可以通过物理气相沉积(pvd，physical vapor deposition)工艺、化学气相沉积(cvd，chemical vapor deposition)工艺、原子层沉积(ald，atomic layer deposition)等工艺形成。
69.实际应用中，提供堆叠结构st可以形成在半导体层(未示出)上，所述半导体层可以具有在作为水平方向的第一方向和第二方向上延伸的主表面(附图中的x-y平面)。
70.在一些实施例中，可以根据器件的实际需求进行选择，所述半导体层为复合叠层结构，包括沿第三方向(附图中的z方向)依次在衬底上堆叠形成的衬垫氧化物层、底部多晶硅层、缓冲氧化物层、顶部多晶硅层。所述衬底的材料可以包括硅(si)衬底、锗(ge)衬底、锗化硅(sige)衬底、绝缘体上硅(soi，silicon-on-insulator)衬底或绝缘体上锗(goi，germanium-on-insulator)衬底等；所述衬垫氧化物层的材料可以包括氧化硅、所述底部多晶硅层的材料可以包括多晶硅、所述缓冲氧化物层的材料可以包括氧化硅、所述顶部多晶硅层的材料可以包括多晶硅。
71.在一些具体的实施例中，所述衬底上的衬垫氧化物层、底部多晶硅层、缓冲氧化物层、顶部多晶硅层均可以通过pvd工艺、cvd工艺或ald等工艺形成。这样形成的所述半导体层，适用于后工序中在衬底背面进行硅的外延生长形成硅外延层(seg，selective epitaxial growth)，以及在衬底背面实现阵列公共源极(acs，array common source)的引出。
72.执行步骤s202，参考图4至图10b，形成掩膜层。
73.在一些实施例中，在所述堆叠结构上形成掩膜层，包括如下步骤：
74.a、在所述堆叠结构上形成所述硬掩膜层；
75.b、在所述硬掩膜层中形成所述第一图案转移层；
76.c、在所述硬掩膜层上形成所述第二图案转移层，所述第二图案转移层至少具有一个连续的第二开口，所述第一图案转移层在预设平面的正投影将所述第二图案转移层中第二开口在所述预设平面的正投影截断为至少两个子开口，所述预设平面与所述堆叠结构和所述硬掩膜层层叠的方向垂直；
77.d、利用所述第一图案转移层和所述第二图案转移层作为掩膜蚀刻所述硬掩膜层，形成所述第一开口。
78.参考图4至图8b，执行步骤a、步骤b，形成硬掩膜层以及第一图案转移层。
79.在一些实施例中，所述硬掩膜层包括第一子硬掩膜层103和第二子硬掩膜层105；在所述硬掩膜层中形成第一图案转移层104，包括：
80.在所述堆叠结构上形成所述第一子硬掩膜103；
81.在所述第一子硬掩膜层103中形成第三开口t3，所述第三开口t3的底部高于所述第一子硬掩膜层103的底部；
82.在所述第三开口t3中填充光致抗蚀剂(pr，photo resist)104’，形成所述第一图案转移层104；
83.形成覆盖所述第一子硬掩膜层103和所述第一图案转移层104的所述第二子硬掩膜层105。
84.如图4所示，可以采用包括等离子体增强化学气相沉积工艺(pecvd，plasma enhanced chemical vapor deposition)形成第一子硬掩膜103。
85.第一子硬掩膜103在刻蚀工艺中相对于介质层101、牺牲层102等材料的高刻蚀选择比。示例性地，第一子硬掩膜103的材料可以是无定型碳，介质层101可以是氧化硅，牺牲层102的材料可以是氮化硅。无定型碳作为一种非金属硬掩膜材料因其在刻蚀工艺中相对于氧化硅、氮化硅及硅等材料的高刻蚀选择比。
86.如图5所示，通过光刻-蚀刻工艺(le，lithography-etch)对所述第一子硬掩膜103的顶面进行第一刻蚀，形成第三开口t3。所述第三开口t3的底部高于所述第一子硬掩膜层103的底部，也就是说，所述第三开口t3在z方向上的深度小于所述第一子硬掩膜103在z方向上的厚度。进而在所述第三开口t3中填充形成第一图案转移层104后，第一图案转移层104在z方向上的厚度小于所述第一子硬掩膜103在z方向上的厚度，也就是说，第一图案转移层104与堆叠结构st之间存在着部分第一子硬掩膜层103。这样，参考下述图11a，可以增大蚀刻工艺窗口，因为最后利用掩膜层107刻蚀时，对第一图案转移层104会有损耗，当第一图案转移层104与堆叠结构st之间存在着部分第一子硬掩膜层103时，第一图案转移层104损耗完还有部分所述第一子硬掩膜103可以损耗，以保证第一图案转移层104挡住的部分不会被刻蚀。
87.在另一些具体的实施例中，所述第三开口t3在z方向上的深度可以与所述第一子硬掩膜103在z方向上的厚度基本相同；这里，所述基本相同可以理解均为，由于每个工艺制程在各自制备过程中存在尺寸误差，并不能完全控制所述第三开口t3在z方向上的深度可以与所述第一子硬掩膜103在z方向上的厚度完全一致。在一些具体的实施例中，所述第三开口t3在z方向上的深度可以与所述第一子硬掩膜103在z方向上的厚度相同，或者，在工艺误差范围内所述第三开口t3在z方向上的深度可以略微小于或大于所述第一子硬掩膜103在z方向上的厚度。
88.这里，所述第一刻蚀包括但不限于干法等离子体刻蚀工艺。
89.如图6所示，可以采用旋转涂覆工艺(soc，spin-on coating)在所述第三开口t3(参考上述图5)中以及在所述第一子硬掩膜103的顶面形成光致抗蚀剂104’。光致抗蚀剂104’由感光树脂、增感剂和溶剂3种主要成分组成的对光敏感的混合液体；通过紫外光、电子束、离子束、x射线等的照射或辐射，其溶解度发生变化的耐蚀剂刻薄膜材料。
90.光致抗蚀剂104’在刻蚀工艺中相对于所述第一子硬掩膜层103材料的高刻蚀选择比，且相对于介质层101、牺牲层102等材料的高刻蚀选择比。
91.示例性地，所述光致抗蚀剂104’包括正性或者负性的光致抗蚀剂；第一子硬掩膜103的材料可以是无定型碳，介质层101可以是氧化硅，牺牲层102的材料可以是氮化硅。
92.这里，所述正性的光致抗蚀剂经曝光显影后，曝光部分可溶与显影液而被去除，未曝光部分留下来；所述负性的光致抗蚀剂经曝光显影后，曝光部分不可溶与显影液而被保留，未曝光部分被去除。在实际应用中，使用正性的光致抗蚀剂相较于负性的光致抗蚀剂具
有更佳的工艺稳定性。
93.在另一些具体的实施例中，可以采用soc工艺在所述第三开口t3中以及在所述第一子硬掩膜103的顶面形成抗反射涂层(arc，anti-reflection coating)，相当于将上述图6中所示的光致抗蚀剂104’替换为抗反射涂层。所述抗反射涂层，在刻蚀工艺中相对于所述第一子硬掩膜层103材料的高刻蚀选择比，且相对于介质层101、牺牲层102等材料的高刻蚀选择比。
94.抗反射涂层通过吸收光来减小反射，主要包括底部抗反射涂层、顶部抗反射涂层、可以显影的底部抗反射涂层、旋涂的含si抗反射涂层、碳涂层等。
95.示例性地，抗反射涂层包括有机抗反射涂层和无机抗反射涂层。在实际应用中，与涂光刻胶的方式一样，采用soc工艺形成；无机抗反射涂层通过pecvd工艺形成。
96.如图7所示，可以对所述第一子硬掩膜层103顶面进行蚀刻处理，使得所述第一子硬掩膜层103顶面的光致抗蚀剂104’(参考上述图6)被去除，且在所述第三开口t3中的光致抗蚀剂104’被保留，得到所述第一图案转移层104。示例性地，当上述图6中所示的光致抗蚀剂104’包括正性的光致抗蚀剂，则可以采用灰化工艺去除所述第一子硬掩膜层103顶面的光致抗蚀剂104’，且在所述第三开口t3中的光致抗蚀剂104’被保留，得到所述第一图案转移层104。
97.在另一些具体的实施例中，当上述图6中所示的光致抗蚀剂104’被替换为抗反射涂层，这里所述抗反射涂层包括无机抗反射涂层，则可以采用化学机械抛光(cmp，chemical mechanical polishing)工艺去除所述第一子硬掩膜层103顶面的无机抗反射涂层。使得所述第一子硬掩膜层103顶面的无机抗反射涂层被去除，且在所述第三开口t3中的无机抗反射涂层被保留，得到所述第一图案转移层104。
98.如图8a和图8b所示，可以采用包括pecvd工艺形成覆盖所述第一子硬掩膜层103和所述第一图案转移层104的第二子硬掩膜105。第二子硬掩膜105在刻蚀工艺中相对于介质层101、牺牲层102等材料的高刻蚀选择比。
99.实际应用中，第二子硬掩膜105的材料可以与第一子硬掩膜103的材料相同。示例性地，第二子硬掩膜105和第一子硬掩膜103的材料可以是无定型碳，介质层101可以是氧化硅，牺牲层102的材料可以是氮化硅。
100.本技术实施例中，所述第一图案转移层104被埋入于所述硬掩膜层108(包括第一子硬掩膜103和第二子硬掩膜105)的中部。需要说明的是，在实际应用中，可以根据工艺需要，所述第一图案转移层104还可以由所述硬掩膜层108的顶面(第二子硬掩膜105顶面)凹入所述硬掩膜层108中，或者，由所述硬掩膜层108的底面(第一子硬掩膜103底面)凹入所述硬掩膜层108中。
101.参考图9a至图9b，执行步骤c，形成第二图案转移层106。
102.如图9a和图9b所示，可以采用soc工艺在所述硬掩膜层(包括第一子硬掩膜103和第二子硬掩膜105)的顶面形成所述第二图案转移材料层(图9a中未示出)。这里，所述第二图案转移材料层在刻蚀工艺中相对于所述硬掩膜层的材料的高刻蚀选择比，且相对于介质层101、牺牲层102等材料的高刻蚀选择比。示例性地，所述第二图案转移材料层包括正性或者负性的光致抗蚀剂；第一子硬掩膜103的材料可以是无定型碳，介质层101可以是氧化硅，牺牲层102的材料可以是氮化硅。
103.通过光刻-蚀刻工艺对所述第二图案转移材料层的顶面进行第二刻蚀，形成至少一个连续的第二开口t2，形成所述第二图案转移层106。其中，所述第二开口t2暴露出部分所述硬掩膜层(图9a和图9b中的第二子硬掩膜105)的顶面。
104.如图9b所示，为了便于描述所述第二图案转移层106与所述第一图案转移层104的相对位置，图9b中将第一图案转移层104进行了透视显示。
105.这里，所述第二图案转移层106至少具有一个连续的第二开口t2，所述第二图案转移层106与所述第一图案转移层104对准后，所述第一图案转移层104在预设平面的正投影将所述第二图案转移层106中第二开口t2在所述预设平面的正投影截断为至少两个子开口，所述预设平面与所述堆叠结构和所述硬掩膜层层叠的方向垂直。
106.在一些实施例中，所述第三开口沿预设方向的尺寸大于所述第二开口沿所述预设方向的尺寸，所述预设方向与所述第二开口的延伸方向垂直。
107.这里，所述预设方向为可以y方向，所述第三开口沿预设方向的尺寸(参考上述图5中的尺寸w1)相当于这里的所述第一图案转移层104沿y方向的尺寸w1，所述第二开口沿所述预设方向的尺寸相当于这里的所述第二开口t2沿y方向的尺寸w2，所述第一图案转移层104沿y方向的尺寸w1大于所述第二图案转移层106中所述第二开口t2沿y方向的尺寸w2。示例性地，所述第二开口t2的数量为2个(如图9a所示)，这里尺寸w1大于2倍的尺寸w2；所述第二开口t2的数量为1个(未示出)，这里尺寸w1大于尺寸w2。
108.参考图10a至图10b，执行步骤d，形成掩膜层107。
109.如图10a和图10b所示，利用所述第一图案转移层104和所述第二图案转移层106作为掩膜，可以采用蚀刻工艺蚀刻所述硬掩膜层(包括包括第一子硬掩膜103和第二子硬掩膜105)，形成至少一个连续的第一开口t1；一部分所述第一开口t1贯穿所述第二图案转移材料层及部分硬掩膜层暴露出部分所述第一图案转移层104，剩余的所述第一开口t1贯穿所述第二图案转移材料层及硬掩膜层暴露出部分所述堆叠结构的顶面。
110.由于所述硬掩膜层在刻蚀工艺中相对于所述第一图案转移层104和所述第二图案转移层106的材料的高刻蚀选择比，且相对于介质层101、牺牲层102等材料的高刻蚀选择比。
111.这里，所述蚀刻的过程可以理解为，利用所述第二图案转移层106(至少具有一个连续的第二开口t2)作为掩膜，蚀刻所述硬掩膜层，形成至少一个连续的开口暴露出部分所述第一图案转移层104的顶面；继续进行所述蚀刻的过程，利用暴露出部分所述第一图案转移层104的顶面以及所述第二图案转移层106作为掩膜，蚀刻所述硬掩膜层，直至暴露出部分所述堆叠结构的顶面，形成第一开口t1。这里，所采用的刻蚀工艺可以包括湿法刻蚀工艺、干法刻蚀工艺等。
112.示例性地，所述干法刻蚀工艺中，通过控制等离子体进行纵向(z方向)刻蚀，以形成所述第一开口t1。
113.如图10b所示，为了便于描述所述第二图案转移层106与所述第一图案转移层104的相对位置，图10b中将被遮挡而未显露的部分所述第一图案转移层104进行了透视显示。
114.这样，在所述堆叠结构上形成掩膜层107；所述掩膜层107包括硬掩膜层(包括包括第一子硬掩膜103和第二子硬掩膜105)、位于所述硬掩膜层中的第一图案转移层104、位于所述硬掩膜层上的第二图案转移层106以及至少一个连续的第一开口t1，一部分所述第一
开口t1暴露出部分所述第一图案转移层104的顶面，剩余的所述第一开口t1(可以理解为两个分隔开的部分)暴露出部分所述堆叠结构的顶面。可以理解的是，所述第一开口t1被分隔为暴露出部分所述第一图案转移层104的部分第一开口t1、以及被暴露出部分所述第一图案转移层104的部分第一开口t1分隔的两个暴露出部分所述堆叠结构的顶面的部分所述第一开口t1。
115.在一些实施例中，所述第一图案转移层104沿y方向的尺寸w1大于所述掩膜层中所述第一开口t1沿y方向的尺寸w2。
116.执行步骤s203，参考图11a至图12b，形成第一沟槽。
117.如图11a和图11b所示，利用所述掩膜层107，采用蚀刻工艺蚀刻对所述堆叠结构进行蚀刻，形成第一沟槽tr1，所述第一沟槽tr1包括至少两个间断的子沟槽(参考图11b)。
118.这里，所采用的刻蚀工艺可以包括湿法刻蚀工艺、干法刻蚀工艺等。
119.示例性地，所述干法刻蚀工艺中，通过控制等离子体进行纵向(z方向)刻蚀，以形成所述第一沟槽tr1。
120.需要说明的是，在所采用的刻蚀工艺，形成所述第一沟槽tr1的过程中，掩膜层107会存在一定的损耗。示例性地，这里损耗去除了第二图案转移层106(参考图10a至图10b)，损耗去除了部分第二图案转移层104、部分第一子硬掩膜103、部分第二子硬掩膜105。需要说明的是，即使掩膜层107会存在一定的损耗，但是，在形成所述第一沟槽tr1后，残余的所述掩膜层107的图案(图11b中部分第一子硬掩膜103和部分第二子硬掩膜105在x-y平面的投影图案)依然与掩膜层107的图案(图10b中第一图案转移层104和第二图案转移层106在x-y平面的投影图案)保持一致，在刻蚀工艺过程中始终起到掩膜的作用，且具有较好的保型能力。
121.实际应用中，可以通过对所述第一子硬掩膜103和所述第二子硬掩膜105以及第一图案转移层104的总厚度设定为预设厚度，所述预设厚度可以大于所述损耗的厚度(蚀刻形成所述第一沟槽tr1的过程中掩膜层的损耗)。
122.如图12a和图12b所示，可以采用灰化工艺、湿法工艺去除未被损耗的掩膜层107，暴露出堆叠结构的顶面，在所述堆叠结构中形成第一沟槽tr1，所述第一沟槽tr1包括至少两个间断的子沟槽。
123.继续参考上述图12a和图12b，在一些实施例中，所述半导体结构还包括贯穿所述堆叠结构的沟道结构以及至少两个第二沟槽tr2；其中，所述第二沟槽tr2在所述第一沟槽tr1的延伸方向上连续，在垂直于所述第一沟槽tr1的延伸方向上位于所述第一沟槽tr1的外侧。在一些具体的实施例中，至少两个连续的第二沟槽tr2以及至少两个间断开的第一沟槽tr1共同构成了用于形成所述存储器的栅线隙(gls)，所述栅线隙(gls)用于在后续的制程中，在栅线隙(gls)中形成栅线隙(gls)结构。
124.在一些实施例中，所述半导体结构包括存储器，所述第一沟槽tr1用于形成所述存储器的栅线隙(gls)结构。利用所述第一沟槽tr1将牺牲层102替换为导电层之后，在所述第一沟槽tr1中形成栅线隙结构。在一些具体的实施例中，栅线隙(gls)结构包括至少覆盖所述第一沟槽tr1和/或所述第二沟槽tr2的侧壁的栅线隙间隔层(未示出)以及被所述栅线隙间隔层夹置的导电壁(未示出)。所述栅线隙间隔层可以用于提供导电层与导电壁之间的电隔离。所述导电壁与半导体层(未示出)中的掺杂区域电连接，用于形成所述存储器的阵列
公共源极(acs)(未示出)。在另一些具体的实施例中，所述导电壁处于浮置状态，并不与半导体层(未示出)中的掺杂区域电连接，用于起屏蔽作用和/或应力调节作用。在另一些具体的实施例中，所述导电壁可以被替换为与栅线隙间隔层相同的材料，用于起电隔离作用和/或应力调节作用。
125.这里，所述栅线隙间隔层的材料可以包括低温氧化物材料，例如，氧化硅。所述导电壁的材料可以包括任何适当的导电材料，例如钨、铝、铜、多晶硅、硅化物和/或其组合等。
126.在一些实施例中，所述存储器为3d nand存储器。
127.在一些实施例中，所述半导体结构的制备方法还包括在形成所述第一沟槽tr1和所述第二沟槽tr2后去除所述掩膜层107，并继续执行所述半导体结构被用于形成最终的器件结构的后续制程。
128.这里，所述后续制程包括，可以经由所述第一沟槽tr1和所述第二沟槽tr2去除堆叠结构st中的牺牲层102，将牺牲层102替换为导电层(未示出)，即利用所述第一沟槽tr1和所述第二沟槽tr2作为蚀刻剂的通道，蚀刻去除牺牲层102以形成空隙，然后利用所述第一沟槽tr1和所述第二沟槽tr2作为沉积剂的通道，在所述空隙沉积导电材料而形成导电层。所述后续制程还包括，利用gls将牺牲层102替换为导电层之后，在gls中形成栅线隙结构。
129.这样，所述栅线隙(gls)结构具有较好的保型性能力以及优化结构特征的形状，从而提高3d存储器件的存储密度和可靠性。
130.本技术各实施例中，通过分别形成第一图案转移层和第二图案转移层，并且利用二者组合而形成包含不同贯穿深度的第一开口的掩膜层，该掩膜层不需要对掩模版图案进行opc，仍然可以形成与设计图案一致的掩膜图案，同时，由于第一图案转移层和第二图案转移材料层分别在两次光刻工艺中形成，提高了光刻工艺的工艺窗口；这样，不仅可以提高光刻工艺的工艺窗口，还可以提高掩膜的保型性能力以及优化结构特征的形状，从而提高3d存储器件的存储密度和可靠性。
131.图13a为本技术实施例中提供的另一种掩膜图案的俯视示意图；图13b为图13a中提供的掩膜图案蚀刻形成的半导体结构的顶部轮廓形状的俯视示意图；
132.图13c为图13a中提供的掩膜图案蚀刻形成的半导体结构的底部轮廓形状的俯视示意图。需要说明的是，图13a可以对应于图10a和图10b中的掩膜层107的局部图案进行理解，图13b可以对应于图12a和12b中的第一沟槽tr1顶部的局部形状进行理解，图13b可以对应于图12a和12b中的第一沟槽tr1的低部或中部的局部形状进行理解。
133.在3d nand存储器的中的gls结构特征。如图13a所示，通过分别形成的第一图案转移层和第二图案转移层，使其组合而形成掩膜层，所述掩膜层不需要对掩模版图案进行opc，仍然可以做成与设计图案一致的掩膜图案pr1(具有需要的矩形形状的端部区域end1)，同时，由于第一图案转移层和第二图案转移材料层分别在两次光刻工艺中形成，提高了光刻工艺的工艺窗口；且随着膜层数量增加，gls的蚀刻深度相应地增加，由于蚀刻过程中掩膜图案pr1具有较好的保型性能力(保持需要的矩形形状的端部区域end1)，形成的gls不会随深度逐渐变形，形成稳定的结构，从而不会导致应力集中和其他因素而造成不稳定结构的风险以及特征尺寸的偏差等。
134.根据本技术实施例提供一种半导体结构，所述半导体结构包括：
135.层叠结构；以及
136.第一沟槽，贯穿所述堆叠结构，包括至少两个间断开的子沟槽；每一所述子沟槽靠近间断处的一端的顶部轮廓形状为矩形。
137.结合参考上述图12a和图12b和图13b，每一所述子沟槽tr1靠近间断处end2的一端的顶部轮廓形状为矩形。
138.在一些实施例中，每一所述子沟槽靠近间断处的一端的底部轮廓形状为圆角矩形。
139.结合参考上述图12a和图12b和图13c，每一所述子沟槽tr1靠近间断处end3的一端的顶部轮廓形状为矩形。
140.在一些实施例中，所述半导体结构包括存储器，所述第一沟槽tr1用于形成所述存储器的栅线隙(gls)结构(未示出)。
141.在gls端部区域的掩膜的轮廓形状会决定后续高深宽比蚀刻的gls端部区域的轮廓形状。相较于如图1c所示的gls端部区域e3，这里如图13c所示，由于在gls端部区域end3的掩膜在蚀刻过程中具有较好的保型性能力，在gls端部会随深度逐渐不会变尖且不至于不可控。虽然可以要求显影后检测(adi，after develop inspection)的轮廓形状也能够保持，可以做成完美矩形(参考图13b)，形成是gls端部的轮廓形状上下一致，使得结构稳定。
142.同时，相较于如图1b所示的gls端部区域e2，这里如图13b所示，由于y方向cd大小的限制，也可以制备出完美矩形，gls端部区域end2的轮廓形状笔直，且拐角处的弧形会没有撑大y方向的cd，保证gls端部的特征尺寸没有偏差。
143.在一些实施例中，参考上述图12b所述半导体结构还包括：贯穿所述堆叠结构的沟道结构(未示出)以及至少两个第二沟槽tr2；所述第二沟槽tr2在平行于所述第一沟槽tr1的延伸方向上连续设置，在垂直于所述第一沟槽tr1的延伸方向上位于所述第一沟槽tr1的外侧，所述第二沟槽tr2用于形成所述存储器的栅线隙(gls)结构。这里，所述堆叠结构包括导电层(未示出，可以理解为后续制程工艺中将所述牺牲层102替换为导电材料而形成)/介质层101交替堆叠的结构，可以理解为将上述图12a和图12b中将牺牲层102替换为导电层后的堆叠结构st。
144.在一些实施例中，所述半导体结构还包括位于所述第一沟槽和所述第二沟槽中的填充材料。
145.在一些具体的实施例中，位于所述第一沟槽和所述第二沟槽中的填充材料包括至少覆盖所述第一沟槽tr1和/或所述第二沟槽tr2的侧壁的栅线隙间隔层(未示出)以及被所述栅线隙间隔层夹置的导电壁(未示出)。所述栅线隙间隔层可以用于提供导电层与导电壁之间的电隔离。所述导电壁与半导体层(未示出)中的掺杂区域电连接，用于形成所述存储器的阵列公共源极(acs)(未示出)。在另一些具体的实施例中，所述导电壁处于浮置状态，并不与半导体层中(未示出)的掺杂区域电连接，用于起屏蔽作用和/或应力调节作用。在另一些具体的实施例中，所述导电壁可以被替换为与栅线隙间隔层相同的材料，用于起电隔离作用和/或应力调节作用。
146.这里，所述栅线隙间隔层的材料可以包括低温氧化物材料，例如，氧化硅。所述导电壁的材料可以包括任何适当的导电材料，例如钨、铝、铜、多晶硅、硅化物和/或其组合等。这样，所述栅线隙结构具有较好的保型性能力以及优化结构特征的形状，从而提高3d存储器件的存储密度和可靠性。
147.在一些实施例中，所述第一沟槽的深宽比大于10:1。在gls端部区域的掩膜的轮廓形状会决定后续高深宽比蚀刻的gls端部区域的轮廓形状。如图13c所示，由于在gls端部区域end3的掩膜在蚀刻过程中具有较好的保型性能力，在gls端部会随深度逐渐不会变尖且不至于不可控，可以做成完美矩形轮廓(参考图13b)的所述第一沟槽。在所述第一沟槽的深宽比大于10:1的情况下，形成是gls端部的轮廓形状上下一致，使得结构稳定。
148.这样，在所述第一沟槽中形成的所述栅线隙(gls)结构具有较好的保型性能力以及优化结构特征的形状，从而提高3d存储器件的存储密度和可靠性。
149.可以理解的是，在所述第二沟槽中形成的所述栅线隙(gls)结构可以参照在所述第一沟槽中形成的所述栅线隙(gls)结构进行理解。本技术实施例中，并不限于适用具有高深宽比的所述第一沟槽和/或所述第二沟槽，也适用于具有高深宽比开口、通孔、沟道孔及/或沟槽，以及在所述具有高深宽比开口、通孔、沟道孔及/或沟槽中形成相应的具有高深度比的结构。
150.图14a为本技术实施例中提供的组合掩膜版中的第一掩膜版的俯视示意图；
151.图14b为本技术实施例中提供的组合掩膜版中的第二掩膜版的俯视示意图。
152.需要说明的是，如图14a所示，所述第一掩膜版可以对应于图5中形成第三开口t3的光刻-蚀刻工艺中使用，用于形成第一掩膜版图案，如图14b所示，所述第二掩膜版可以对应于图9a和图9b中形成第二开口t2的光刻-蚀刻工艺中使用，用于形成第二掩膜版图案。
153.结合参考上述图12a和图12b、图14a和图14b，根据本技术实施例提供一种组合掩膜版，所述组合掩膜版包括第一掩膜版m1和第二掩膜版m2；
154.如图14a所示，所述第一掩膜版m1包括第一基板以及位于所述第一基板上的具有方形轮廓的第一图案p1；
155.如图14b所示，所述第二掩膜版m2包括第二基板以及位于所述第二基板上的具有缝隙轮廓的第二图案p2；所述具有方形轮廓的第一图案p1在所述堆叠结构st顶面的正投影将所述具有缝隙轮廓的第二图案p2在所述堆叠结构st顶面的正投影截断为至少两个部分。
156.如图14a所示，这里，所述第一图案p1包括具有方形轮廓的开口，所述第一图案p1中的第三开口t3用于形成的所述第一图案转移层104(参考上述图8a和图8b)；如图14b所示，所述第二图案p2至少包括一条连续的具有缝隙轮廓的第二开口t2，所述第二图案p2用于形成的所述第二图案转移层106(参考上述图9a和图9b)。
157.在一些实施例中，第一图案p1中的第三开口t3沿预设方向的尺寸大于相邻的所述第二图案p2之间的间距(第二开口t2)沿所述预设方向的尺寸，所述预设方向与所述第二开口t2的延伸方向垂直。
158.如图14a和图14b所示，这里，所述预设方向为y方向，所述第一图案p1中的第三开口t3沿y方向的尺寸w1用于形成的所述第一图案转移层104沿y方向的尺寸，所述第二图案p2沿预设方向的尺寸w2用于形成的所述第二图案转移层106中第二开口t2沿y方向的尺寸。示例性地，开口t1的数量为2个(如图14b所示)，这里w1大于2倍的w2；开口t1的数量为1个(未示出)，这里w1大于w2。
159.在一些实施例中，所述第二掩膜版m2包括多个平行设置的具有缝隙轮廓的第二图案p2；所述具有方形轮廓的第一图案p1在所述堆叠结构st顶面的正投影将位于中间位置处的部分具有缝隙轮廓的第二图案p2在所述堆叠结构st顶面的正投影截断为至少两个部分。
160.这里，所述第三开口t3(具有具有方形轮廓开口的第一图案p1)在所述堆叠结构st顶面的正投影将位于中间位置处的部分具有缝隙轮廓的第二开口t2(相邻两个第二图案p2之间的间距)在所述堆叠结构st顶面的正投影截断为至少两个部分(参考图14b中的第一开口t1被第三开口t3截断为断开的两个部分)。
161.本技术各实施例中，可以分别通过所述第一掩膜版m1和所述第二掩膜版m2形成第一图案转移层和第二图案转移层，并且利用二者组合而形成包含不同贯穿深度的第一开口的掩膜层，该掩膜层不需要对掩模版图案进行opc，仍然可以形成与设计图案一致的掩膜图案，同时，由于第一图案转移层和第二图案转移材料层分别在两次光刻工艺中形成，提高了光刻工艺的工艺窗口；这样，不仅可以提高光刻工艺的工艺窗口，还可以提高掩膜的保型性能力以及优化结构特征的形状，从而提高3d存储器件的存储密度和可靠性。
162.在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
163.应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本技术的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本技术的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本技术实施例的实施过程构成任何限定。上述本技术实施例序号仅仅为了描述，不代表实施例的优劣。
164.本技术所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
165.以上所述，仅为本技术的具体实施方式，但本技术的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本技术揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本技术的保护范围之内。因此，本技术的保护范围应以所述权利要求的保护范围为准。