存储器及其数据写入方法、存储系统与流程

1.本技术涉及存储技术领域，特别涉及一种存储器及其数据写入方法、存储系统。


背景技术：

2.静态随机存取存储器(static random-access memory，sram)是一种随机存取存储器，其具有读写速度快的特点，常用作高速缓存。sram单元一般包括6个晶体管，其中4个晶体管能够组成一个锁存器，另外两个晶体管能够作为控制开关。该两个控制开关中的一个分别与字线(word line，wl)、第一位线(bit line，bl)和锁存器中的第一锁存节点连接，另一个分别与wl、第二位线和锁存器中的第二锁存节点连接。其中，第二位线也称为bl非，即
3.当对sram单元执行写操作时，可以在第一位线上加载待写入的数据，并在第二位线上加载对该待写入的数据进行反相得到的数据。并且，可以通过wl控制该两个控制开关均导通，以使第一位线与锁存器中的第一锁存节点导通，并使第二位线与锁存器中的第二锁存节点导通。由此，可以将第一位线上加载的数据写入至锁存器。其中，若待写入的数据为1，则可以在第一位线上加载高电平，并在第二位线上加载低电平。若待写入的数据为0，则可以在第一位线上加载低电平，并在第二位线上加载高电平。
4.但是，如果相邻两次写操作中待写入的数据不同，则需要使得第一位线或第二位线上的电平从低电平变为高电平，导致驱动位线时的功耗较高。


技术实现要素：

5.本技术提供了一种存储器及其数据写入方法、存储系统，可以解决驱动位线时的功耗较高的技术问题。所述技术方案如下：
6.第一方面，提供了一种存储器，所述存储器包括：存储单元阵列、写入控制电路、检测控制电路和开关电路；
7.所述存储单元阵列包括耦接到不同字线的多个静态随机存储器sram单元，所述多个sram单元还均与第一位线和第二位线连接；
8.所述写入控制电路分别与所述第一位线和所述第二位线连接，所述写入控制电路用于在处于工作状态时，向所述第一位线加载待写入的第一数据，并向所述第二位线加载对所述第一数据进行反相得到的第二数据；
9.所述检测控制电路分别与所述写入控制电路和所述开关电路连接，所述开关电路还分别与所述第一位线和所述第二位线连接，所述检测控制电路用于若检测到所述第一数据的电平发生跳变，则控制所述开关电路将所述第一位线和所述第二位线连通，并控制所述写入控制电路停止工作。
10.可选地，所述检测控制电路包括：检测子电路和控制子电路；
11.所述检测子电路的输入端用于接收所述第一数据，所述检测子电路的输出端分别与所述控制子电路的第一输入端和所述开关电路的第一控制端连接，所述检测子电路用于
若检测到所述第一数据的电平发生跳变，则输出脉冲信号；
12.所述控制子电路的第二输入端用于接收写入使能信号，所述控制子电路的输出端与所述写入控制电路的控制端连接，所述控制子电路用于在所述脉冲信号为第一电平时，输出用于使所述写入控制电路停止工作的去使能信号，并在所述脉冲信号为第二电平时，输出所述写入使能信号；
13.所述开关电路的第一端与所述第一位线连接，所述开关电路的第二端与所述第二位线连接，所述开关电路用于在所述脉冲信号为第一电平时将所述第一端与第二端导通，并在所述脉冲信号为第二电平时将所述第一端与第二端关断。
14.可选地，所述检测子电路包括：延时子电路和比较子电路；
15.所述延时子电路的输入端用于接收所述第一数据，所述延时子电路的输出端与所述比较子电路的第一输入端连接，所述延时子电路用于对所述第一数据进行延时后输出；
16.所述比较子电路的第二输入端用于接收所述第一数据，所述比较子电路的输出端分别与所述控制子电路的第一输入端和所述开关电路的第一控制端连接，所述比较子电路用于若检测到所述比较子电路的两个输入端的电平不同，则输出脉冲信号。
17.可选地，所述比较子电路包括：第一非门、第一或非门、与非门、第二非门、第二或非门和第三非门；
18.所述第一非门的输入端与所述延时子电路的输出端连接，所述第一非门的输出端分别与所述第一或非门的第一输入端和所述与非门的第一输入端连接；
19.所述第一或非门的第二输入端和所述与非门的第二输入端均用于接收所述第一数据，所述第一或非门的输出端与所述第二或非门的第一输入端连接，所述与非门的输出端与所述第二非门的输入端连接，所述第二非门的输出端与所述第二或非门的第二输入端连接；
20.所述第二或非门的输出端与所述第三非门的输入端连接，所述第三非门的输出端分别与所述控制子电路的第一输入端和所述开关电路的第一控制端连接。
21.可选地，所述开关电路还具有第二控制端；所述检测控制电路还包括：反相子电路；
22.所述反相子电路的输入端与所述比较子电路的输出端连接，所述反相子电路的输出端与所述开关电路的第二控制端连接，所述反相子电路用于对所述脉冲信号进行反相后输出；
23.所述开关电路用于在所述第一控制端为第一电平，且所述第二控制端为第二电平时，将所述第一端与第二端导通，并在所述第一控制端为第二电平，且所述第一控制端为第一电平时，将所述第一端与第二端关断。
24.可选地，所述反相子电路包括：第四非门。
25.可选地，所述控制子电路包括第五非门和第三或非门；
26.所述第五非门的输入端用于接收写入使能信号，所述第五非门的输出端与所述第三或非门的第一输入端连接；
27.所述第三或非门的第二输入端与所述检测子电路的输出端连接，所述第三或非门的输出端与所述写入控制电路的控制端连接。
28.可选地，所述开关电路包括：第一晶体管；
29.所述第一晶体管的栅极与所述检测子电路的输出端或者所述反相子电路的输出端连接，所述第一晶体管的第一极与所述第一位线连接，所述第一晶体管的第二极与所述第二位线连接。其中，所述第一晶体管为n型晶体管或p型晶体管。
30.可选地，对于所述第一晶体管的栅极与反相子电路的输出端连接的场景，所述开关电路还包括：第二晶体管，所述第二晶体管的极性与所述第一晶体管的极性相反；
31.并且，所述第二晶体管的栅极与所述检测子电路的输出端连接，所述第二晶体管的第一极与所述第一位线连接，所述第二晶体管的第二极与所述第二位线连接。
32.可选地，所述写入控制电路包括：第六非门、第一三态门和第二三态门；
33.所述第六非门的输入端和所述第一三态门的输入端均用于接收所述第一数据，所述第六非门的输出端与所述第二三态门的输入端连接；
34.所述第一三态门的控制端与所述检测控制电路的输出端连接，所述第一三态门的输出端与所述第一位线连接；
35.所述第二三态门的控制端与所述检测控制电路的输出端连接，所述第二三态门的输出端与所述第二位线连接。
36.第二方面，提供了一种存储器的数据写入方法，所述存储器包括存储单元阵列，所述存储单元阵列包括耦接到不同字线的多个静态随机存储器sram单元，所述多个sram单元还均与第一位线和第二位线连接；所述方法包括：
37.向所述第一位线加载待写入的第一数据，并向所述第二位线加载对所述第一数据进行反相得到的第二数据；
38.若检测到所述第一数据的电平发生跳变，则将所述第一位线与所述第二位线连通，并停止向所述第一位线和所述第二位线加载数据。
39.可选地，所述方法还包括：
40.在所述第一位线的电平与所述第二位线的电平相等后，将所述第一位线与所述第二位线之间的连接关断，并继续向所述第一位线加载所述第一数据，以及继续向所述第二位线加载所述第二数据。
41.可选地，在向所述第一位线加载待写入的第一数据之前，所述方法还包括：向所述存储器中的检测控制电路加载有效电平的写入使能信号。
42.可选地，所述方法还包括：在向所述第一位线加载待写入的第一数据的过程中，向待写入所述第一数据的sram单元所耦接的字线加载有效电平。
43.第三方面，提供了一种存储系统，所述存储系统包括：存储器控制器，以及至少一个如上述方面提供的存储器。
44.本技术提供的技术方案至少可以包括以下有益效果：
45.本技术提供了一种存储器及其数据写入方法、存储系统。本技术提供的存储器包括：存储单元阵列、写入控制电路、检测控制电路和开关电路。其中，开关电路分别与第一位线和第二位线连接，检测控制电路能够在检测到待写入至存储单元阵列的第一数据的电平发生跳变时，控制开关电路将该第一位线和该第二位线连通，并控制写入控制电路停止工作。由此，可以使得第一位线和第二位线中处于高电平的位线能够通过电荷重分配的方式，将另一条位线上的电平拉高，该电荷重分配的过程无需写入控制电路进行驱动，因此有效降低了驱动位线时所需的功耗。
附图说明
46.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
47.图1是本技术实施例提供的一种电子设备的结构示意图；
48.图2是本技术实施例提供的一种sram的结构示意图；
49.图3是本技术实施例提供的一种sram单元的结构示意图；
50.图4是本技术实施例提供的一种向存储单元阵列中写入数据时的信号时序图；
51.图5是本技术实施例提供的一种存储器的结构示意图；
52.图6是本技术实施例提供的一种检测控制电路的结构示意图；
53.图7是本技术实施例提供的一种检测子电路的结构示意图；
54.图8是本技术实施例提供的一种开关电路的结构示意图；
55.图9是本技术实施例提供的另一种开关电路的结构示意图；
56.图10是本技术实施例提供的一种写入控制电路的结构示意图；
57.图11是本技术实施例提供的一种存储器的数据写入方法的流程图；
58.图12是本技术实施例提供的另一种向存储单元阵列中写入数据时的信号时序图。
具体实施方式
59.下面结合附图对本技术实施方式作进一步地详细描述。
60.本技术实施例提供的方案可以应用于电子设备中。该电子设备可以是移动终端、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实设备、增强现实设备或者其中具有存储器的任何其他合适的电子设备。
61.图1是本技术实施例提供的一种电子设备的结构示意图，如图1所示，该电子设备包括存储系统10和主机20。其中，主机20可以是电子设备的中央处理单元(central processing unit，cpu)或者片上系统(system on chip，soc)。主机20用于将数据发送到存储系统10中进行存储，或者从存储系统10中读取数据。
62.参考图1，存储系统10包括存储器控制器200和至少一个sram 100，例如图1中示出了多个sram 100。如图1所示，该存储系统10还可以包括至少一个与非门(nand)存储器300，例如图1中示出了多个nand存储器300。其中，每个nand存储器300可以为三维(3-dimension，3d)存储器，例如可以是3d nand闪存(flash)。存储器控制器200分别与至少一个sram 100、至少一个nand存储器300和主机20连接，存储器控制器200用于管理sram100和nand存储器300中存储的数据，并用于与主机20通信。
63.图2是本技术实施例提供的一种sram的结构示意图。如图2所示，sram100可以包括存储单元阵列101和写入控制电路102。其中，该存储单元阵列101包括n个sram单元(cell)，n为大于1的整数。该n个sram单元可以与n根wl一一对应连接，例如sram单元m可以与wlm连接，m为不大于n的正整数。从图2还可以看出，该n个sram单元均可以与第一位线bt和第二位线bb连接。写入控制电路102可以在写入使能信号w0_en的控制下，通过第一位线bt和第二
位线bb向sram单元中写入数据。
64.图3是本技术实施例提供的一种sram单元的结构示意图。如图3所示，该sram单元可以包括mp0和mp1两个p型晶体管，以及mn0至mn3共4个n型晶体管。其中，mp0和mn0可以组成一个反相器，mp1和mn1可以组成另一个反相器，该两个反相器能够形成互锁结构(即锁存器)，并实现数据的存储。mn2和mn3是两个控制开关，该两个控制开关用于在wl的控制下，控制第一位线bt与锁存器中的锁存节点d之间的通断状态，以及控制第二位线bb与锁存器中的锁存节点d_n之间的通断状态。
65.可以理解的是，每个sram单元可以存储1比特(bit)的数据。并且，当sram单元中的节点d为高电平，且节点d_n为低电平(即d＝1，d_n＝0)时，表明存储的数据为1；当节点d为低电平，且节点d_n为高电平(即d＝0，d_n＝1)时，表明存储的数据为0。
66.图4是本技术实施例提供的一种向存储单元阵列中写入数据时的信号时序图。如图4所示，在对存储单元阵列101执行写操作时，写入使能信号w0_en为高电平。写入控制电路102可以在该写入使能信号w0_en的控制下，向第一位线bt加载待写入的第一数据data，并向第二位线bb加载第二数据data_n。其中，该第二数据data_n是对第一数据data进行反相得到的。其中，对第一数据data进行反相可以是指：若第一数据data的电平为高电平，则将该高电平转换为低电平；若第一数据data的电平为低电平，则将该低电平转换为高电平。
67.若需要向存储单元阵列101中的任一sram单元写入数据，则可以将该sram单元所连接的wl置为高电平。该sram单元中的两个控制开关进而可以在wl的控制下导通，并将第一位线bt上加载的第一数据写入至sram单元中的锁存器。
68.例如，参考图4，将wl1置为高电平时，第一数据data为0，此时写入控制电路102能够将sram单元1中的节点d1的电平下拉为低电平，并将节点d1_n的电平上拉为高电平，从而在sram单元1中写入第一数据0。将wl2置为高电平时，第一数据data为1，此时写入控制电路102能够将sram单元2中的节点d2的电平上拉为高电平，并将节点d2_n的电平下拉为低电平，从而在sram单元2中写入第一数据1。
69.随着sram 100的存储容量的提升，存储单元阵列101中包括的sram单元的数量越来越多，该第一位线bt和第二位线bb上的电容负载(loading)也越来越大。由于每次对某个sram单元执行写操作时，都需要将第一位线bt或第二位线bb置为高电平，因此当相邻两次写操作中待写入的数据不同时，则需要使得第一位线bt或第二位线bb上的电平从低电平变为高电平。当第一位线bt和第二位线bb上的电容负载较大时，需要消耗较大的功耗才能将某个位线上的电平从低电平上拉为高电平。
70.图5是本技术实施例提供的一种存储器的结构示意图，该存储器为sram，且该sram能够数据写入过程中驱动位线时所需的功耗较高的技术问题。参考图5，该sram 100包括：存储单元阵列101、写入控制电路102、检测控制电路103和开关电路104。
71.参考图2，该存储单元阵列101包括耦接到不同字线的多个sram单元，该多个sram单元还均与第一位线bt和第二位线连接bb。
72.该写入控制电路102分别与第一位线bt和第二位线bb连接，该写入控制电路102用于在处于工作状态时，向第一位线bt加载待写入的第一数据data，并向第二位线bb加载对该第一数据进行反相得到的第二数据data_n。
73.该检测控制电路103分别与写入控制电路102和开关电路104连接，该开关电路104
还分别与第一位线bt和第二位线bb连接。该检测控制电路103用于若检测到第一数据data的电平发生跳变，则控制该开关电路104将该第一位线bt和该第二位线bb连通，并控制该写入控制电路102停止工作。
74.可以理解的是，在对存储单元阵列101中的sram单元执行写操作的过程中，第一位线bt上加载的第一数据data的电平和第二位线bb上加载的第二数据data_n的电平中，一个为高电平，另一个为低电平。若检测控制电路103检测到第一数据data的电平发生跳变，则可以确定该第一位线bt和第二位线bb中的一条位线上的电平需要由低电平跳变为高电平。
75.在本技术实施例提供的方案中，由于检测控制电路103检测到第一数据data的电平发生跳变时，可以控制开关电路104将第一位线bt和第二位线bb连通，因此该两条位线上的电荷会发生移动，直至两者的电平相等。例如，假设高电平为vdd，低电平为0，则第一位线bt和第二位线bb连通后，两条位线上的电平最终会稳定至vdd/2。又由于在第一位线bt和第二位线bb连通的过程中，检测控制电路103能够控制该写入控制电路102停止工作，因此写入控制电路102无需驱动第一位线bt和第二位线bb。
76.还可以理解的是，在第一位线bt的电平和第二位线bb的电平相等后，检测控制电路103还可以控制开关电路104将第一位线bt和第二位线bb之间的连接关断，并控制写入控制电路102恢复至工作状态。写入控制电路102恢复工作状态后，即可继续驱动第一位线bt和第二位线bb。例如，写入控制电路102可以将第一位线bt和第二位线bb中的一条位线上的电平由vdd/2上拉至vdd，并将另一条位线上的电平由vdd/2下拉至0。
77.基于上述分析可知，第一数据data的电平发生跳变时，检测控制电路103控制开关电路104将第一位线bt和第二位线bb连通，从而使得第一位线bt和第二位线bb中处于高电平的位线能够通过电荷重分配的方式，将另一条位线上的电平拉高。例如，可以将另一条位线上的电平由0上拉至vdd/2。之后，再由写入控制电路102继续驱动该另一条位线，以将该另一条位线上的电平上拉至vdd。由此，有效降低了写入控制电路102驱动位线时所需的功耗。
78.综上所述，本技术实施例提供了一种存储器，该存储器包括：存储单元阵列、写入控制电路、检测控制电路和开关电路。其中，开关电路分别与第一位线和第二位线连接，检测控制电路能够在检测到待写入至存储单元阵列的第一数据的电平发生跳变时，控制开关电路将该第一位线和该第二位线连通，并控制写入控制电路停止工作。由此，可以使得第一位线和第二位线中处于高电平的位线能够通过电荷重分配的方式，将另一条位线上的电平拉高，该电荷重分配的过程无需写入控制电路进行驱动，因此有效降低了驱动位线时所需的功耗。
79.图6是本技术实施例提供的一种检测控制电路的结构示意图。如图6所示，该检测控制电路103可以包括：检测子电路1031和控制子电路1032。
80.其中，检测子电路1031的输入端用于接收该第一数据data，检测子电路1031的输出端分别与控制子电路1032的第一输入端和开关电路104(图6中未示出)的第一控制端连接。该检测子电路1031用于若检测到第一数据data的电平发生跳变，则输出脉冲信号eq_en。由于该检测子电路1031能够检测第一数据data的电平是否跳变，即是否出现跳变沿，因此也可以称为沿检测电路。
81.该控制子电路1032的第二输入端用于接收写入使能信号w0_en，该控制子电路
1032的输出端与写入控制电路102(图6中未示出)的控制端连接。该控制子电路1032用于在脉冲信号eq_en为第一电平时，输出用于使该写入控制电路102停止工作的去使能信号，并在该脉冲信号eq_en为第二电平时，输出该写入使能信号w0_en。
82.参考图6，本技术实施例将控制子电路1032输出的信号表示为w1_en。则基于上述分析可知，在脉冲信号eq_en为第一电平时，控制子电路1032输出的信号w1_en的电平为无效电平，例如可以为低电平。该无效电平的信号w1_en能够使写入控制电路102停止工作，因此可以称为去使能信号。
83.在该脉冲信号eq_en为第二电平时，控制子电路1032输出的信号w1_en的电平等于写入使能信号w0_en的电平。其中，该第二电平相对于第一电平可以为低电平，或者可以为高电平。
84.开关电路104的第一端与第一位线bt连接，开关电路104的第二端与第二位线bb连接。该开关电路104用于在脉冲信号eq_en为第一电平时将其第一端与第二端导通，并在脉冲信号eq_en为第二电平时，将其第一端与第二端关断。
85.可以理解的是，开关电路104基于第一电平的脉冲信号eq_en，将其第一端与第二端导通后，第一位线bt和第二位线bb连通。此时，第一位线bt和第二位线bb中处于高电平的位线能够通过电荷重分配的方式，将另一条位线上的电平拉高。又由于在该电荷重分配的过程中，控制子电路1032输出的信号w1_en为去使能信号，因此可以使写入控制电路102停止工作，从而有效降低写入控制电路102驱动位线时的功耗。
86.还可以理解的是，开关电路104基于第二电平的脉冲信号eq_en，将其第一端与第二端关断后，第一位线bt和第二位线bb之间的连接断开。此时，由于控制子电路1032输出的信号w1_en为写入使能信号w0_en，因此可以使写入控制电路102重新开始工作，以将另一条位线上的电平继续上拉至目标电平。
87.示例的，假设在脉冲信号eq_en为第一电平的阶段，处于高电平的位线能够通过电荷重分配的方式，将另一条位线上的电平由0上拉至vdd/2。则在脉冲信号eq_en为第二电平的阶段，写入控制电路102仅需将该另一条位线上的电平由vdd/2继续上拉至目标电平vdd即可。由此，可节省大约一半的驱动功耗。
88.在本技术实施例中，该脉冲信号eq_en处于第一电平的时长，即脉冲信号eq_en的脉冲宽度，可以根据应用场景的需求灵活调节。仅需确保该脉冲宽度能够使得第一位线bt和第二位线bb上的电荷达到平衡(即两条位线上的电平相等)即可。
89.图7是本技术实施例提供的一种检测子电路的结构示意图。如图7所示，该检测子电路1031可以包括：延时子电路31a和比较子电路31b。
90.其中，延时子电路31a的输入端用于接收第一数据data，该延时子电路31a的输出端与该比较子电路31b的第一输入端连接。该延时子电路31a用于对该第一数据data进行延时后输出。
91.该比较子电路31b的第二输入端用于接收第一数据data，该比较子电路31b的输出端分别与该控制子电路1032的第一输入端和该开关电路104的第一控制端连接。该比较子电路31b用于若检测到该比较子电路31b的两个输入端的电平不同，则输出一个脉冲信号eq_en。
92.可以理解的是，比较子电路31b的两个输入端的电平不同，则表明第一数据data的
电平发生了跳变，因此比较子电路31b可以输出一个脉冲信号eq_en，以指示该电平跳变。并且，若比较子电路31b的两个输入端的电平相同，则比较子电路31b的输出端的电平可以保持为第二电平。
93.还可以理解的是，该脉冲信号eq_en的脉冲宽度可以与延时子电路31a的延时时长相关。相应的，可以根据应用场景的需求，调节该延时子电路31a的延时时长，从而实现对脉冲信号eq_en的脉冲宽度的灵活调节。
94.在本技术实施例中，该延时子电路31a可以是电阻电容(resistor-capacitance，rc)延时电路，或者晶体管延时电路等。
95.可选地，如图7所示，该比较子电路31b可以包括：第一非门not1、第一或非门nor1、与非门nand1、第二非门not2、第二或非门nor2和第三非门not3。
96.其中，该第一非门not1的输入端与延时子电路31a的输出端连接，该第一非门not1的输出端分别与第一或非门nor1的第一输入端和与非门nand1的第一输入端连接。
97.该第一或非门nor1的第二输入端和与非门nand1的第二输入端均用于接收第一数据data。该第一或非门nor1的输出端与第二或非门nor2的第一输入端连接，该与非门nand1的输出端与第二非门not2的输入端连接，该第二非门not2的输出端与第二或非门nor2的第二输入端连接。
98.该第二或非门nor2的输出端与第三非门not3的输入端连接，该第三非门not3的输出端分别与控制子电路1032的第一输入端和开关电路104的第一控制端连接。该第三非门not3的输出端用于向控制子电路1032和开关电路104输出脉冲信号eq_en。
99.表1是比较子电路31b的真值表，且表1中以数值1表示高电平，数值0表示低电平，in1和in2表示比较子电路31b的两个输入端的电平。参考表1可知，当比较子电路31b的两个输入端的电平均为低电平0或均为高电平1时，第三非门not3的输出端为低电平0。当第一数据data的电平发生跳变，导致比较子电路31b的两个输入端的电平不同时，第三非门not3的输出端为高电平1，即第三非门not3能够输出脉冲信号eq_en。
100.表1
101.in1in2not1nand1not2nor1nor2not300110010010101011010100111010010
102.可以理解的是，图7所示的比较子电路31b仅是一种示意，该比较子电路31b还可以采用其他逻辑器件的组合方式进行实现，仅需确保当两个输入端的电平不同时，能够输出脉冲信号即可。示例的，该比较子电路31b也可以无需包括第一非门not1和第三非门mot3。
103.图8是本技术实施例提供的一种开关电路的结构示意图。如图8所示，该开关电路104可以包括第一晶体管t1。该第一晶体管t1的栅极可以与检测子电路1031的输出端连接，例如，该第一晶体管t1的栅极可以与检测子电路1031中比较子电路31b的输出端连接，并可以接收该检测子电路1031输出的脉冲信号eq_en。该第一晶体管t1的第一极与第一位线bt连接，该第一晶体管t1的第二极与第二位线bb连接。其中，该第一晶体管t1的第一极可以是源极和漏极中的一极，第二极可以是源极和漏极中的另一极。
104.可选地，参考图8中的(a)，该第一晶体管t1可以为n型晶体管。相应的，检测子电路1031输出的脉冲信号eq_en的第一电平相对于第二电平可以为高电平。该第一晶体管t1能够在该高电平的驱动下导通，从而将第一位线bt与第二位线bb连通。或者，该第一晶体管t1可以为p型晶体管。相应的，检测子电路1031输出的脉冲信号eq_en的第一电平相对于第二电平可以为低电平。该第一晶体管t1能够在该低电平的驱动下导通，从而将第一位线bt与第二位线bb连通。
105.可选地，该开关电路104还可以具有第二控制端，该开关电路104可以在第一控制端为第一电平，且第二控制端为第二电平时，将其第一端与第二端导通。并且，开关电路104可以在第一控制端为第二电平，且第二控制端为第一电平时，将其第一端与第二端关断。继续参考图6，该检测控制电路103还可以包括：反相子电路1033。
106.该反相子电路1033的输入端与比较子电路31b的输出端连接，该反相子电路1033的输出端与开关电路104的第二控制端连接，该反相子电路1033用于对该脉冲信号eq_en进行反相后输出。
107.可选地，如图6所示，该反相子电路1033可以包括：第四非门not4。当然，该反相子电路1033也可以采用其他方式实现，例如可以包括多个串联的非门，本技术实施例对此不做限定。
108.可以理解的是，当比较子电路31b输出的脉冲信号eq_en为第一电平时，反相子电路1033输出至开关电路104的第二控制端的信号eq_en_n为第二电平。当比较子电路31b输出的脉冲信号eq_en为第二电平时，反相子电路1033输出至开关电路104的第二控制端的信号eq_en_n为第一电平。由此，可以确保检测控制电路103加载至开关电路104的两个控制端的电平相反。
109.还可以理解的是，该检测控制电路103也可以无需包括反相子电路1033。并且，如图7所示，该检测控制电路103中比较子电路31b中的第二或非门nor2的输出端还可以与开关电路104的第二控制端连接，并能够向第二控制端输出信号eq_en_n。
110.可选地，参考图8中的(b)，该第一晶体管t1的栅极可以与反相子电路1033的输出端连接，并可以接收该反相子电路1033输出的信号eq_en_n。例如，该第一晶体管t1可以为p型晶体管，该第一晶体管t1能够在反相子电路1033输出的信号eq_en_n为低电平时导通，从而将第一位线bt与第二位线bb连通。
111.对于开关电路104还具有第二控制端的情况，参考图9，该开关电路104还可以包括：第二晶体管t2。该第二晶体管t2的极性与第一晶体管t1的极性相反，例如，图9所示的开关电路104中的第一晶体管t1为p型晶体管，第二晶体管t2为n型晶体管。
112.其中，该第一晶体管t1的栅极与检测控制电路103中反相子电路1033的输出端连接，该第二晶体管t2的栅极与该检测控制电路103中比较子电路31b的输出端连接。该第二晶体管t2的第一极与第一位线bt连接，该第二晶体管t2的第二极与第二位线bb连接。
113.当比较子电路31b输出的脉冲信号eq_en为第一电平，且反相子电路1033输出的信号eq_en_n为第二电平时，第一晶体管t1和第二晶体管t2均导通，从而将第一位线bt与第二位线bb连通。当比较子电路31b输出的脉冲信号eq_en为第二电平，且反相子电路1033输出的信号eq_en_n为第一电平时，第一晶体管t1和第二晶体管t2均关断，从而将第一位线bt与第二位线bb断开。
114.基于图9所示的实现方式，由于开关电路104中包括两个晶体管，因此可以有效提高该开关电路104工作时的可靠性。
115.可以理解的是，上述第一晶体管t1和第二晶体管t2均可以为金属-氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，mosfet)。还可以理解的是，开关电路104除了可以采用图8或图9所示的方式实现，还可以采用其他方式实现。例如，开关电路104可以包括多个依次串联，或依次并联的晶体管。
116.可选地，如图6所示，该控制子电路1032可以包括：第五非门not5和第三或非门nor3。
117.其中，该第五非门not5的输入端用于接收写入使能信号w0_en，该第五非门not5的输出端与第三或非门nor3的第一输入端连接。
118.该第三或非门nor3的第二输入端与检测子电路1031的输出端连接，并用于接收脉冲信号eq_en，该第三或非门nor3的输出端与写入控制电路102的控制端连接。
119.表2是控制子电路1032的真值表，且表2以脉冲信号eq_en的第一电平为高电平(即数值1)，第二电平为低电平(即数值0)，且写入控制电路102的去使能信号为低电平信号为例进行示意。参考表2可知，当脉冲信号eq_en为高电平时，无论写入使能信号w0_en的电平是高电平还是低电平，控制子电路1032输出的信号w1_en均为低电平。也即是，当脉冲信号eq_en为高电平时，控制子电路1032即可输出去使能信号。当脉冲信号eq_en为低电平时，控制子电路1032输出的信号w1_en的电平与写入使能信号w0_en的电平相同。也即是，当脉冲信号eq_en为高电平时，控制子电路1032输出的信号w1_en即为写入使能信号w0_en。
120.表2
[0121][0122][0123]
图10是本技术实施例提供的一种写入控制电路的结构示意图。如图10所示，该写入控制电路102可以包括：第六非门not6、第一三态门tr1和第二三态门tr2。其中，三态门也可以称为三态缓冲器(tri-state buffer)。
[0124]
该第六非门not6的输入端和第一三态门tr1的输入端均用于接收第一数据data，该第六非门not6的输出端与第二三态门tr2的输入端连接。该第六非门not6用于对第一数据data的电平进行反相得到第二数据data_n，并向第二三态门tr2输出该第二数据data_n。
[0125]
该第一三态门tr1的控制端和第二三态门tr2的控制端均与检测控制电路103的输出端连接，并用于接收该检测控制电路103输出的信号w1_en。该第一三态门tr的输出端与第一位线bt连接，该第二三态门tr2的输出端则与第二位线bb连接。
[0126]
在本技术实施例中，当检测控制电路103输出的信号w1_en为去使能信号时，第一三态门tr1和第二三态门tr2均关闭。此时，第一数据data无法通过第一三态门tr1加载至第
一位线bt，第二数据data_n无法通过第二三态门tr2加载至第二位线bb。当检测控制电路103输出的信号w1_en为写入使能信号w0_en，且该写入使能信号w0_en的电平为有效电平(例如高电平)时，第一三态门tr1和第二三态门tr2均导通。此时，第一数据data可以通过第一三态门tr1加载至第一位线bt，第二数据data_n可以通过第二三态门tr2加载至第二位线bb。
[0127]
可以理解的是，上文所述的第一数据data和写入使能信号w0_en均可以是由存储器的外围电路提供的。例如，可以是由存储器控制器200提供的。
[0128]
综上所述，本技术实施例提供了一种存储器，该存储器包括：存储单元阵列、写入控制电路、检测控制电路和开关电路。其中，开关电路分别与第一位线和第二位线连接，检测控制电路能够在检测到待写入至存储单元阵列的第一数据的电平发生跳变时，控制开关电路将该第一位线和该第二位线连通，并控制写入控制电路停止工作。由此，可以使得第一位线和第二位线中处于高电平的位线能够通过电荷重分配的方式，将另一条位线上的电平拉高，该电荷重分配的过程无需写入控制电路进行驱动，因此有效降低了驱动位线时所需的功耗。
[0129]
图11是本技术实施例提供的一种存储器的数据写入方法的流程图，该方法可以应用于上述实施例提供的存储器中。如图11所示，该方法包括：
[0130]
步骤201、向第一位线加载待写入的第一数据，并向第二位线加载对该第一数据进行反相得到的第二数据。
[0131]
在本技术实施例中，若写入控制电路102接收到的信号w1_en为有效电平，则写入控制电路102可以向第一位线bt加载待写入的第一数据data，并向第二位线bb加载对该第一数据data进行反相得到的第二数据data_n。
[0132]
步骤202、若检测到第一数据的电平发生跳变，则将第一位线与第二位线连通，并停止向该第一位线和第二位线加载数据。
[0133]
在本技术实施例中，检测控制电路103可以对第一数据data的电平进行检测。若检测到该第一数据data的电平发生跳变，则检测控制电路103可以控制开关电路104的第一端和第二端导通，从而将该第一位线bt和第二位线bb连通。同时，检测控制电路103向写入控制电路102输出的信号w1_en为无效电平(即去使能信号)，该写入控制电路102停止工作，无法继续向该第一位线bt和第二位线bb加载数据。
[0134]
继续参考图11，该方法还可以包括：
[0135]
步骤203、在第一位线的电平与第二位线的电平相等后，将第一位线与第二位线之间的连接关断，并继续向第一位线加载第一数据，以及继续向第二位线加载第二数据。
[0136]
第一位线bt和第二位线bb连通后，第一位线bt和第二位线bb中处于高电平的位线能够通过电荷重分配的方式，将另一条位线上的电平拉高，直至两条位线上的电平相等。在两条位线上的电平相等后，检测控制电路103可以控制开关电路104的第一端和第二端关断，从而将该第一位线bt和第二位线bb之间的连接关断。同时，检测控制电路103向写入控制电路102输出的信号w1_en可以为写入使能信号w0_en，该写入控制电路102能够在写入使能信号w0_en的驱动下重新开始工作，并继续向第一位线bt和第二位线bb加载数据。
[0137]
示例的，在本技术实施例中，检测控制电路103可以在第一位线bt和第二位线bb的连通时长达到目标时长后，控制开关电路104的第一端和第二端关断。该目标时长可以是检
测控制电路103中预先配置时长，且该目标时长可以大于或等于第一位线bt和第二位线bb上的电荷达到平衡所需的时长。
[0138]
可以理解的是，在上述步骤201之前，该方法还可以包括：向该存储器中的检测控制电路103加载有效电平的写入使能信号w0_en。
[0139]
在上述步骤201的执行过程中，该方法还可以包括：向待写入第一数据的sram单元所耦接的字线加载有效电平(例如高电平)。由此，可以使得该sram单元中的两个控制开关导通，从而将第一位线bt上加载的第一数据写入至该sram单元中的锁存器。
[0140]
下文以图12所示的时序图为例，并以有效电平为高电平，无效电平为低电平为例，对本技术实施例提供的数据写入方法的流程进行介绍。参考图12，假设在t1时刻，第一数据data的电平由高电平跳变为低电平(即待写入的第一数据为0)，则检测控制电路103可以向开关电路104输出高电平的脉冲信号eq_en，且可以向写入控制电路102输出低电平的信号w1_en。此时，开关电路104将第一位线bt和第二位线bb连通，第一位线bt通过电荷重分配的方式，将第二位线bb上的电平由0上拉至vdd/2。并且，在该过程中，写入控制电路102停止工作，因此不会消耗写入控制电路102的功耗。
[0141]
检测控制电路103输出的脉冲信号eq_en的电平为高电平的时长达到目标时长δt后，该脉冲信号eq_en的电平跳变为低电平。相应的，检测控制电路103向写入控制电路102输出的信号w1_en跳变为高电平。此时，开关电路104将第一位线bt和第二位线bb断开，且写入控制电路102处于工作状态，并可以将第二位线bb的电平由vdd/2上拉至vdd，以及将第一位线bt的电平由vdd/2下拉至0。
[0142]
参考图12，假设在t2时刻，存储单元阵列101中sram单元1所耦接的字线wl1的电平为高电平，则该sram单元1中的两个控制开关可以导通。此时，第一位线bt可以将sram单元1中的节点d1的电平下拉为低电平，从而在sram单元1中写入第一数据0。
[0143]
假设在t3时刻，第一数据data的电平再次由低电平跳变为高电平(即待写入的第一数据为1)，则检测控制电路103可以再次向开关电路104输出高电平的脉冲信号eq_en，且可以再次向写入控制电路102输出低电平的信号w1_en。此时，开关电路104将第一位线bt和第二位线bb连通，第二位线bb通过电荷重分配的方式，将第一位线bt上的电平由0上拉至vdd/2。并且，在该过程中，写入控制电路102停止工作，因此不会消耗写入控制电路102的功耗。
[0144]
之后，当该脉冲信号eq_en的电平跳变为低电平，且信号w1_en为高电平时，开关电路104可以将第一位线bt和第二位线bb断开，写入控制电路102可以恢复工作状态，并可以将第一位线bt的电平由vdd/2上拉至vdd，以及将第二位线bb的电平由vdd/2下拉至0。
[0145]
继续参考图12，假设在t4时刻，存储单元阵列101中sram单元2所耦接的字线wl2的电平为高电平，则该sram单元2中的两个控制开关可以导通。此时，第一位线bt可以将sram单元2中的节点d2的电平上拉为高电平，从而在sram单元2中写入第一数据1。假设在t5时刻，存储单元阵列101中sram单元3所耦接的字线wl3的电平为高电平，则该sram单元3中的两个控制开关可以导通。此时，第一位线bt可以将sram单元3中的节点d3的电平上拉为高电平，从而在sram单元3中写入第一数据1。
[0146]
可以理解的是，本技术实施例提供的存储器的数据写入方法的实现过程可以参考上述存储器实施例中的相关描述，此处不再赘述。
[0147]
还可以理解的是，本技术实施例提供的存储器的数据写入方法的步骤先后顺序可以进行适当调整，步骤也可以根据情况进行相应增减。例如，在上述步骤203之后，可以根据情况再次执行步骤202。
[0148]
综上所述，本技术实施例提供了一种存储器的数据写入方法。该数据写入方法能够在检测到待写入至存储单元阵列的第一数据的电平发生跳变时，将第一位线和该第二位线连通，并停止向该第一位线和第二位线加载数据。由此，可以使得第一位线和第二位线中处于高电平的位线能够通过电荷重分配的方式，将另一条位线上的电平拉高，该电荷重分配的过程无需写入控制电路对位线进行驱动，因此有效降低了驱动位线时所需的功耗。
[0149]
在本技术中，术语“第一”和“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。术语“至少一个”是指一个或多个，术语“多个”指两个或两个以上，除非另有明确的限定。
[0150]
以上所述仅为本技术的示例性实施例，并不用以限制本技术，本技术的保护范围应以权利要求的保护范围为准。