一种非对称写入的双电压磁性随机存储器结构

1.本发明属于集成电路设计领域，尤其涉及一种基于磁性随机存储器(mram)的阵列结构，以及非对称写入的双电压电路设计方法。


背景技术：

2.近年来，随着物联网(iot)的不断发展，其对存储的功耗和可靠性有了更高的要求。在新型非易失性存储器(nvm)中mram凭借其非易失性，高密度和近似为零的静态功耗吸引了国内外的广泛关注。mram相比其他非易失性存储器具有更低的写入能耗与更高的存储密度。此外mram在读能效、读速度和耐久力上也具有显著优势。因此，mram相比其非易失性存储器来说更适合低电压低功耗场景的应用。
3.磁性随机存储器具有非易失性、读写速度快、低静态功耗以及与互补金属氧化物半导体(cmos)工艺兼容等优点，适用于iot的边缘设备。mram的存储原理是通过电流来改变磁隧道结(mtj)中自由层金属的磁化方向来存储数据。当mtj中自由层的磁化方向与固定层相同时，磁阻为低阻态(p)；反之，当mtj中自由层磁化方向与固定层相反时，磁阻为高阻态(ap)。由于1晶体管1mtj(1t1m)的存储单元存在非对称性，在写入过程中会导致低阻态转化为高阻态(p2ap)比高阻态转化为低阻态(ap2p)更难实现。为满足p2ap写入过程的良率，需要提供较高的写电压，在ap2p情况下就会造成功耗的浪费。同时，写入操作和读出操作对电源的电压和电流要求有很大差别，单一电源供电难以满足mram的存储需求。


技术实现要素：

4.本发明目的在于提供一种非对称写入的双电压磁性随机存储器结构，以解决mram存储器中存储单元不对称导致的写入问题，以及读写操作对电源要求不同的问题。
5.为解决上述技术问题，本发明的具体技术方案如下：
6.一种非对称写入的双电压磁性随机存储器结构，包括磁性随机存储阵列、写驱动电路、写位线选择电路、读位线选择电路、读出电路、字线驱动电路以及控制电路；
7.所述控制电路分别连接写驱动电路、写位线选择电路、读位线选择电路、读出电路、以及字线驱动电路；
8.控制电路用于整个存储器的时序功能和逻辑控制，在时钟上升沿锁存外部输入的数据、地址、控制信号和内部输出的数据，输出读使能信号readen和写使能信号writeen到字线驱动电路；读使能信号readen还输入到读位线选择电路和读出电路，输出写使能信号writeen还输入到写驱动电路和写位线选择电路；
9.所述写驱动电路与写位线选择电路连接，用于写操作控制、数据输入以及为写位线选择电路提供写驱动能力；写驱动电路包括两个电压域，低电压域和高电压域；低电压域用于控制写操作和数据输入，高电压域用于提供写驱动能力；
10.所述写位线选择电路与磁性随机存储阵列连接，在写入操作时根据低位地址选通对应的位线和源线；
11.所述磁性随机存储阵列负责存储数据，能够实现任意一个地址的数据写入和读出，其磁隧道结根据写入电流的方向来改变磁化方向，形成不同大小的磁阻来存储数据；
12.所述读位线选择电路与磁性随机存储阵列连接，在读出操作时根据低位地址选通对应的位线，并将对应的源线接地；
13.所述读出电路与读位线选择电路连接，用来从存储阵列中读取数据，通过判断两个存储单元中磁隧道结的阻值大小来产生输出的数据；
14.所述字线驱动电路，负责将高位地址译码和驱动字线，其拥有两种输出电压，在读出操作时提供较低的电压驱动，写入操作时提供高电压的驱动。
15.进一步的，写操作和读操作采用不同的电源电压，来保证较高的写良率以及较低的访存功耗。
16.进一步的，写“0”和写“1”的写位线选择电路是非对称的，能够更好地匹配1晶体管1磁隧道结存储单元的写入要求，减少功耗的浪费。
17.进一步的，所述磁性随机存储阵列包括存储单元阵列，存储单元由一个晶体管和一个磁隧道结组成。每一列存储单元共用一个字线wl，每一行存储单元共用一个位线bl和一个源线sl；根据存储数据位数n将存储单元阵列划分成n个子阵列。
18.进一步的，所述每一个子阵列负责一位数据的存储，包括根据数据位数和阵列大小共同决定的数个存储单元以及数个位线、源线和字线的端口。
19.进一步的，所述写驱动电路包括多个写驱动电路组，写驱动电路组的个数和数据位数相同；写驱动电路组包括一个反相器和两个1位写驱动电路，所述两个1位写驱动电路结构相同；1位写驱动电路的输入端均包括数据输入端din和写使能信号writeen；输出端均包括写位线wbl和wblb、写源线wsl和wslb；1位写驱动电路的两个电源端分别连接电源vddh和电源vddl；接地端连接地vss；反相器inv0连接在两个1位写驱动电路的数据输入端din之间。
20.进一步的，所述1位写驱动电路包括：第一反相器inv1，其输入端连接写使能信号writeen，输出端连接节点nw；第二反相器inv2，其输入端连接数据输入端din，输出端连接节点ndin；第一或非门nor1，为双端输入单端输出电路，其第一输入端连接数据输入端din，第二输入端连接节点nw，输出端连接节点in[0]；第二或非门nor2，为双端输入单端输出电路，其第一输入端连接节点nw，第二输入端连接节点ndin，输出端连接节点in[1]；第一电平转换器ls[1]，其输入端连接节点in[0]，输出端连接节点wbl，两个电源端分别连接电源vddh和电源vddl，接地端连接地vss；第二电平转换器ls[2]，其输入端连接节点in[1]，输出端连接节点wbl，两个电源端分别连接电源vddh和电源vddl,接地端连接地vss。
[0021]
进一步的，所述第一电平转换器ls[1]和第二电平转换器ls[2]结构相同，均包括：第一pmos管p1，其栅极连接第一节点net1，源极连接电源vddh，漏极连接第二节点net2；第二pmos管p2，其栅极连接第二节点net2，源极连接电源vddh，漏极连接第一节点net1；第三pmos管p3，其栅极连接第二节点net2，源极连接电源vddh，漏极连接输出端out；第一nmos管n1，其栅极连接输入端in，源极连接地vss，漏极连接第二节点net2；第二nmos管n2，其栅极连接节点nin，源极连接地vss，漏极连接第一节点net1；第二nmos管n3，其栅极连接第二节点net2，源极连接地vss，漏极连接输出端out；第一反相器inv，其输入端连接输入端in，输出端连接节点nin，电源端连接电源vddl，接地端连接地vss。
[0022]
所述写位线选择电路包括译码电路、电平转换器组和多个写传输管组；写传输管组的个数和数据位数相同；译码电路负责低位地址的译码，产生写传输管组的驱动信号，电平转换器组负责将译码电路产生的信号转化为较高电压的信号来驱动对应的写传输管组。写传输管组负责连接写驱动电路的位线wbl、wblb和阵列的位线bl，以及连接写驱动的源线wsl、wslb和阵列的源线sl。
[0023]
进一步的，所述传输管组包括m个写传输管；
[0024][0025]
其中，n表示存储数据位数，n表示位线bl的总数；
[0026]
每个写传输管包括第一pmos管p1，其栅极连接第二节点net2，源极连接写源线wsl，漏极连接源线sl[0]；
[0027]
第二pmos管p2，其栅极连接第二节点net4，源极连接写源线wslb，漏极连接源线sl[1]；
[0028]
第一nmos管n1，其栅极连接第一节点net3，源极连接写位线wbl，漏极连接位线bl[0]；
[0029]
第二nmos管n2，其栅极连接第一节点net3，源极连接写源线wsl，漏极连接源线sl[0]；
[0030]
第三nmos管n3，其栅极连接第一节点net3，源极连接写位线wblb，漏极连接位线bl[1]；
[0031]
第四nmos管n4，其栅极连接第一节点net3，源极连接写源线wslb，漏极连接源线sl[1]；
[0032]
第一反相器inv，其输入端连接第一节点net3,输出端连接第二节点net4。
[0033]
进一步的，所述读出电路包括多个1位读出电路，1位读出电路的个数和数据位数相同。1位读出电路的输入端包括两条位线rbl和rblb、读使能信号readen；其输出端为数据输出端dout；电源端连接电源vddl；接地端连接地vss。
[0034]
进一步的，读位线选择电路包括：译码电路和多个读传输管组。译码电路负责低位地址的译码，产生读传输管组的驱动信号。读传输管组负责连接读出电路的位线rbl、rblb和阵列的位线bl，以及连接读出电路的源线rsl、rslb和阵列的源线sl；
[0035]
进一步的，所述读传输管组由多组读传输管组成，每组读传输管包括：第一nmos管n1，其栅极连接第一节点net1，源极连接读位线rbl，漏极连接位线bl[0]；第二nmos管n2，其栅极连接第一节点net1，源极连接地vss，漏极连接源线sl[0]；第三nmos管n3，其栅极连接第一节点net1，源极连接读位线rblb，漏极连接位线bl[1]；第四nmos管n4，其栅极连接第一节点net1，源极连接地vss，漏极连接源线sl[1]。
[0036]
进一步的，所述字线驱动电路包括：字线译码器，电平转换器组，和读写选择电路。字线译码器负责高位地址的译码，产生读操作时字线的驱动信号rwl。电平转换器组负责在写操作时将字线译码器产生的低电压信号rwl转化为高电压信号wwl来驱动字线。读写选择电路根据读使能信号readen和写使能信号writeen来选择阵列的字线驱动。
[0037]
进一步的，所述控制电路包括：触发器组和逻辑电路。触发器组由时钟信号clk控制，负责在时钟信号上升沿锁存外部输入的数据、地址和使能信号以及内部输出的数据；逻
辑电路负责根据锁存后的使能信号产生读使能信号readen和写使能信号writeen。
[0038]
进一步的，所述逻辑电路包括：
[0039]
第一反相器inv，其输入端连接读写使能web，输出端连接节点we；
[0040]
第一或非门nor1，为双端输入单端输出电路，其第一输入端连接片选使能ceb，第二输入端连接节点we，输出端连接读使能信号readen；
[0041]
第二或非门nor2，为双端输入单端输出电路，其第一输入端连接片选使能ceb，第二输入端连接节点读写使能web，输出端连接写使能信号writeen。
[0042]
本发明的一种非对称写入的双电压磁性随机存储器，具有以下优点：
[0043]
(1)本发明采用双电压的电路设计，在写入电路的驱动部分采用较高的电源电压，提供较高的写驱动能力，减少写延时，提高写良率；在读出电路使用较低的电源电压，能够降低读功耗，减少读破坏。
[0044]
(2)本发明利用电平转换器解决双电压电路的匹配问题，数字逻辑部分使用较低的电源电压，并通过电平转换器实现对写入电路的控制，有效减少了控制电路的功耗和面积开销。
[0045]
(3)本发明利用非对称写入的电路结构，在保证p2ap写良率和写延时的情况下，有些降低ap2p时mtj两端的电压，减少了mtj被击穿的风险，在不影响正常写入的前提下降低了ap2p的写入功耗。
附图说明
[0046]
为了更清晰地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单介绍，显而易见，下列描述中仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得
[0047]
图1是本发明实施例提供的一种非对称写入的双电压磁性随机存储器结构框图；
[0048]
图2是本发明实施例提供的磁性随机存储阵列结构图；
[0049]
图3是本发明实施例提供的写驱动电路结构图；
[0050]
图4是本发明实施例提供的1位写驱动电路结构图；
[0051]
图5是本发明实施例提供的电平转换器电路图；
[0052]
图6是本发明实施例提供的读出电路结构图；
[0053]
图7是本发明实施例提供的写位线选择电路结构图；
[0054]
图8是本发明实施例提供的读位线选择电路结构图；
[0055]
图9是本发明实施例提供的字线驱动电路结构图；
[0056]
图10是本发明实施例提供的控制电路结构图；
[0057]
图11是本发明实施例提供的子阵列与列选传输管连接的示意图；
[0058]
图12是本发明实施例提供的不同电源电压对写良率和写延时影响的仿真结果对比图；
[0059]
图13是本发明实施例提供的非对称写入方式与传统方式的仿真结果对比图。
具体实施方式
[0060]
下面结合本发明实例中的附图，对本发明实施例中的技术方案进行清楚、完整地
描述，显然，所描述的实施例仅是本发明一部分实施例，而不是全部实施例，基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
[0061]
为了更好地了解本发明的目的、结构及功能，下面结合附图，对本发明一种基于磁性随机存储器的模拟域存内计算阵列结构做进一步详细的描述。
[0062]
本发明所述一种非对称写入的双电压磁性随机存储器结构如图1所示，包括：磁性随机存储阵列、写驱动电路、读出电路、写位线选择电路、读位线选择电路、字线驱动电路以及控制电路。磁性随机存储阵列负责存储数据，能够实现任意一个地址的写入和读出数据，其磁隧道结根据写入电流方向来改变磁化方向，形成不同的阻值大小来存储数据。本实施例中的存储阵列大小为m
×
n，其中，m为字线wl的总数，n为位线bl的总数。
[0063]
磁性随机存储阵列结构如图2所示，按照存储数据的位数可以将阵列分为n个子阵列，n为存储数据的位数。每个子阵列的位线和源线的数量各有2m个，其中，m的表达式为：
[0064][0065]
公式中的“2”表示本阵列使用2晶体管2磁隧道结来存储1位数据。
[0066]
图3是本发明实施例提供的写驱动电路结构图，共有2n个1位写驱动电路和n个反相器构成。每组写驱动电路负责1位数据的写入，2个1位写驱动电路写入相反的两个数据，使阵列中对应的mtj形成相反的磁化状态，在读出数据时，就能够根据高低阻的不同进行判断。
[0067]
1位写驱动电路的具体结构如图4所示，由2个反相器、2个或非门和2个电平转换器构成。其中，数字逻辑部分采用较低的工作电压vddl，电平转换器将写电压转换到较高的电压vddh，并提供更强的写驱动能力，本实施例中vddl为1.2v，vddh为2v。din是写入的数据，writeen是写使能信号。当writeen为1时使能，根据din输入数据的不同，产生不同的写电压。din为1时，wbl为低电平，wsl为高电平，写入后mtj是ap状态；din为0时，bl为高电平，wsl为低电平，写入后mtj是p状态。
[0068]
图5为本实施例所采用的电平转换器结构，由3个p型晶体管(pmos)、3个n型晶体管(nmos)和1个反相器构成。其中，只有反相器工作在vddl的电源电压下，其它都采用有更高工作电压的晶体管，能够工作在较高的电压下。其工作原理如下，低压控制信号in和nin分别控制n1和n2的栅极，如果in为1.2v时，n1导通，n2截止，在net1和net2形成电压差。p1和p2组成锁存结构，能利用正反馈将放大net1和net2节点的电压差放大，最终net2变为低电平。经过p3和n3组成的反相器后，out输出为2v，调节p3和n3的尺寸，使写驱动能力更强。
[0069]
读出电路如图6所示，共有n个1位读出电路，其电源电压都为vddl，能够降低读出功耗，并减少读破坏的发生。1位读出电路的输入信号包括：两条的位线rbl和rblb，以及读使能信号readen。rbl和rblb分别连接两条不同的位线，通过对2个不同存储单元的磁阻对比，来得到数据。
[0070]
图7为写位线选择电路，其负责将写位线wbl和wblb、写源线wsl和wslb和阵列的位线bl、源线sl相连，并通过译码电路实现对地位地址的译码，来选择不同的位线写入数据。根据写入数据的位数n，可以将传输管分为n组，每个写传输管组负责1位数据的写入。写传输管组可以根据是否同时选通将传输管再分为m组，每组的传输管和逻辑部分如图7右下角
所示，包括：1个反相器、4个nmos和2个pmos。n2和p1、n4和p2分别组成传输门来连接写驱动的源线wsl、wslb和阵列的源线sl[0]、sl[1]，而只用n1和n2单个nmos来连接写驱动的位线和阵列位线。采用非对称的电路设计能够保证在写入“1”和写入“0”时mtj两端电压都处于合理的范围内，来解决存储单元写入过程中的功耗浪费和mtj击穿的问题。
[0071]
读位线选择电路的结构如图8所示，由译码电路和传输管组成。译码电路负责低位地址的译码，并负责选通对应的传输管。读传输管的划分和写传输管类似，不同点在于没有使用传输门结构，只有nmos传输管，能够减少面积和读功耗。读传输管采用对称设计，减少电路对读出数据的影响。
[0072]
图9是字线驱动电路的结构图，由字线译码器、电平转换器组和读写选择电路组成。字线译码器将高位地址转化为对应的字线驱动信号，ceb为片选使能信号，低电平有效，当ceb为“0”时，字线译码器工作。电平转换器组能够将1.2v的电平转换为2v，负责在写操作时的提供字线驱动。读写选择电路由读使能信号readen和写使能信号writeen控制，当wrtieen使能时，将wwl和wl连接，提供2v的字线驱动；当readen使能时，将rwl和wl连接，提供1.2v的字线驱动。
[0073]
控制电路的结构如图10所示，可以分为触发器组和逻辑控制部分。其中，触发器组负责在时钟信号clk上升沿锁存数据、地址和各种使能信号，在整个时钟周期内，使存储器内部的信号都保持不变。逻辑控制部分由1个反相器和2个或非门组成，由锁存后的片选使能ceb和读写信号web产生读写使能信号readen和writeen。
[0074]
图11是子阵列与读写传输管连接的示意图。单个子阵列内共有m
×
2m个存储单元，其中，奇数行和偶数行的两个相同位置的存储单元共同存储1比特数据。每次写入或读出时，高位地址经过字线译码后选通1条字线，低位地址经过位线译码后选通位线传输管，写驱动电路或读出电路会对指定的存储单元完成写入或读取数据。需要注意的是，由于本发明采用双电压设计，写传输管、写驱动模块的驱动部分和写操作时的字线驱动都采用工作电压更高的晶体管进行设计；而读传输管、读出电路和读操作时的字线驱动则采用正常的晶体管来设计。
[0075]
图12展示了不同电源电压对写良率和写延时的影响。该仿真的测试环境设置为25℃，ss工艺角，图中的结果为ap2p和p2ap的平均值。从图12中可以看出，电源电压越高，磁性随机存储器的写良率越高，写延时越短。当写电压达到2v时，写良率能达到99.8％，写延时为7.37ns。而读电路在1.2v的电压下就能正常工作，写电路比读电路需要更高的电压来实现高良率和高速度的写入操作。
[0076]
非对称写入方式与传统方式的仿真结果如图13所示。传统写入方式指的是使用对称的写传输管设计，即bl和sl两侧均为传输门结构。从图13中可以发现，在p2ap的情况下，两种方式的基本没有差别；而当ap2p时，非对称写入方式在写入良率没有明显变化的情况下，写入功耗比传统方式降低了66％。同时，非对称写入方式的传输管数量与传统方式相比要减少25％。
[0077]
可以理解，本发明是通过一些实施例进行描述的，本领域技术人员知悉的，在不脱离本发明的精神和范围的情况下，可以对这些特征和实施例进行各种改变或等效替换。另外，在本发明的教导下，可以对这些特征和实施例进行修改以适应具体的情况及材料而不会脱离本发明的精神和范围。因此，本发明不受此处所公开的具体实施例的限制，所有落入
本技术的权利要求范围内的实施例都属于本发明所保护的范围内。