一种分压型RRAM阵列结构

一种分压型rram阵列结构
技术领域
1.本发明涉及集成电路技术领域，尤其涉及一种分压型rram(阻变式存储器，resistive random access memory)阵列结构。


背景技术：

2.随着信息时代的高速发展，使得存储技术也不断更新，基于传统半导体工艺的闪存存储器遇到了瓶颈。而忆阻器具有的非挥发性、低功耗、与cmos工艺兼容等优点，在非挥发性存储器、大规模集成电路、人工神经网络等方面有着巨大的潜力，在人工神经网络应用中，向量矩阵乘法是ai工作的核心，rram数组可以在一个步骤完成此操作。其中二值神经网络由于其结构简单，在有限的内存条件下显示出良好的性能，但是由于rram自身的电阻均是大于0的值，并不能很好将权重二值化。
3.现有技术的方案是使用一对rram单元表示一位权重，但使用一对rram来表示一个权重，在一定程度上没有充分利用阵列资源，增加了阵列面积。


技术实现要素：

4.本发明的目的是提供一种分压型rram阵列结构，该结构可以在实现分压型rram阵列的情况下有效减少阵列面积，充分利用阵列资源，同时引入栅压传感方案减小读干扰。
5.本发明的目的是通过以下技术方案实现的：
6.一种分压型rram阵列结构，所述rram阵列结构包括1t1r单元和另一个1t单元，其中：
7.1t指的是mos管，1r指的是rram单元，mos管与rram单元相连，组成1t1r单元；
8.多个1t1r单元并联形成1t1r阵列，该1t1r阵列中各mos管端相连组成sl端，各rram单元端相连并接地gnd，构成阵列的并联结构；其中，各mos管的栅端，即wls作为输入端；
9.另一个1t单元为mos管，该mos管的一端与所述1t1r单元中的sl端相连，另一端连接一个高电平v
hi
；
10.所述1t1r单元中的rram单元有不同的组态，其中hrs表示rram单元的高阻态，lrs表示rram单元的低阻态，其中：由hrs与另一个1t单元中的mos管组成正权重；由lrs与另一个1t单元中的mos管组成负权重；由接地gnd和电源vdd作为输入应用于各mos管的栅端wls；
11.通过将另一个1t单元的n个mos管的电阻r进行并联，形成rn，这种由1t1r阵列和另一个1t单元组成的结构，称之为伪1t1r的rram阵列结构；
12.所述rram阵列结构通过电阻之间的分压，在读出输出时，不需要电流-电压转换电路，使用电压型检测放大器vsa直接从sl端读出输出结果v
out
。
13.由上述本发明提供的技术方案可以看出，上述结构可以在实现分压型rram阵列的情况下有效减少阵列面积，充分利用阵列资源，同时引入栅压传感方案减小读干扰。
附图说明
14.为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
15.图1为本发明实施例提供的分压型rram阵列的结构示意图；
16.图2为本发明实施例所述在n
wl
＝9时不同电阻值mos管情况下的乘法累加值macv的结果示意图；
17.图3为本发明实施例所述将mos管电阻固定为r6，n
wl
从1到9时所对应macv的v
out
的电压分布情况示意图；
18.图4为本发明实施例所述的传感控制解决方案。
具体实施方式
19.下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例，这并不构成对本发明的限制。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
20.如图1所示为本发明实施例提供的分压型rram阵列的结构示意图，所述rram阵列结构包括1t1r单元和另一个1t单元(图中mos管仅当开关使用，将等效电阻取出为r)单元，其中：
21.1t指的是mos管，1r指的是rram单元，mos管与rram单元相连，组成1t1r单元；
22.多个1t1r单元并联形成1t1r阵列，该1t1r阵列中各mos管端相连组成sl端，各rram单元端相连并接地gnd，构成阵列的并联结构；其中，各mos管的栅端，即wls作为输入端；
23.另一个1t单元为mos管，该mos管的一端与所述1t1r单元中的sl端相连，另一端连接一个高电平v
hi
；
24.所述1t1r单元中的rram单元有不同的组态，其中hrs表示rram单元的高阻态，lrs表示rram单元的低阻态，神经网络作为一种计算模型，由大量的神经元直接相互关联而构成，神经元之间的连接强度由权重表示，权重的大小表示可能性的大小，其中：由hrs与另一个1t单元中的mos管组成正权重( 1)；由lrs与另一个1t单元中的mos管组成负权重(-1)；由接地gnd(0)和电源vdd(1)作为输入应用于各mos管的栅端wls；
25.通过将另一个1t单元的n个mos管的电阻r进行并联，形成rn，这种由1t1r阵列和另一个1t单元组成的结构，称之为伪1t1r的rram阵列结构；
26.所述rram阵列结构通过电阻之间的分压，在读出输出时，不需要电流-电压转换电路，可以使用电压型检测放大器vsa直接从sl端读出输出结果v
out
。
27.如图1所示，mos管和rram作为分压单元，其对应不同的乘法累加值macv的out端电压，由高电平v
hi
与gnd之间的分压过程决定，输出结果v
out
由如下公式得出：
[0028][0029]
其中，r
nwl
指开启n个mos管栅端wl时rram单元的并联等效电阻；rn指的是n个mos管
并联的电阻值。
[0030]
如图2所示为本发明实施例所述在n
wl
＝9时不同电阻值mos管情况下的乘法累加值macv的结果示意图，n
wl
指mos管栅端wl开启的个数n，其中v
hi
设置为1.2v，lrs＝10k，hrs＝200k,电阻比为20；
[0031]
在选择mos管作为分压单元的过程中，选择输出曲线在比特计数值(
±
1)附近斜率最大的曲线，斜率越大表示相邻macv的结果的区间越大，使模数转换器adc(analog to digital converter)的参考电压能够更好的分离，以mos管强度从r1-r10为例，图2对不同强度的mos管进行了仿真曲线模拟，根据仿真结果选择相应强度的mos管作为分压管，例如可以选择仿真曲线斜率最大的对应强度的mos管，该mos管的等效电阻为r；
[0032]
如图3所示为本发明实施例所述将mos管电阻固定为r6(仿真曲线斜率最大)，n
wl
从1到9时所对应macv的v
out
的电压分布情况示意图，由图3可知：当n
wl
越小时，输出macv大于0.6v的机会变多，这可能会造成读干扰。
[0033]
如图4所示为本发明实施例所述的传感控制解决方案，在利用所述rram阵列结构进行计算过程中：
[0034]
当输入din发送给mos管栅端控制(wl drive)使1t1r阵列进行并行乘法累加(mac)操作时，输入din同时发送给计数器电路(1
‘
s counter)；
[0035]
计数器电路会根据输入din中高电平的数量产生不同的n
wl
，n
wl
指mos管栅端wl开启的个数n，此时n
wl
会传输给栅压控制电路(即v
wl controller)；
[0036]
该栅压控制电路会根据n
wl
产生不同的栅压信号，并将该栅压信号传输给另一个1t单元的栅端；通过n
wl
的不同改变另一个1t单元mos管的电阻r(mos管栅端电压不同，电阻不同)，使电阻r的大小与n
wl
的大小相关；
[0037]
另一个1t单元中mos管的电阻r满足如下条件：
[0038]
输出结果均有不错的表现。
[0039]
值得注意的是，本发明实施例中未作详细描述的内容属于本领域专业技术人员公知的现有技术。
[0040]
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。本文背景技术部分公开的信息仅仅旨在加深对本发明的总体背景技术的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域技术人员所公知的现有技术。