一种三维集成多功能忆阻器及其制备方法

1.本发明涉及半导体技术领域，具体涉及一种可以在传统硅基cmos工艺相兼容的三维集成多功能忆阻器及其制备方法。


背景技术：

2.忆阻器作为一种新型的非易失性存储器，不仅拥有着结构简单，速度快，功耗低，集成度高等特点和优势。近年来，忆阻器作为多功能器件在存内计算以及由大脑启发的人工神经突触计算等领域取得了很多优秀的研究成果，在高性能新型存储器件，存算一体计算架构以及模拟神经形态计算，有效突破冯诺依曼瓶颈的解决方案等方面均展露出强大的技术优势。迄今为止，忆阻器的功能层和电极材料已经被广泛的研究和报道，主要以半导体、绝缘体、固态电解质、二维材料、有机材料等材料为主。
3.虽然多种材料被研究报道，但是大部分材料无法很好的和传统cmos工艺相兼容，抑或兼容难度太大。大规模cmos集成电路工艺代表着目前最顶端的制造工艺水平。芯片制造，整个制造过程中的洁净度以及工艺稳定性都有极其严苛的要求。cmos工艺主要以硅基材料为主，此外会用到少数高k介质材料，如hfsion，hfo
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，al2o3，aln。低k材料sicoh，介质层tan，金属cu等。引入一种新型的材料进入大规模集成电路制造难度极高，并且会有引入污染影响工艺稳定性的风险，这意味着更高的研发成本和工艺难度。这将导致忆阻器在后续的大规模集成应用时，将面临工艺难度增加和成本高昂等问题。
4.通过开发cmos工艺兼容材料的3d垂直忆阻器阵列，有望降低研发和制造的成本，进一步推进忆阻器的产业化发展。


技术实现要素：

5.本发明提出了一种三维集成多功能忆阻器，通过ald工艺以及等离子体增加化学气相沉积工艺将传统cmos工艺中兼容的前道高k材料hfsion，hfo
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以及cmos后道低k材料sico:h和新型忆阻器结合，能够降低研发成本和工艺难度，加速推进忆阻器的应用。使用垂直的3d集成工艺，相比于平面堆叠的交叉开关矩阵工艺(crossbar)能够节省光刻层数，极大降低工艺成本。
6.该一种三维集成多功能忆阻器包括：硅衬底；循环生长的多层金属层/层间介质层叠层，其两侧形成有通孔；功能层，形成在所述通孔的底部和侧壁；顶电极，填充所述通孔。
7.本发明的三维集成多功能忆阻器中，优选为，所述金属层为tan/tin或pt/cu。
8.本发明的三维集成多功能忆阻器中，优选为，所述层间介质层为sio2或低介电常数材料。
9.本发明的三维集成多功能忆阻器中，优选为，所述功能层为hfo2，al2o3，aln或sico:h。
10.本发明的三维集成多功能忆阻器中，优选为，所述功能层的厚度为5～30nm。
11.本发明还公开一种三维集成多功能忆阻器制备方法，包括以下步骤：清洗硅衬底
表面；在硅衬底上循环生长多层金属层/层间介质层叠层；在金属层/层间介质层叠层两侧刻蚀形成通孔；在上述结构表面形成功能层；在功能层表面形成顶电极并使之填充所述通孔；化学机械抛光去除金属层/层间介质层叠层上表面的功能层和顶电极。
12.本发明的三维集成多功能忆阻器制备方法中，优选为，所述金属层为tan/tin或pt/cu/co/ru/ag。
13.本发明的三维集成多功能忆阻器制备方法中，优选为，所述层间介质层为sio2或低介电常数材料。
14.本发明的三维集成多功能忆阻器制备方法中，优选为，所述功能层为hfo2，al2o3，aln或sico:h。
15.本发明的三维集成多功能忆阻器制备方法中，优选为，所述功能层的厚度为5～30nm。
附图说明
16.图1是三维集成多功能忆阻器及其制备方法的流程图。
17.图2～图6是三维集成多功能忆阻器及其制备方法各阶段的结构示意图。
具体实施方式
18.为了使本发明的目的、技术方案及优点更加清楚明白，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
19.在本发明的描述中，需要说明的是，术语“上”、“下”、“垂直”“水平”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。
20.此外，在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。除非在下文中特别指出，器件中的各个部分可以由本领域的技术人员公知的材料构成，或者可以采用将来开发的具有类似功能的材料。
21.图1是三维集成多功能忆阻器及其制备方法的流程图。如图1所示，三维集成多功能忆阻器及其制备方法的流程图包括以下步骤：
22.步骤s1，在cmos后道工艺开始后，对硅衬底100表面进行清洗。
23.步骤s2，通过物理气相沉积(pvd)和等离子体增强化学的气相沉积法(pecvd)在硅衬底100上循环生长多层金属层101/层间介质层102叠层，如图2所示。其中，金属层的厚度为20～100nm，层间介质层的厚度为20～100nm。金属层的材料可以是tan/tin、pt/cu等；层间介质层可以是sio2或低介电常数材料等。图2中循环生长四层金属层101/层间介质层102叠层，即四层金属层101和四层间介质层102。但是本发明不限定于此，可以根据实际需要调
整叠层的层数。
24.步骤s3，通过干法刻蚀对金属层101/层间介质层102叠层进行刻蚀，在两侧形成通孔，使部分硅衬底100表面露出，如图3所示。
25.步骤s4，通过原子层沉积方法(ald)或pecvd方法在上述器件表面生长功能层103，厚度为5～30nm，如图4所示。功能层的材料可以是hfo2、al2o3、aln、sico:h等。
26.步骤s5，通过pvd方法在功能层103上生长顶电极104，使其完全填充通孔，如图5所示。顶电极材料可以是ru、cu、ag、co、tan等。进行cmp工艺，去除金属层/层间介质层叠层上的功能层和顶电极材料，仅保留通孔内的电极，并引出电极，如图6所示。
27.以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。


技术特征：
1.一种三维集成多功能忆阻器，其特征在于，包括：硅衬底；循环生长的多层金属层/层间介质层叠层，其两侧形成有通孔；功能层，形成在所述通孔的底部和侧壁；顶电极，填充所述通孔。2.根据权利要求1所述的三维集成多功能忆阻器，其特征在于，所述金属层为tan/tin或pt/cu。3.根据权利要求1所述的三维集成多功能忆阻器，其特征在于，所述层间介质层为sio2或低介电常数材料。4.根据权利要求1所述的三维集成多功能忆阻器，其特征在于，所述功能层为hfo2，al2o3，aln或sico:h。5.根据权利要求1所述的三维集成多功能忆阻器，其特征在于，所述功能层的厚度为5～30nm。6.一种三维集成多功能忆阻器制备方法，其特征在于，包括以下步骤：清洗硅衬底表面；在硅衬底上循环生长多层金属层/层间介质层叠层；在金属层/层间介质层叠层两侧刻蚀形成通孔；在上述结构表面形成功能层；在功能层表面形成顶电极并使之填充所述通孔；化学机械抛光去除金属层/层间介质层叠层上表面的功能层和顶电极。7.根据权利要求6所述的三维集成多功能忆阻器制备方法，其特征在于，所述金属层为tan/tin或pt/cu。8.根据权利要求6所述的三维集成多功能忆阻器制备方法，其特征在于，所述层间介质层为sio2或低介电常数材料。9.根据权利要求6所述的三维集成多功能忆阻器制备方法，其特征在于，所述功能层为hfo2，al2o3，aln或sico:h。10.根据权利要求6所述的三维集成多功能忆阻器制备方法，其特征在于，所述功能层的厚度为5～30nm。

技术总结
本发明公开一种兼容CMOS传统工艺和材料的三维集成多功能忆阻器，包括：硅衬底；循环生长的多层金属层/层间介质层叠层，其两侧形成有通孔；功能层，形成在所述通孔的底部和侧壁；顶电极，填充所述通孔。填充所述通孔。填充所述通孔。


技术研发人员：陈琳 何振宇 孟佳琳 王天宇 孙清清 张卫
受保护的技术使用者：复旦大学
技术研发日：2022.07.29
技术公布日：2022/10/25