半导体元件的制作方法

半导体元件
1.本技术是中国发明专利申请(申请号：201710160665.2，申请日：2017年03月17日，发明名称：半导体元件及其制作方法)的分案申请。
技术领域
2.本发明涉及一种制作半导体元件的方法，尤其是涉及一种于鳍状结构旁的浅沟隔离内形成单扩散隔离(single diffusion break,sdb)结构的方法。


背景技术：

3.近年来，随着场效晶体管(field effect transistors,fets)元件尺寸持续地缩小，现有平面式(planar)场效晶体管元件的发展已面临制作工艺上的极限。为了克服制作工艺限制，以非平面(non-planar)的场效晶体管元件，例如鳍状场效晶体管(fin field effect transistor,fin fet)元件来取代平面晶体管元件已成为目前的主流发展趋势。由于鳍状场效晶体管元件的立体结构可增加栅极与鳍状结构的接触面积，因此，可进一步增加栅极对于载流子通道区域的控制，从而降低小尺寸元件面临的漏极引发能带降低(drain induced barrier lowering,dibl)效应，并可以抑制短通道效应(short channel effect,sce)。再者，由于鳍状场效晶体管元件在同样的栅极长度下会具有更宽的通道宽度，因而可获得加倍的漏极驱动电流。甚而，晶体管元件的临界电压(threshold voltage)也可通过调整栅极的功函数而加以调控。
4.在现行的鳍状场效晶体管元件制作工艺中，鳍状结构经由分割后通常会填入绝缘物形成浅沟隔离。然而被分隔后的鳍状结构与鳍状结构之间的浅沟隔离通常会因制作工艺的因素形成扩口并影响后续栅极结构的设置。因此如何改良现有鳍状场效晶体管制作工艺与架构即为现今一重要课题。


技术实现要素：

5.本发明公开一种制作半导体元件的方法。首先形成一鳍状结构于一基底上，然后形成一浅沟隔离环绕鳍状结构，去除部分鳍状结构以及部分浅沟隔离以形成一第一凹槽并同时去除鳍状结构旁的部分浅沟隔离以形成一第二凹槽，之后再形成一介电层于第一凹槽及第二凹槽内以形成一第一单扩散隔离结构以及第二单扩散隔离结构。
6.本发明另一实施例公开一种半导体元件，其主要包含：一鳍状结构延伸一第一方向于一基底上，该鳍状结构包含一第一部分以及一第二部分；一浅沟隔离环绕鳍状结构；一第一单扩散隔离结构延伸一第二方向于第一部分以及第二部分之间；以及一第二单扩散隔离结构延伸第二方向于浅沟隔离内并设于鳍状结构旁。
7.本发明又一实施例公开一半导体元件，其主要包含：一鳍状结构延伸一第一方向于一基底上，该鳍状结构包含一第一部分以及一第二部分；一浅沟隔离环绕鳍状结构；以及一第一单扩散隔离结构延伸一第二方向于第一部分以及第二部分之间，其中第一单扩散隔离结构下表面包含一波浪面。
附图说明
8.图1为本发明制作一半导体元件的上视图；
9.图2为图1中沿着切线aa’的剖面示意图；
10.图3为图2中沿着切线bb’的剖面示意图；
11.图4为接续图2的剖面示意图；
12.图5为接续图3的剖面示意图；
13.图6为接续图4的剖面示意图；
14.图7为接续图5的剖面示意图；
15.图8为接续图6的剖面示意图；
16.图9为接续图7的剖面示意图。
17.主要元件符号说明
18.12
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基底
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14
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第一区域
19.16
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第二区域
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18
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鳍状结构
20.22
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浅沟隔离
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24
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图案化硬掩模
21.26
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有机介电层
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28
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含硅硬掩模与抗反射层
22.30
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图案化光致抗蚀剂
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32
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第一凹槽
23.34
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第二凹槽
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36
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介电材料
24.38
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缓冲层
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40
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第一部分
25.42
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第二部分
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44
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波浪面
26.46
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平坦表面
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48
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弧面
27.50
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弧面
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52
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介电层
28.54
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第一单扩散隔离结构
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56
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第二单扩散隔离结构
具体实施方式
29.请参照图1以及图2至图9，其中图1为本发明优选实施例的一半导体元件的上视图，图2、图4、图6、图8为图1中沿着切线aa’方向制作半导体元件的剖面示意图，图3、图5、图7、图9则为图1中沿着切线bb’的剖面示意图。如图2至图3所示，首先提供一基底12，例如一硅基底或硅覆绝缘(soi)基板。然后于基底12上定义一第一区域14与相邻的第二区域16，其中第一区域14较佳包含鳍状结构18与鳍状结构18周围的部分浅沟隔离22，第二区域16则较佳为第一区域14周围的浅沟隔离22区域，且第二区域16在此阶段仅包含浅沟隔离22且无任何鳍状结构。在本实施例中，第一区域14中所设置的鳍状结构18数量虽以四根为例，但其数量均可依据产品需求任意调整，并不局限于此。
30.依据本发明的优选实施例，鳍状结构18较佳通过侧壁图案转移(sidewall image transfer,sit)等技术制得，其程序大致包括：提供一布局图案至电脑系统，并经过适当地运算以将相对应的图案定义于光掩模中。后续可通过光刻及蚀刻制作工艺，以形成多个等距且等宽的图案化牺牲层于基底上，使其个别外观呈现条状。之后依序施行沉积及蚀刻制作工艺，以于图案化牺牲层的各侧壁形成间隙壁。继以去除图案化牺牲层，并在间隙壁的覆盖下施行蚀刻制作工艺，使得间隙壁所构成的图案被转移至基底内，再伴随鳍状结构切割制作工艺(fin cut)而获得所需的图案化结构，例如条状图案化鳍状结构。
31.除此之外，鳍状结构18的形成方式又可包含先形成一图案化掩模(图未示)于基底12上，再经过一蚀刻制作工艺，将图案化掩模的图案转移至基底12中以形成鳍状结构18。另外，鳍状结构18的形成方式也可以先形成一图案化硬掩模层(图未示)于基底12上，并利用外延制作工艺于暴露出于图案化硬掩模层的基底12上成长出例如包含硅锗的半导体层，而此半导体层即可作为相对应的鳍状结构18。这些形成鳍状结构18的实施例均属本发明所涵盖的范围。
32.然后形成一浅沟隔离(shallow trench isolation,sti)22环绕鳍状结构18。在本实施例中，形成浅沟隔离22的方式可先利用一可流动式化学气相沉积(flowable chemical vapor deposition,fcvd)制作工艺形成一氧化硅层于基底12上并完全覆盖鳍状结构18。接着利用蚀刻或化学机械研磨(chemical mechanical polishing,cmp)制作工艺去除部分氧化硅层，使剩余的氧化硅层切齐或略高于鳍状结构18表面以形成浅沟隔离22。
33.接着可进行一离子注入，将所需的n型或p型掺质注入鳍状结构18中，并伴随进行一热处理制作工艺，使所注入的掺质扩散以形成后续所制备半导体元件所需的井区(图未示)。
34.请接着参照图4与图5，图4为接续图2的剖面示意图而图5则为接续图3的剖面示意图。如图4与图5所示，先全面性覆盖一缓冲层38于鳍状结构18与浅沟隔离22上，然后形成一掩模层，例如依序形成一有机介电层(organic dielectric layer,odl)26、一含硅硬掩模与抗反射(silicon-containing hard mask bottom anti-reflective coating,shb)层28以及一图案化光致抗蚀剂30于缓冲层38上。在本实施例中，缓冲层38较佳包含氧化物例如二氧化硅，但不局限于此。
35.请接着参照图6与图7，图6为接续图4的剖面示意图而图7则为接续图5的剖面示意图。如图6与图7所示，随后去除第一区域14内部分鳍状结构18与部分浅沟隔离22形成一第一凹槽32并同时去除鳍状结构18旁或第二区域16内的部分浅沟隔离22以形成一第二凹槽34，其中设于第一区域14内的第一凹槽32较佳将各鳍状结构18分隔为第一部分40与第二部分42并用来定义后续所形成第一单扩散隔离结构的位置，如图1所示，第二凹槽34则用来定义后续所形成第二单扩散隔离结构的位置。
36.更具体而言，形成第一凹槽32与第二凹槽34的步骤主要包括先进行一第一蚀刻制作工艺去除部分浅沟隔离22，然后再进行一第二蚀刻制作工艺去除部分鳍状结构18及剩余的浅沟隔离22以形成第一凹槽32与第二凹槽34。
37.从细部来看，第一蚀刻制作工艺较佳去除部分浅沟隔离18并使浅沟隔离22上表面略低于鳍状结构18上表面。由于第二区域16并无鳍状结构18，因此在此阶段所进行的第一蚀刻制作工艺在第一区域14较佳去除部分浅沟隔离22并使浅沟隔离22上表面略低于鳍状结构18上表面，但在第二区域16则仅去除部分浅沟隔离22。在本实施例中，第一蚀刻制作工艺可选用四氟化碳(cf4)、三氟甲烷(chf3)或其组合等来去除部分浅沟隔离22与较少的何鳍状结构18。其中本实施例在进行第一蚀刻制作工艺时较佳调整硅对氧化硅之间的蚀刻选择比至约0.9比1，如此便可去除较多由氧化硅所构成的浅沟隔离22与较少由硅所构成的鳍状结构18并使剩余的浅沟隔离22上表面略低于鳍状结构18上表面。
38.第二蚀刻制作工艺则采用例如溴化氢(hbr)、cf4或其组合来同时去除较多的鳍状结构18与剩余的浅沟隔离22。由于在第一蚀刻制作工艺时第一区域14中剩余的浅沟隔离22
上表面已略低于鳍状结构18上表面，因此在此阶段本发明较佳调整硅对氧化硅的蚀刻选择比至约2比1，如此便可去除较多由硅所构成的鳍状结构18与较少由氧化硅所构成的浅沟隔离22。如同第一蚀刻制作工艺时的情况，由于第二区域16仅设有浅沟隔离22，因此第二蚀刻制作工艺在第二区域16内同样仅去除部分浅沟隔离22。
39.依据本发明的优选实施例，由于第一区域14中同时设有鳍状结构18与浅沟隔离22而第二区域16内则仅有浅沟隔离22，因此经由上述第一蚀刻制作工艺与第二蚀刻制作工艺后所形成的第一凹槽32下表面较佳具有不平坦表面或更具体而言一波浪面44而第二凹槽34下表面则包含一平坦表面46。需注意的是，由于第二蚀刻制作工艺对硅的蚀刻选择比高于对氧化硅的蚀刻选择比许多，因此第一凹槽32底部所形成波浪面中因鳍状结构18被去除而形成的波浪面或弧面48底部较佳低于旁边因浅沟隔离22被去除的而形成的弧面50底部。
40.请接着参照图8与图9，图8为接续图6的剖面示意图而图9则为接续图7的剖面示意图。如图8与图9所示，然后形成一介电层52于第一凹槽32与第二凹槽34内并填满第一凹槽32与第二凹槽34，接着利用一平坦化制作工艺，例如以回蚀刻或化学机械研磨制作工艺去除部分介电层52，使剩余的介电层52切齐缓冲层38上表面以形成一第一单扩散隔离结构54以及第二单扩散隔离结构56。此外依据本发明一实施例，又可在去除部分介电层52时同时去除剩余的缓冲层38使剩余的介电层52上表面切齐浅沟隔离22上表面。在本实施例中，介电层52与浅沟隔离22较佳包含不同材料，例如填入第一凹槽32与第二凹槽34的介电层52较佳包含氮化硅而浅沟隔离22包含氧化硅，但均不局限于此。
41.随后，可依据制作工艺需求进行后续例如鳍状结构晶体管的制作工艺，例如可于第一区域14内鳍状结构18的第一部分40与第二部分42上分别形成横跨鳍状结构18的栅极结构(图未示)，在栅极结构周围形成间隙壁，以及于间隙壁两侧例如第一部分40与第二部分42内形成源极/漏极区域等元件。由于鳍状结构晶体管的制作为本领域所熟知技术，在此不另加赘述。
42.请再同时参照图1与图8至图9，其另公开本发明一实施例的半导体元件结构。如图1与图8所示，本发明的半导体元件主要包含鳍状结构18延伸一第一方向(例如x方向)于基底12上且各鳍状结构18包含一第一部分40与第二部分42、一浅沟隔离22环绕鳍状结构18、第一单扩散隔离结构54延伸一第二方向(例如y方向)于第一部分40与第二部分42之间以及第二单扩散隔离结构56延伸第二方向于浅沟隔离22内并设于鳍状结构18旁。
43.更具体而言，基底12上定义有第一区域14与第二区域16，其中第一区域14内设有至少一鳍状结构18、第一单扩散隔离结构54以及环绕鳍状结构18的浅沟隔离22，第二区域16内则只有第二单扩散隔离结构56与浅沟隔离22但无任何鳍状结构。在本实施例中，第一单扩散隔离结构54与浅沟隔离22较佳包含不同材料、第二单扩散隔离结构56与浅沟隔离22包含不同材料，第一单扩散隔离结构54与第二单扩散隔离结构56较佳包含相同材料。其中浅沟隔离22包含二氧化硅而第一单扩散隔离结构54与第二单扩散隔离结构56均包含氮化硅。
44.另外需注意的是，本实施例中第一单扩散隔离结构54与第二单扩散隔离结构56虽平行排列于第一区域14与第二区域16内且第一单扩散隔离结构54的上下表面均切齐第二单扩散隔离结构56的上下表面，但不局限于此排列方式，本发明又可依据产品需求调整第二单扩散隔离56结构的数量、长短与所设置的位置，例如可设置多个第二单扩散隔离结构
56均沿着y方向延伸于第二区域16的浅沟隔离22内，且各第二单扩散隔离结构56可与第一单扩散隔离结构54具有相同或不同长短。
45.另外在本实施例中，特别如图8与图9的剖面结构所示，第一区域14中的第一单扩散隔离结构54下表面较佳包含一波浪面44而第二区域16中的第二单扩散隔离结构56则包含一平坦表面46。其中波浪面44较佳包含多个不同曲率或深度的弧面48与弧面50，且由于波浪面44是设于第一单扩散隔离结构54与基底12之间，因此从另一角度来看，除了第一单扩散隔离结构54下表面具有波浪面之外，基底12表面也同样具有波浪面。
46.一般而言，单扩散隔离结构的制作主要是先利用蚀刻将至少一鳍状结构分隔为两部分形成凹槽，然后填入例如氮化硅等介电材料于凹槽内形成单扩散隔离结构。然而因蚀刻技术的考虑，所形成的单扩散隔离结构常会产生内缩而使鳍状结构无法被完整分离，造成所谓蚀刻偏移(etching bias)的现象。有鉴于此，本发明主要在制作一般单扩散隔离结构(即上述实施例中第一单扩散隔离结构54)的同时于鳍状结构周边的浅沟隔离内形成一个或多个虚置单扩散隔离结构(即上述实施例中第二单扩散隔离结构56)，并通过虚置单扩散隔离结构的填补来改善上述蚀刻偏移的问题。
47.以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。