MOSFET的结构、制造方法及功率器件、电子设备与流程

mosfet的结构、制造方法及功率器件、电子设备
技术领域
1.本技术属于半导体技术领域，尤其涉及一种mosfet的结构、制造方法及功率器件、电子设备。


背景技术：

2.相关的金氧半场效晶体管（metal-oxide-semiconductor field-effect transistor, mosfet）器件包括之下向上设置的外延层、沟道层、有源层和绝缘层；相关的mosfet还包括沟槽、介电层和导电柱；其中，沟槽从所述有源层的上表面纵向向下穿过所述有源层和所述沟道层；介电层覆盖在所述第一沟槽的侧壁内表面和所述第一沟槽的底部上表面；导电柱位于介电层的内部。由于介电层很薄，导电柱位于介电层的内部且作为mosfet的栅极，导电柱的底部几乎占据沟槽的底部区域且与外延层构成的米勒电容较大，影响了mosfet器件的开关速度。
3.故相关的mosfet无法减小米勒电容，从而导致开关速度低的缺陷。


技术实现要素：

4.本技术的目的在于提供一种mosfet的结构、制造方法及功率器件、电子设备，旨在解决相关的mosfet无法减小米勒电容，从而导致开关速度低的问题。
5.本技术实施例提供了一种mosfet的结构，包括：外延层；设置于所述外延层的上表面的沟道层；设置于所述沟道层的上表面的有源层；从所述有源层的上表面纵向向下穿过所述有源层和所述沟道层的第一沟槽；覆盖在所述第一沟槽的侧壁内表面和所述第一沟槽的底部上表面的第一介电层；覆盖在所述第一介电层的侧壁内表面的第一导电层；填充在所述第一导电层内部的介电柱；位于所述第一沟槽的顶部的第一绝缘层。
6.在其中的一个实施例中，还包括：从所述第一绝缘层的上表面纵向向下穿过所述第一绝缘层和所述有源层的第二沟槽；位于所述第一绝缘层的上表面和所述第二沟槽顶部的第一金属层；所述第二沟槽的底部与所述沟道层的上表面接触，所述第二沟槽填充金属。
7.在其中的一个实施例中，还包括：位于所述第一沟槽下表面的浮动结。
8.在其中的一个实施例中，所述外延层为n型外延层，所述沟道层为p型沟道层，所述有源层为p型有源层；或者所述外延层为p型外延层，所述沟道层为n型沟道层，所述有源层为n型有源层。
9.在其中的一个实施例中，所述第一介电层和所述介电柱的材料包括二氧化硅和氮化硅；所述第一导电层的材料包括多晶硅。
10.在其中的一个实施例中，所述mosfet包括二极管和场效应管；所述外延层为所述二极管的负极，所述沟道层为所述二极管的正极，所述沟道层为所述场效应管的栅极，所述外延层为所述场效应管的漏极，所述有源层为所述场效应管的源极。
11.本技术实施例还提供一种mosfet的制造方法，所述制造方法包括：形成外延层；移除部分所述外延层以形成第一沟槽；在所述外延层的上表面和所述第一沟槽的上表面形成第二介电层；移除所述外延层的上表面的所述第二介电层并保留所述第一沟槽的上表面的所述第二介电层以形成第一介电层；在所述外延层的上表面和所述第一介电层的上表面形成第二导电层；移除所述导电层的上表面并保留所述第一介电层的侧表面的所述第二导电层以形成第二导电层；填充第二导电层的内部以形成介电柱，并在所述第一沟槽的顶部形成第二绝缘层；回蚀所述第二绝缘层以露出所述外延层；在所述外延层上表面离子注入以形成沟道层；在所述沟道层上表面离子注入以形成有源层；在所述有源层上表面和所述第一沟槽的顶部形成第一绝缘层。
12.在其中的一个实施例中，所述在所述有源层上表面和所述第一沟槽的顶部形成第一绝缘层之后还包括：移除部分所述第一绝缘层和部分所述有源层以形成第二沟槽；在所述第二沟槽内填充金属，并在所述第二沟槽的顶部和所述第一绝缘层的上表面形成第一金属层。
13.在其中的一个实施例中，所述移除部分所述外延层以形成所述第一沟槽包括：在所述外延层的上表面形成二氧化硅层；移除部分所述二氧化硅层以形成掩膜层；所述掩膜层具有第三沟槽；以所述掩膜层为掩膜移除部分所述外延层以形成第一沟槽；移除所述掩膜层。
14.在其中的一个实施例中，所述以所述掩膜层为掩膜移除部分所述外延层以形成第一沟槽之后还包括：在所述第一沟槽的底部离子注入以形成浮动结。
15.本技术实施例还提供一种功率器件，所述功率器件包括多个依次排列的上述的mosfet的结构。
16.本技术实施例还提供一种电子设备，所述电子设备包括上述的mosfet的结构。
17.本发明实施例与现有技术相比存在的有益效果是：由于第一导电层覆盖在第一介电层的侧壁内表面；介电柱填充在第一导电层内部，故第一导电层底部呈环型，减小了与外延层的相对面积，从而减小了米勒电容，增大了mosfet的开关速度。
附图说明
18.为了更清楚地说明本发明实施例中的技术发明，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
19.图1为本技术一实施例提供的mosfet的结构的一种结构示意图；图2为本技术一实施例提供的mosfet的结构的另一种结构示意图；图3为本技术一实施例提供的mosfet的结构的另一种结构示意图；图4为本技术实施例提供的mosfet的制造方法中形成n型外延层的一种示意图；图5为本技术实施例提供的mosfet的制造方法中形成第一沟槽的一种示意图；图6为本技术实施例提供的mosfet的制造方法中形成第二介电层的一种示意图；图7为本技术实施例提供的mosfet的制造方法中形成第一介电层的一种示意图；图8为本技术实施例提供的mosfet的制造方法中形成第二导电层的一种示意图；图9为本技术实施例提供的mosfet的制造方法中第一导电层的一种示意图；图10为本技术实施例提供的mosfet的制造方法中形成介电柱和第二绝缘层的一种示意图；图11为本技术实施例提供的mosfet的制造方法中露出外延层的一种示意图；图12为本技术实施例提供的mosfet的制造方法中形成沟道层的一种示意图；图13为本技术实施例提供的mosfet的制造方法中形成有源层的一种示意图；图14为本技术实施例提供的mosfet的制造方法中形成第一绝缘层的一种示意图；图15为本技术实施例提供的mosfet的制造方法中形成第二沟槽的一种示意图；图16为本技术实施例提供的mosfet的制造方法中形成第一金属层并填充第二沟槽的一种示意图。
具体实施方式
20.为了使本技术所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本技术，并不用于限定本技术。
21.需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。
22.需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。
23.此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本技术的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
24.图1示出了本发明实施例提供的mosfet的模块结构，为了便于说明，仅示出了与本发明实施例相关的部分，详述如下：mosfet的结构，包括外延层11、沟道层12、有源层13、第一沟槽14、第一介电层15、第一导电层16、介电柱17以及第一绝缘层18。
25.沟道层12设置于外延层11的上表面；有源层13设置于沟道层12的上表面；第一沟槽14从有源层13的上表面纵向向下穿过有源层13和沟道层12；第一介电层15覆盖在第一沟槽14的侧壁内表面和第一沟槽14的底部上表面；第一导电层16覆盖在第一介电层15的侧壁内表面；介电柱17填充在第一导电层16内部；第一绝缘层18位于第一沟槽14的顶部。
26.如图2所示，mosfet的结构还包括第二沟槽19和第一金属层09。
27.第二沟槽19从第一绝缘层18的上表面纵向向下穿过第一绝缘层18和有源层13；第一金属层09位于第一绝缘层18的上表面和第二沟槽19顶部；第二沟槽19的底部与沟道层12的上表面接触，第二沟槽19填充金属。
28.通过在第二沟槽19内填充金属，并在第一绝缘层18的上表面和第二沟槽19顶部设置第一金属层09，以作为mosfet的源极电极；在外延层11的下表面形成第三金属层，以作为mosfet的漏极电极。
29.如图3所示，mosfet的结构还包括浮动结08。
30.浮动结08位于第一沟槽14下表面。
31.当外延层11为n型外延层11时，该浮动结08为p型浮动结08；当外延层11为p型外延层11时，该浮动结08为n型浮动结08；从而形成超结结构，超结结构形成纵向电场，提高了mosfet的耐压能力。
32.作为示例而非限定，外延层11为n型外延层11，沟道层12为p型沟道层12，有源层13为p型有源层13；从而形成n型mosfet；或者外延层11为p型外延层11，沟道层12为n型沟道层12，有源层13为n型有源层13；从而形成p型mosfet。
33.需要说明的是，第一介电层15和介电柱17的材料包括二氧化硅和氮化硅；第一导电层16的材料包括多晶硅。
34.需要强调的是，mosfet包括二极管和场效应管；外延层11为二极管的负极，沟道层12为二极管的正极，沟道层12为场效应管的栅极，外延层11为场效应管的漏极，有源层13为场效应管的源极。从而使mosfet包括并联的二极管和场效应管。该二极管与场效应管反向并联，故在mosfet接入反向电压时该二极管起续流作用。
35.与一种mosfet实施例相对应，本发明还提供了一种mosfet的制造方法的一种实施例。
36.一种mosfet的制造方法，方法包括步骤401至步骤406。
37.在步骤401中，如图4所示，形成外延层11。
38.可以通过气相沉积或溅射等工艺形成外延层11。
39.在步骤402中，如图5所示，移除部分外延层11以形成第一沟槽14。
40.具体实施中，步骤402可以包括步骤a至步骤d。
41.在步骤a中，在外延层11的上表面形成二氧化硅层。
42.可以通过气相沉积或溅射等工艺在外延层11的上表面形成二氧化硅层。
43.在步骤b中，移除部分二氧化硅层以形成掩膜层；掩膜层具有第三沟槽。
44.通过刻蚀移除部分二氧化硅层以形成掩膜层；掩膜层具有第三沟槽。
45.在步骤c中，以掩膜层为掩膜移除部分外延层11以形成第一沟槽14。
46.通过刻蚀以掩膜层为掩膜移除部分外延层11以形成第一沟槽14。
47.在步骤d中，移除掩膜层。
48.无掩模刻蚀以移除掩膜层。
49.在步骤403中，如图6所示，在外延层11的上表面和第一沟槽14的上表面形成第二介电层20。
50.可以通过气相沉积或溅射等工艺在外延层11的上表面和第一沟槽14的上表面形成第二介电层20。
51.在步骤404中，如图7所示，移除外延层11的上表面的第二介电层20并保留第一沟槽14的上表面的第二介电层20以形成第一介电层15。
52.无掩模刻蚀移除外延层11的上表面的第二介电层20并保留第一沟槽14的上表面的第二介电层20以形成第一介电层15。
53.在步骤405中，如图8所示，在外延层11的上表面和第一介电层15的上表面形成第二导电层30。
54.可以通过气相沉积或溅射等工艺在外延层11的上表面和第一介电层15的上表面形成第二导电层30。
55.在步骤406中，如图9所示，移除导电层的上表面并保留第一介电层15的侧表面的第二导电层30以形成第一导电层16。
56.无掩模刻蚀移除导电层的上表面并保留第一介电层15的侧表面的第二导电层30以形成第二导电层30。
57.在步骤407中，如图10所示，填充第二导电层30的内部以形成介电柱17，并在第一沟槽14的顶部形成第二绝缘层40。
58.可以通过气相沉积或溅射等工艺填充第二导电层30的内部以形成介电柱17，并在第一沟槽14的顶部形成第二绝缘层40。
59.在步骤408中，如图11所示，回蚀第二绝缘层40以露出外延层11。
60.无掩模回蚀第二绝缘层40以露出外延层11。
61.在步骤409中，如图12所示，在外延层11上表面离子注入以形成沟道层12。
62.在步骤410中，如图13所示，在沟道层12上表面离子注入以形成有源层13。
63.其中，沟道层12与外延层11和有源层13具有相反半导体类型；外延层11和有源层13具有相同的半导体类型。
64.在步骤411中，如图4所示，在有源层13上表面和第一沟槽14的顶部形成第一绝缘层18。
65.可以通过气相沉积或溅射等工艺在有源层13上表面和第一沟槽14的顶部形成第一绝缘层18。
66.具体实施中，步骤411之后还包括步骤412和步骤413。
67.在步骤412中，如图15所示，移除部分第一绝缘层18和部分有源层13以形成第二沟槽19。
68.通过显像移除部分第一绝缘层18和部分有源层13以形成第二沟槽19，显像包括刻蚀工艺。
69.在步骤413中，如图16所示，在第二沟槽19内填充金属，并在第二沟槽19的顶部和第一绝缘层18的上表面形成第一金属层09。
70.可以通过气相沉积或溅射等工艺在第二沟槽19内填充金属，并在第二沟槽19的顶部和第一绝缘层18的上表面形成第一金属层09。
71.具体实施中，在步骤402之后还包括步骤402-2。
72.在步骤402-2中，在第一沟槽14的底部离子注入以形成浮动结08。
73.其中，浮动结08和外延层11具有相反的半导体类型。
74.值得注意的是，金属层可以为金或钯。
75.本发明实施例通过包括外延层、沟道层、有源层、第一沟槽、第一介电层、第一导电层、介电柱以及第一绝缘层；沟道层设置于外延层的上表面；有源层设置于沟道层的上表面；第一沟槽从有源层的上表面纵向向下穿过有源层和沟道层；第一介电层覆盖在第一沟槽的侧壁内表面和第一沟槽的底部上表面；第一导电层覆盖在第一介电层的侧壁内表面；介电柱填充在第一导电层内部；第一绝缘层位于第一沟槽的顶部；由于第一导电层覆盖在第一介电层的侧壁内表面；介电柱填充在第一导电层内部，故第一导电层底部呈环型，减小了与外延层的相对面积，从而减小了米勒电容，增大了mosfet器件的开关速度。
76.应理解，上述实施例中各步骤的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本技术实施例的实施过程构成任何限定。
77.以上所述实施例仅用以说明本技术的技术方案，而非对其限制；尽管参照前述实施例对本技术进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本技术各实施例技术方案的精神和范围，均应包含在本技术的保护范围之内。