接合半导体结构及其制作方法与流程

1.本发明涉及一种接合半导体结构及其制作方法，特别是涉及一种包含屏蔽结构的接合半导体结构及其制作方法。


背景技术：

2.3d ic是指利用晶片级接合与穿硅通孔(through silicon via,tsv)技术，将传统二维芯片转变成三维的立体堆叠芯片。由于3d ic能有效地利用空间并缩短电路传输的距离，提供极低电阻连接，因此已逐渐成为功率转换器、低噪声放大器、射频(rf)或毫米波(mmw)等元件的主流技术。然而，目前3d ic仍存在待改善的问题，例如堆叠芯片的散热和电磁屏蔽，以及操作时谐波失真(harmonic distortion)和信号串扰(cross-talk)。如何进一步缩小3d ic的尺寸也为本领域持续研究的课题。


技术实现要素：

3.本发明目的在于提供一种接合半导体结构及其制作方法，在相对于半导体层的绝缘层的一侧上设置屏蔽结构并且使屏蔽结构与半导体层的元件区在垂直方向上重叠。屏蔽结构可帮助元件区散热，还可对元件区提供电磁屏蔽效果。另外，本发明还提供一种包括镜像双晶体管的接合半导体结构，可实现良好的晶体管匹配，还可在缩减一半元件面积的情况下提供相同的电流量，由此实现更小的芯片外型规格(foam factor)并减少谐波失真和信号串扰问题。
4.根据本发明一实施例的接合半导体结构，其包括一第一元件晶片、一第二元件晶片，以及一第一屏蔽结构。更详细地说，该第一元件晶片包括一第一绝缘层、一第一元件层，位于该第一绝缘层上，并且包括一第一元件区以及设置在该第一元件区内的一第一晶体管，以及一第一接合层位于该第一元件层上。该第二元件晶片包括一第二绝缘层、一第二元件层，位于该第二绝缘层的一第一侧上，并且包括一第二元件区以及设置在该第二元件区内的一第二晶体管，以及一第二接合层位于该第二元件层上，其中该第二元件晶片通过将该第二接合层接合至该第一接合层而接合在该第一元件晶片上。该第一屏蔽结构位于该第二绝缘层相对于该第一侧的一第二侧上，并且与该第二元件区在垂直方向上互相重叠。
5.根据本发明另一实施例的接合半导体结构，其包括一第一元件晶片、一第二元件晶片设置于该第一元件晶片上、一第三元件晶片设置于该第二元件晶片上、一第一屏蔽结构设置于该第二元件晶片及该第三元件晶片之间，以及一第二屏蔽结构设置于该第三元件晶片上。更详细地说，该第一元件晶片包括一第一绝缘层、一第一元件层，位于该第一绝缘层上，并且包括一第一元件区以及设置在该第一元件区内的一第一晶体管，以及一第一接合层位于该第一元件层上。该第二元件晶片包括一第二绝缘层、一第二元件层，位于该第二绝缘层的一第一侧上，并且包括一第二元件区以及设置在该第二元件区内的一第二晶体管，以及一第二接合层位于该第二元件层上，其中该第二元件晶片通过将该第二接合层接合至该第一接合层而接合在该第一元件晶片上。该第一屏蔽结构位于该第二绝缘层相对于
该第一侧的一第二侧上，并且与该第二元件区在垂直方向上互相重叠。该第三元件晶片包括一第三绝缘层、一第三元件层，位于该第三绝缘层的一第一侧上，并且包括一第三元件区域以及设在该第三元件区域中的一第三晶体管，以及一第三接合层，位于该第三元件层上。该接合半导体结构还包括一第四绝缘层位于该第二绝缘层的该第二侧上并且覆盖该第一屏蔽结构，以及一第四接合层位于该第四绝缘层上，其中该第三元件晶片通过将该第三接合层接合至该第四接合层而接合在该第二元件晶片上。该第二屏蔽结构位于该第三绝缘层相对于该第一侧的一第二侧上，并且与该第三元件区在垂直方向上互相重叠。
6.根据本发明又一实施例的接合半导体结构的制作方法，包括以下步骤。首先，提供一第一元件晶片和一第二元件晶片。该第一元件晶片包括一第一绝缘层、一第一元件层位于该第一绝缘层上，并且包括一第一元件区以及设置在该第一元件区内的一第一晶体管，以及一第一接合层位于该第一元件层上。该第二元件晶片包括一第二绝缘层、一第二元件层位于该第二绝缘层的一第一侧上，并且包括一第二元件区以及设置在该第二元件区内的一第二晶体管，以及一第二接合层位于该第二元件层上。接着，接合该第一接合层以及该第二接合层，然后形成一第一通孔，其自该第二绝缘层相对于该第一侧的一第二侧穿过该第二绝缘层以及部分该第二元件层并且电连接至该第二晶体管，再于该第二绝缘层的该第二侧上形成一第一屏蔽结构以及一第一导电结构，其中该第一屏蔽结构与该第二元件区在垂直方向上互相重叠，该第一导电结构直接接触该第一通孔。
附图说明
7.图1至图4为本发明第一实施例的接合半导体结构的制作方法步骤剖面示意图；
8.图5为本发明一实施例的元件电路图；
9.图6和图7为本发明一些实施例的屏蔽结构的平面布局示意图；
10.图8为本发明第二实施例的接合半导体结构的剖面示意图；
11.图9为本发明第三实施例的接合半导体结构的剖面示意图；
12.图10为本发明第四实施例的接合半导体结构的剖面示意图。
13.主要元件符号说明
14.100
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第一元件晶片
15.102
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第一底层
16.104
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第一绝缘层
17.105
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第一元件层
18.106
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第一半导体层
19.108
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第一互连层
20.108a
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接触插塞
21.108b
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互连结构
22.110
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第一接合层
23.110a
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第一接合介电层
24.110b
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第一接合垫
25.116
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第一晶体管
26.116r
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第一元件区域
27.116d
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第一漏极区
28.116g
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第一栅极区
29.116s
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第一源极区
30.200
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第二元件晶片
31.202
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第二底层
32.204
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第二绝缘层
33.204a
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第一侧
34.204b
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第二侧
35.205
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第二元件层
36.206
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第二半导体层
37.208
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第二互连层
38.208a
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接触插塞
39.208b
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互连结构
40.210
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第二接合层
41.210a
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第二接合介电层
42.210b
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第二接合垫
43.216
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第二晶体管
44.216r
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第二元件区域
45.216d
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第二漏极区
46.216g
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第二栅极区
47.216s
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第二源极区
48.222
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第一通孔
49.224
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第一导电结构
50.226
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第一屏蔽结构
51.226a
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金属材料
52.230
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钝化层
53.300
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第三元件晶片
54.304
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第三绝缘层
55.304a
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第一侧
56.304b
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第二侧
57.305
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第三元件层
58.306
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第三半导体层
59.308
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第三互连层
60.308a
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接触插塞
61.308b
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互连结构
62.310
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第三接合层
63.310a
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第三接合介电层
64.310b
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第三接合垫
65.312
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屏蔽结构
66.316
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第三晶体管
67.316r
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第三元件区
68.322
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第二通孔
69.324
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第二导电结构
70.408
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第四绝缘层
71.410
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第四接合层
72.410a
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第四接合介电层
73.410b
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第四接合垫
74.412
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屏蔽结构
75.op
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开口
76.s1
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接合面
77.s2
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接合面
78.vd
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漏极电压
79.vg
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栅极电压
80.vs
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源极电压
具体实施方式
81.为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施例并配合所附的附图作详细说明。所附附图均为示意图，并未按比例绘制，5且相同或类似的特征通常以相同的附图标记描述。文中所述实施例与附图仅供参考与说明用，并非用来对本发明加以限制。本发明涵盖的范围由权利要求界定。与本发明权利要求具同等意义者，也应属本发明涵盖的范围。
82.本文中的「在
……
上」、「在
……
之上」和「在
……
上方」的含义应以最宽广的方式来解释，使得「在
……
上」并不限于指向「直接在某物上」，其也10可包括其间具有中间特征或层的「在某物上」的含义。相同的，「在
……
之上」或「在
……
上方」并不限于「在某物之上」或「在某物上方」的含义，其也可包括其间没有中间特征或层的「直接位于某物之上」或「直接位于某物上方」的含义。
83.为了便于描述，可以在本文使用例如「在
……
之下」、「在
……
下方」、「下」、「在
……
之上」、「上」等空间相对术语来描述如图所示的一个器件或特征与另一个(或多个)器件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖元件在使用或操作中的不同取向。该元件可以以其他方式定向(旋转90度或在其他取向)并且同样可以对应地解释本文使用的空间相关描述词。
84.如本文所使用的，术语「基底」是指在其上制作元件及/或添加后续材料层的材料。基底本身可以被图案化。添加在基底顶部的材料可以被图案化或可以保持未图案化。此外，基底可以包括各种半导体材料，例如硅，锗、砷化镓、磷化铟等。可替换地，基底可以由非导电材料制成，例如玻璃、塑胶或蓝宝石晶片。
85.如本文所使用的，术语「层」是指包括具有厚度的区域的材料部分。层可以在整个下方或上方结构上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质的连续结构的区域。例如，层可以位于连续结构的
顶表面和底表面之间的区域或在连续结构的顶表面和底表面处的任何一对水平平面之间的区域。层可以横向、垂直和/或沿着锥形表面延伸。基底可以是层，基底中可包括一层或多层，和/或可以在其上、上方和/或其下具有一层或多层。文中术语「一层」可以包括一个或多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成有互连线和/或通孔接触)以及一个或多个介电层。
86.请参考图1至图4，所绘示为根据本发明第一实施例的接合半导体结构的制作方法步骤剖面示意图。如图1所示，首先提供一第一元件晶片100以及一第二元件晶片200。
87.根据本发明一实施例，第一元件晶片100可使用绝缘上覆硅(silicon on insulator,soi)基底制作而成，其包括第一底层102、设置在第一底层102上的第一绝缘层104、设置在第一绝缘层104上的第一元件层105，以及设置在第一元件层105上的第一接合层110。第一底层102可包括半导体材料，例如是一硅基底，且较佳是具有高阻值的轻掺杂硅基底。在一些实施例中，第一底层102可在其与第一绝缘层104接触的面上设有电荷捕捉层(charge trap layer，图未示)，可减少元件操作时第一底层102内产生的感应电荷造成的谐波失真和信号串扰。第一绝缘层104用于电性隔离第一底层102和第一元件层105的第一半导体层106，可包括绝缘材料，例如氧化硅。第一元件层105可包括第一半导体层106以及设置在第一半导体层206上的第一互连层108。第一半导体层106可包括半导体材料，例如硅(si)、锗(ge)、硅锗(sige)、碳掺杂硅锗(sige:c)、碳掺杂硅(sic)，或上述的组合，但不限于此。第一半导体层106中可包括一第一元件区116r，为设置第一晶体管116的区域。根据本发明一实施例，第一晶体管116例如是一种场效晶体管(field effect transistor,fet)，其可包括设置在第一半导体层106中的第一源极区116s和第一漏极区116d，以及设置在第一源极区116s和第一漏极区116d之间的第一半导体层106上并由一栅极介电层(图未示)与第一半导体层106区隔开的第一栅极区116g，用于控制第一源极区116s和第一漏极区116d之间的通道区的导通或关闭。第一互连层108可包括多层介电材料层(图未示)，例如可包括氧化硅、氮化硅，或其他适用的介电材料，以及设置在该些介电材料层中的由金属例如铜、铝、钨、钛、氮化钛、钽，或氮化钽等金属材料构成的电连接结构例如接触插塞108a、互连结构108b。第一互连层108中也可包括电路元件例如电容、电感、电阻、嵌入式存储器等，为了简化图示并未绘示出来。第一晶体管116的第一源极区116s、第一漏极区116d和第一栅极区116g可通过接触插塞108a而与互连结构108b电连接。第一接合层110可包括第一接合介电层110a以及设置在第一接合介电层110a中的多个第一接合垫110b。第一接合介电层110a可包括介电材料，例如氧化硅、氮化硅，或其他适用于与第二元件晶片200的第二接合介电层210a接合的介电材料。第一接合垫110b可包括适用于与第二元件晶片200的第二接合垫210b接合的导电金属，例如铜。
88.根据本发明一实施例，第二元件晶片200可使用绝缘上覆硅(silicon on insulator,soi)基底制作而成，其可包括第二底层202、设置在第二底层202上的第二绝缘层204、设置在第二绝缘层104上的第二元件层205，以及设置在第二元件层205上的第二接合层210。换言之，第二元件层205和第二底层202分别设置在第二绝缘层204相对的第一侧204a和第二侧204b上。第二底层102可包括半导体材料，例如是硅基底，或其他适用于在半导体制作工艺中支撑第二元件晶片200的底层材料。第二绝缘层204用于电性隔离第二底层102和第二元件层205的第二半导体层206，可包括绝缘材料，例如氧化硅。第二元件层205可
包括第二半导体层206以及设置在第二半导体层206上的第二互连层108。第二半导体层206可包括半导体材料，例如硅(si)、锗(ge)、硅锗(sige)、碳掺杂硅锗(sige:c)、碳掺杂硅(sic)，或上述的组合，但不限于此。第二半导体层206中可包括一第二元件区216r，为设置第二晶体管216的区域。根据本发明一实施例，第二晶体管216例如是一种场效晶体管(field effect transistor,fet)，其可包括设置在第二半导体层206中的第二源极区216s和第二漏极区216d，以及设置在第二源极区216s和第二漏极区216d之间的第二半导体层206上并由一栅极介电层(图未示)与第二半导体层206区隔开的第二栅极区216g，用于控制第二源极区216s和第二漏极区216d之间的通道区的导通或关闭。第二互连层208可包括多层介电材料层(图未示)，例如可包括氧化硅、氮化硅，或其他适用的介电材料，以及设置在该些介电材料层中由金属例如铜、铝、钨、钛、氮化钛、钽，或氮化钽等金属材料构成的电连接结构，例如接触插塞208a、互连结构208b，也可包括电路元件例如电容、电感、电阻、嵌入式存储器等，为了简化图示并未绘示出来。第二晶体管216的第二源极区216s、第二漏极区216d和第二栅极区216g可通过接触插塞208a而与互连结构208b电连接。第二接合层210可包括第二接合介电层210a以及设置在第二接合介电层210a中的多个第二接合垫210b。第二接合介电层210a可包括介电材料，例如氧化硅、氮化硅，或其他适用于与第一元件晶片100的第一接合介电层110a接合的介电材料。第二接合垫210b可包括适用于与第一元件晶片100的第一接合垫110b接合的导电金属，例如铜。
89.如图2所示，接着将第二元件晶片200设置成第二接合层210朝向第一元件晶片100的第一接合层110的方位，通过直接接合(direct bonding)技术使对应的第一接合垫110b和第二接合垫210b接合并电连接，同时使互相接触的第一接合介电层110a和第二接合介电层210a互相接合，从而将第二元件晶片200堆叠并接合在第一元件晶片100上，两者之间包括一接合面s1。
90.如图3所示，接着，可通过研磨或蚀刻制作工艺移除第二元件晶片200的第二底层202并显露出第二绝缘层204的第二侧204b，然后形成从第二侧204b贯穿第二绝缘层204及部分第二元件层205并与第二元件层205内的互连结构208b电连接进而与第二晶体管216电连接的第一通孔222。接着，再于第二绝缘层204的第二侧204b上形成第一屏蔽结构226以及与第一通孔222端部直接接触的第一导电结构224，并特别使第一屏蔽结构226与第二元件区216r在垂直方向(即堆叠方向)上互相重叠，较佳使第一屏蔽结构226重叠第二元件区216r的全部范围，以提供第二元件区216r较佳的散热及电磁屏蔽效果。根据本发明一实施例，第一屏蔽结构226和第一导电结构224可以是通过相同制作工艺同时形成，并且包括相同金属材料，例如铜、铝、镍、银、锡、铂、钛、铁，或上述的合金，但不限于此。在其他实施例中，也可使用不同步骤或不同金属材料来形成第一屏蔽结构226和第一导电结构224。
91.如图4所示，接着于第二绝缘层204的第二侧204b上形成钝化层230，然后图案化钝化层230以于钝化层230中形成开口显露出部分第一导电结构224，但不显露出第一屏蔽结构226的任何部分。钝化层230可包括有机介电材料，例如聚酰亚胺(polyimide,pi)，但不限于此。本实施例中，第一导电结构224用作与外部电连接的接垫。第一屏蔽结构226被第二绝缘层204和钝化层230包围，而与其他结构电性隔离(electrically isolated)。
92.请继续参考图4同时参考图5所示元件电路图。根据本发明一实施例，可通过设计第一晶体管116和第二晶体管216的布局，使得第一元件晶片100和第二元件晶片200接合
后，第一晶体管116的第一源极区116s、第一漏极区116d、第一栅极区116g分别与第二晶体管216的第二源极区216s、第二漏极区216d、第二栅极区216g在垂直方向上对齐，以便于使用接触插塞108a、208a和互连结构1018b、208b来电连接，实现如图5所示电路。较佳者，第一晶体管116和第二晶体管216可沿着接合面s1互为镜像，以实现良好的晶体管匹配。
93.如图5所示，第一源极区116s和第二源极区216s耦接至同一源极电压vs，第一漏极区116d和第二漏极区216d耦接至同一漏极电压vd，第一栅极区116g和第二栅极区216g耦接至同一栅极电压vg。由此设计，可同步驱动第一晶体管116和第二晶体管216来提供两者加总的电流量。换句话说，相较于现有技术以单一个晶体管提供所需的电流量，本发明至少具有以下列举的优点。第一，本发明可在缩减一半元件面积的情况下提供所需的电流量，因此可实现更小的芯片外型规格。第二，由于晶体管元件面积缩减，即晶体管元件与第一底层102重叠面积变小，可减少由于第一底层102的感应电荷造成的谐波失真和信号串扰等问题。第三，第一屏蔽结构226可在垂直方向上同时重叠第一元件区域116r和第二元件区域216r，可同时提供第一晶体管116和第二晶体管216电磁屏蔽效果。
94.请参考图6和图7，所绘示为根据本发明一些实施例的屏蔽结构(例如第一屏蔽结构226)的平面布局示意图。如图6所示，第一屏蔽结构226可包括金属材料226a，且金属材料226a内形成有多个开口op，而构成一筛状图案(mesh-like pattern)。如图7所示，第一屏蔽结构226可包括多个条状的金属材料226a，共同构成一条状图案阵列。应理解，上述的屏蔽结构的布局仅为举例，实际应用时可依设计需求调整。第一屏蔽结构226的图案较佳可重叠元件区(例如第二元件区216r)的全部范围，以提供较佳的散热和电磁屏蔽效果。
95.下文将针对本发明的不同实施例进行说明。为简化说明，以下说明主要描述各实施例不同之处，而不再对相同之处作重复赘述。各实施例中相同的元件是以相同的标号进行标示，以利于各实施例间互相对照。
96.图8所绘示为根据本发明第二实施例的接合半导体结构的剖面示意图，其与图4所示第一实施例的接合半导体结构的主要差异在于，图8的第二元件晶片200上还接合一第三元件晶片300。
97.详细来说，在接合第一元件晶片100和第二元件晶片200并于第二绝缘层204的第二侧204b上形成第一屏蔽结构226和第一导电结构224之后，接着于第二绝缘层204的第二侧204b上形成一第四绝缘层408完全覆盖第一屏蔽结构226和第一导电结构224，然后再于第四绝缘层408上形成第四接合层410。第四绝缘层408可包括单层或多层介电材材料层，例如氧化硅、氮化硅，或其他适用的介电材料。第四接合层410可包括第四接合介电层410a以及设置在第四接合介电层410a中的多个第四接合垫410b。第四接合介电层410a可包括介电材料，例如氧化硅、氮化硅，或其他适用于与第三元件晶片300的第三接合介电层310a接合的介电材料。第四接合垫410b可包括适用于与第三元件晶片300的第三接合垫310b接合的导电金属，例如铜。
98.如图8所示，第三元件晶片300可包括第三绝缘层304，具有第一侧304a以及相对于第一侧304a的第二侧304b、位于第一侧304a上的第三元件层305，以及位于第三元件层305上的第三接合层310。第三绝缘层304可包括绝缘材料，例如氧化硅。第三元件层305可包括第三半导体层306以及设置在第三半导体层306上的第三互连层308。第三半导体层306可包括半导体材料，例如硅(si)、锗(ge)、硅锗(sige)、碳掺杂硅锗(sige:c)、碳掺杂硅(sic)，或
上述的组合，但不限于此。第三半导体层306中可包括一第三元件区316r，为设置第三晶体管316的区域。第三晶体管316可例如是场效晶体管(fet)或其他主动(有源)或被动(被动)半导体元件。第三互连层308可包括多层介电材料层(图未示)及设置在该些介电材料层中的电连接结构例如接触插塞308a、互连结构308b，也可包括电路元件例如电容、电感、电阻、嵌入式存储器等，为了简化图示并未绘示出来。第三晶体管316的端部(例如源极端、漏极端，和栅极端)可通过接触插塞308a而与互连结构308b电连接。需特别说明的是，第三元件晶片300可使用绝缘上覆硅(silicon on insulator,soi)基底制作而成，即第三绝缘层304的第二侧304b上可设有一第三底层(图未示)，例如是硅基底，或其他适用于在半导体制作工艺中支撑第三元件晶片300的底层材料。
99.如图8所示，第三接合层310可包括第三接合介电层310a以及设置在第三接合介电层310a中的多个第三接合垫310b。第三元件晶片300是以第三接合层310朝向第四接合层410的方位，通过直接接合(direct bonding)技术使对应的第三接合垫310b和第四接合垫410b接合并电连接，同时使互相接触的第四接合介电层410a和第三接合介电层310a互相接合，从而将第三元件晶片300堆叠并接合在第二元件晶片200上，并在第三接合层310和第四接合层410之间形成一接合面s2。在一些实施例中，第三晶体管316可通过接触插塞308a、互连结构308b、第三接合层310、四接合层410、第一导电结构224、第一通孔222的配置进而与第二元件晶片200和第一元件晶片100的半导体元件电连接。
100.后续，移除第三底层(图未示)并显露出第三绝缘层304的第二侧304b，然后形成从第二侧304b贯穿第三绝缘层304及部分第三元件层305并与互连结构308b电连接进而与第三晶体管316电连接的第二通孔322。接着，在第三绝缘层304的第二侧304b上形成第二屏蔽结构326以及直接接触第二通孔322端部的第二导电结构324，并特别使第二屏蔽结构326与第三元件区316r在垂直方向(即堆叠方向)上互相重叠，较佳使第二屏蔽结构326重叠第三元件区316r的全部范围，以提供较佳的散热和电磁屏蔽效果。根据本发明一实施例，第二屏蔽结构326和第二导电结构324可以是通过相同制作工艺同时形成，并且包括相同金属材料，例如铜、铝、镍、银、锡、铂、钛、铁，或上述的合金，但不限于此。在其他实施例中，也可使用不同步骤或不同金属材料来形成第二屏蔽结构326和第二导电结构324。后续，在第三绝缘层304的第二侧304b上形成钝化层330完全覆盖住第二屏蔽结构326并自一开口显露出部分第二导电结构324。
101.第二实施例中，第二导电结构324用作与外部电连接的接垫。第二屏蔽结构326被第三绝缘层304和钝化层330包围，第一屏蔽结构226被第二绝缘层204和第四绝缘层408包围，两者均与其他结构电性隔离(electrically isolated)。在一些实施例中，可使第一元件区116r、第二元件区216r、第一屏蔽结构226、第三元件区316r，和第二屏蔽结构326在垂直方向上重叠，可获得更佳的电磁屏蔽效果。
102.图9所绘示为根据本发明第三实施例的接合半导体结构的剖面示意图，其与图8所示第二实施例的接合半导体结构的主要差异在于，图9的第二绝缘层204上未设置屏蔽结构，而是在第四接合层410和第三接合层310中分别设置屏蔽结构412和屏蔽结构312。屏蔽结构412和屏蔽结构312可同时提供电磁屏蔽效果及当作接合垫，与第四接合介电层410a、第四接合垫410b、第三接合介电层310a、第三接合垫310共同形成第二元件晶片200和第三元件晶片300之间的接合面s2。相较于图8的第二实施例，图9的第三实施例将屏蔽结构设置
在接合层中，可提供第四绝缘层408内的电路(例如第一导电结构224)较大的布局弹性。
103.图10所绘示为根据本发明第四实施例的接合半导体结构的剖面示意图，其与图9所示第三实施例的接合半导体结构的主要差异在于，图10是将设有屏蔽结构412的第四接合层410直接设置在第二绝缘层204的第二侧204b上，两者之间未设有绝缘层(如图9的第四绝缘层408)，因此相较于前述的其他实施例，可减少接合半导体结构的整体高度。
104.综上所述，本发明提供的接合半导体结构，在相对于半导体层的绝缘层的一侧(即第二侧)上设置屏蔽结构并且使屏蔽结构与半导体层的元件区在垂直方向上重叠，不仅可帮助元件区散热，还可对元件区提供电磁屏蔽效果。此外，本发明提供之接合半导体结构的镜像双晶体管(例如图4的第一晶体管116和第二晶体管216)设计，可实现良好的晶体管匹配，还可在缩减一半元件面积的情况下提供相同的电流量，可实现更小的芯片外型规格并减少谐波失真和信号串扰问题。
105.以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。