具有自对准电介质柱的纳米片晶体管的制作方法

具有自对准电介质柱的纳米片晶体管


背景技术：

1.本发明一般地涉及用于半导体器件的制造方法和所得结构，并且更具体地，涉及具有用于减小寄生电容的自对准电介质柱的纳米片晶体管架构。
2.已知的金属氧化物半导体场效应晶体管(mosfet)制造技术包括用于构造平面场效应晶体管(fet)的工艺流程。一种平面fet，包括衬底(也称为硅板)、形成在衬底之上的栅极、形成在栅极的相对端上的源极和漏极区、以及在栅极下靠近衬底的表面的沟道区。沟道区将源极区电连接到漏极区，而栅极控制沟道中的电流。栅极电压控制从漏极到源极的路径是开路(“关断”)还是电阻性路径(“接通”)。
3.近年来，研究已经致力于非平面晶体管架构的开发。例如，纳米片fet提供了比横向器件增加的器件密度和一些增加的性能。在纳米片fet中，与常规fet相比，沟道被实现为间隔开的纳米片的堆叠，并且栅极堆叠围绕每个纳米片的整个周界，从而使得沟道区中的更完全的耗尽成为可能，并且减小了由于更陡的亚阈值摆动(ss)和更小的漏极诱导势垒降低(dibl)而导致的短沟道效应。在纳米片器件中使用的围绕式栅极结构和源极/漏极接触也使得能够更好地管理有源区中的漏电流和寄生电容，即使当驱动电流增加时。


技术实现要素：

4.本发明的实施例涉及一种用于形成具有用于减小沟槽硅化物到栅极寄生电容的自对准电介质柱的半导体结构的方法。该方法的非限制性示例包括在衬底之上形成纳米片堆叠。电介质柱邻近纳米片堆叠定位并且在衬底的浅沟槽隔离区上。使纳米片堆叠凹陷以暴露浅沟槽隔离区的表面，并且在浅沟槽隔离区的暴露的表面上形成源极或漏极(s/d)区。形成暴露s/d区的表面和电介质柱的表面的接触沟槽。
5.本发明的实施例涉及一种半导体结构。半导体器件的非限制性示例包括位于衬底之上的纳米片堆叠。电介质柱邻近纳米片堆叠定位并且在衬底的浅沟槽隔离区上。s/d区位于浅沟槽隔离区的表面上，并且沟槽硅化物形成在s/d区的表面和电介质柱的表面上。
6.本发明的实施例涉及一种用于形成具有用于减小沟槽硅化物到栅极寄生电容的自对准电介质柱的半导体结构的方法。该方法的非限制性示例包括在衬底上形成底部隔离结构和在底部隔离结构上形成纳米片堆叠。底部隔离结构位于纳米片堆叠和衬底之间。电介质柱邻近纳米片堆叠定位并且在衬底的浅沟槽隔离区上。共形衬里形成在s/d区和电介质柱之上，并且层间电介质定位在共形衬里之上。去除层间电介质的部分和共形衬里的部分，以形成暴露s/d区的表面和电介质柱的表面的接触沟槽。在接触沟槽中形成沟槽硅化物。
7.本发明的实施例涉及一种用于形成具有用于减小沟槽硅化物到栅极寄生电容的自对准电介质柱的半导体结构的方法。该方法的非限制性示例包括在衬底之上形成半导体鳍。电介质柱邻近半导体鳍定位并且在衬底的浅沟槽隔离区上。半导体鳍凹陷以暴露浅沟槽隔离区的表面，并且s/d区形成在浅沟槽隔离区的暴露的表面上。形成暴露s/d区的表面和电介质柱的表面的接触沟槽。
8.本发明的实施例涉及一种半导体结构。半导体器件的非限制性示例包括位于衬底之上的半导体鳍。电介质柱邻近半导体鳍定位并且在衬底的浅沟槽隔离区上。s/d区位于浅沟槽隔离区的表面上，并且沟槽硅化物形成在s/d区的表面和电介质柱的表面上。
9.通过本发明的技术实现了附加的技术特征和益处。本发明的实施例和方面在本文中详细描述，并且被认为是所要求保护的主题的一部分。为了更好地理解，参考详细描述和附图。
附图说明
10.在说明书的结尾处的权利要求中特别指出并清楚地要求了本文描述的专有权的细节。从下面结合附图的详细描述中，本发明的实施例的前述和其它特征和优点将变得显而易见，其中：
11.图1示出了根据本发明的一个或多个实施例的半导体结构在处理操作之后的俯视图；
12.图2a描述了根据本发明的一个或多个实施例的半导体结构在处理操作之后沿图1的线x的截面图；
13.图2b描述了根据本发明的一个或多个实施例的半导体结构在处理操作之后沿图1的线y的截面图；
14.图3a描述了根据本发明的一个或多个实施例的半导体结构在处理操作之后沿图1的线x的截面图；
15.图3b描述了根据本发明的一个或多个实施例的半导体结构在处理操作之后沿图1的线y的截面图；
16.图4a示出了根据本发明的一个或多个实施例的半导体结构在处理操作之后沿图1的线x的截面图；
17.图4b描述了根据本发明的一个或多个实施例的半导体结构在处理操作之后沿图1的线y的截面图；
18.图5a示出了根据本发明的一个或多个实施例的半导体结构在处理操作之后沿图1的线x的截面图；
19.图5b描述了根据本发明的一个或多个实施例的半导体结构在处理操作之后沿图1的线y的截面图；
20.图6a示出了根据本发明的一个或多个实施例的半导体结构在处理操作之后沿图1的线x的截面图；
21.图6b描述了根据本发明的一个或多个实施例的半导体结构在处理操作之后沿图1的线y的截面图；
22.图7a示出了根据本发明的一个或多个实施例的半导体结构在处理操作之后沿图1的线x的截面图；
23.图7b描述了根据本发明的一个或多个实施例的半导体结构在处理操作之后沿图1的线y的截面图；
24.图8a示出了根据本发明的一个或多个实施例的半导体结构在处理操作之后沿图1的线x的截面图；
25.图8b描述了根据本发明的一个或多个实施例的半导体结构在处理操作之后沿图1的线y的截面图；
26.图9a示出了根据本发明的一个或多个实施例的半导体结构在处理操作之后沿图1的线x的截面图；
27.图9b描述了根据本发明的一个或多个实施例的半导体结构在处理操作之后沿图1的线y的截面图；
28.图10a示出了根据本发明的一个或多个实施例的在处理操作之后的沿着图1的线x的鳍型半导体结构的截面图；
29.图10b描述了根据本发明的一个或多个实施例的在处理操作之后的沿着图1的线y的鳍型半导体结构的截面图；
30.图11描述了说明根据本发明的一个或多个实施例的方法的流程图；
31.图12描述了示出根据本发明的一个或多个实施例的方法的流程图；以及
32.图13描述了示出根据本发明的一个或多个实施例的方法的流程图。
33.本文描述的图是说明性的。在不脱离本发明的范围的情况下，可以对其中描述的图或操作进行许多变化。例如，可以以不同的顺序执行动作，或者可以添加、删除或修改动作。
34.在附图和以下对本发明的所述实施例的详细描述中，附图中所示的各种元件具有两位或三位参考数字。除了次要的例外，每个参考数字的最左边的数字对应于其中首先示出其元件的图。
具体实施方式
35.预先理解，尽管结合特定的晶体管架构(纳米片晶体管)描述了本发明的示例实施例，但是本发明的实施例不限于本说明书中描述的特定的晶体管架构或材料。相反，本发明的实施例能够结合现在已知或以后开发的任何其它类型的晶体管架构(例如，finfet)或材料来实现。
36.为了简洁起见，本文可能详细描述或可能不详细描述与半导体器件和集成电路(ic)制造有关的常规技术。此外，本文所述的各种任务和过程步骤可并入具有本文未详细描述的附加步骤或功能性的更综合程序或过程中。特别是，半导体器件和基于半导体的ic的制造中的各种步骤是公知的，因此为了简洁起见，许多常规步骤将在本文仅简要提及或将被完全省略而不提供公知的工艺细节。
37.现在转到与本发明的方面更具体相关的技术的概述，由于与栅极间距的减小相关联的寄生电容的增加，fet的持续缩放当前受到限制。例如，在常规纳米片工艺流程(记录的工艺，或por)中，通过蚀刻层间电介质(ild)形成源/漏沟槽接触(有时称为ts或沟槽硅化物)。虽然将源极/漏极沟槽接触落在(一个或多个)源极/漏极区上是有益的，因为这种布置减小了器件中的接触电阻，但是将源极/漏极沟槽接触落在纳米片晶体管区中的纳米片之间的隔离(例如，浅沟槽隔离，也称为sti)上不期望地增加了ts到栅极电容。寄生电容的增加不仅减慢了最终器件的电路速度，而且增加了功耗。
38.现在转到本发明的各方面的概述，本发明的一个或多个实施例通过提供一种新的半导体结构和用于形成具有用于减小沟槽硅化物到栅极寄生电容的自对准电介质柱的半
导体结构的方法来解决现有技术的上述缺点。在本发明的方面中，该方法包括形成与纳米片结构自对准的掩埋电介质柱。在本发明的一些实施例中，电介质柱位于相邻纳米片堆叠的源极/漏极区之间。该电介质柱从衬底向上延伸，并且用作用于源极/漏极沟槽接触沟槽图案化的蚀刻停止。因此，sti上的源极/漏极沟槽接触的垂直深度减小。结果，ts到栅极电容被降低。有利地，电介质柱可以类似地结合到其它晶体管结构中，例如finfet，以实现寄生电容的等效减小。
39.现在转到对本发明各方面的更详细描述，图1描述了在作为制造最终半导体器件的方法的一部分应用了一组初始制造操作之后的半导体结构100的俯视图。在本发明的一些实施例中，最终半导体器件可以包括在一个或多个纳米片堆叠104(或在finfet实现中的鳍)之上形成的一个或多个栅极102。在本发明的一些实施例中，栅极间隔物106在一个或多个栅极102的侧壁上。在本发明的一些实施例中，最终半导体器件可以包括相对于线x(跨越源极/漏极区中的纳米片)位于一个或多个纳米片堆叠104的相邻纳米片堆叠之间的源极/漏极沟槽接触108。在本发明的一些实施例中，最终半导体器件可以包括相对于线y(跨越鳍区中的栅极)位于一个或多个纳米片堆叠104的相邻纳米片堆叠之间的电介质柱110。最终半导体器件可以是各种类型的mosfet，包括例如n型纳米片场效应晶体管(ns nfet)、p型场纳米片场效应晶体管(ns pfet)、n型finfet和p型finfet。
40.图2a和图2b描述了根据本发明的一个或多个实施例的在作为制造最终半导体器件的方法的一部分已经应用了一组初始制造操作之后，沿着图1的线x(跨越源极/漏极区中的纳米片)和y(跨越鳍区中的栅极)截取的半导体结构100的截面图。在本发明的一些实施例中，在衬底204之上形成底部隔离结构202。在本发明的一些实施例中，在底部隔离结构202上形成纳米片堆叠206。
41.底部隔离结构202可由任何合适的电介质材料制成，这些电介质材料为诸如，例如低k电介质、氮化物、氮化硅、氧化硅、sion、sic、siocn或sibcn。在本发明的一些实施例中，底部隔离结构202是单层隔离结构。在本发明的一些实施例中，底部隔离结构202是多层隔离结构。例如，底部隔离结构202可以包括氮化物-氧化物-氮化物tr层堆叠(例如，sin/sio2/sin)。
42.衬底204可以由任何合适的衬底材料制成，这些衬底材料为诸如，例如单晶si、硅锗(sige)、iii-v化合物半导体、ii-vi化合物半导体或绝缘体上半导体(soi)。例如，iii-v族化合物半导体包括具有至少一种iii族元素和至少一种v族元素的材料，例如砷化铝镓(algaas)、氮化铝镓(algan)、砷化铝(alas)、砷化铝铟(alias)、氮化铝(aln)、锑化镓(gasb)、锑化铝镓(gaalsb)、砷化镓(gaas)、锑化镓(gaassb)、氮化镓(gan)、锑化铟(insb)、砷化铟(inas)、砷化铟镓(ingaas)、磷化砷化铟镓(ingaasp)、氮化铟镓(ingan)、氮化铟(inn)、磷化铟(inp)以及包括上述材料中的至少一种的合金组合中的一种或多种。合金组合可以包括二元(两种元素，例如，砷化镓(iii))、三元(三种元素，例如ingaas)和四元(四种元素，例如磷化铝镓铟(alingap))合金。
43.在本发明的一些实施例中，衬底204可以包括掩埋氧化物层(未示出)。掩埋氧化物层可以由任何合适的电介质材料制成，这些电介质材料为诸如，例如氧化硅。在本发明的一些实施例中，掩埋氧化物层被形成为约145nm的厚度，尽管其它厚度也在本发明的预期范围内。
44.在本发明的一些实施例中，纳米片堆叠206可以包括与一个或多个牺牲层210交替的一个或多个半导体层208。在本发明的一些实施例中，半导体层208和牺牲层210是外延生长层。为了便于讨论，参考在纳米片堆叠206上执行的操作，该纳米片堆叠具有与三个牺牲层(例如，牺牲层210)交替的三个纳米片(例如，半导体层208)。然而，应当理解，纳米片堆叠206可以包括与对应的数量的牺牲层交替的任何数量的纳米片。例如，纳米片堆叠206可以包括单个纳米片、两个纳米片、五个纳米片、八个纳米片或任何数量的纳米片，以及对应的数量的牺牲层(即，适当地，以形成具有在最底部的纳米片下的最底部的牺牲层和在每对相邻的纳米片之间的牺牲层的纳米片堆叠)。
45.半导体层208可以由任何合适的材料制成，这些材料为诸如，例如单晶硅或硅锗。在本发明的一些实施例中，半导体层208是nfet纳米片。在本发明的一些实施例中，nfet纳米片是硅nfet纳米片。在本发明的一些实施例中，半导体层208具有约4nm到约10nm的厚度，例如6nm，但其它厚度也在本发明的预期范围内。在本发明的一些实施例中，衬底204和半导体层208可以由相同的半导体材料制成。在本发明的其它实施例中，衬底204可由第一半导体材料制成，而半导体层208可由第二半导体材料制成。
46.牺牲层210可以是硅或硅锗层，这取决于半导体层208的材料。例如，在半导体层208是硅纳米片的实施例中，牺牲层210可以是硅锗层。在本发明的一些实施例中，牺牲层210是锗浓度约为25％的硅锗层(有时称为sige25)，尽管其它锗浓度也在本发明的预期范围内。在本发明的一些实施例中，牺牲层210具有约12nm到约15nm的厚度，例如10nm，尽管其它厚度也在本发明的预期范围内。在本发明的一些实施例中，牺牲层210由与底部隔离结构202中的中间牺牲层210相同的材料制成。
47.如图2a所示，浅沟槽隔离区212(也称为sti区)可以邻近纳米片堆叠206和底部隔离结构202形成。在本发明的一些实施例中，通过去除纳米片堆叠206的部分和底部隔离结构202形成沟槽，并且使衬底204的暴露的表面凹陷。然后，可以用电介质材料填充沟槽，电介质材料例如为低k电介质、氮化物、氮化硅、氧化硅、sion、sic、siocn或sibcn。浅沟槽隔离区212提供了纳米片堆叠206与衬底204上的其它相邻器件(例如其它纳米片堆叠或任何其它有源器件)之间的电隔离。
48.如图2b所示，在纳米片堆叠206上形成一个或多个牺牲栅极214(有时称为伪栅极)。其上形成栅极的纳米片堆叠的部分被称为沟道区。牺牲栅极214可以由任何合适的材料制成，这些材料为诸如，例如非晶硅或多晶硅。可以使用用于图案化牺牲栅极的任何已知方法，诸如，例如湿法蚀刻、干法蚀刻或顺序的湿法和/或干法蚀刻的组合。
49.在本发明的一些实施例中，在牺牲栅极214上形成硬掩模216。在本发明的一些实施例中，通过图案化硬掩模216并使用湿法或干法蚀刻工艺选择性地去除未被图案化的硬掩模216覆盖的牺牲栅极214的部分来形成牺牲栅极214。在本发明的一些实施例中，薄氧化物层(未示出)形成在纳米片堆叠206和牺牲栅极214之间。
50.硬掩模216可以由任何合适的材料制成，这些材料为诸如，例如氮化硅。在本发明的一些实施例中，在硬掩模216上形成第二硬掩模(未示出)以形成双层硬掩模。在一些实施例中，第二硬掩模包括氧化物，诸如，例如二氧化硅。
51.如图2b进一步所示，在本发明的一些实施例中，在牺牲栅极214的侧壁上形成间隔物218(也称为侧壁间隔物或栅极间隔物)。在本发明的一些实施例中，使用化学气相沉积
(cvd)、等离子体增强cvd(pecvd)、超高真空化学气相沉积(uhvcvd)、快速热化学气相沉积(rtcvd)、金属有机化学气相沉积(mocvd)、低压化学气相沉积(lpcvd)、有限反应处理cvd(lrpcvd)、原子层沉积(ald)、物理气相沉积(pvd)、化学溶液沉积、分子束外延(mbe)或其它类似工艺结合湿法或干法蚀刻工艺来形成间隔物218。例如，间隔物材料可以共形地沉积在半导体结构100上，并使用rie选择性地去除以形成间隔物218。
52.间隔物218可以由任何合适的材料制成，这些材料为诸如，例如低k电介质、氮化物、氮化硅、氧化硅、sion、sic、siocn或sibcn。在本发明的一些实施例中，间隔物218包括氮化硅。间隔物218可以形成为约5到40nm的厚度，尽管其它厚度也在本发明的预期范围内。
53.图3a和图3b描述根据本发明的一个或多个实施例在处理操作之后沿图1的线x和y取得的半导体结构100的截面图。在本发明的一些实施例中，牺牲区302形成在纳米片堆叠206、底部隔离结构202和浅沟槽隔离区212上。
54.在本发明的一些实施例中，牺牲区302包括具有被选择用于提供相对于纳米片堆叠206的蚀刻选择性的锗浓度的硅锗层。例如，在本发明的一些实施例中，牺牲层210是锗浓度约为25％的硅锗层，并且牺牲区302由锗浓度约为60％的硅锗(有时称为sige60)制成。
55.牺牲区302在最终器件中提供了源极/漏极区的加宽(如图5a和图5b所示)。在本发明的一些实施例中，牺牲区302是可选的。源极/漏极的加宽对于finfet是有利的，因为鳍通常较窄并且鳍之间的间隙较大。对于具有大于约20nm宽度的相对宽的纳米片，纳米片的源极/漏极的加宽是可选的，因为纳米片之间的间隙已经很小；然而，加宽对于具有小于约20nm的宽度的窄鳍是有用的。
56.图4a和图4b描述根据本发明的一个或多个实施例在处理操作之后沿图1的线x和y取得的半导体结构100的截面图。在本发明的一些实施例中，在纳米片堆叠106和相邻的纳米片堆叠之间形成电介质柱402。
57.在本发明的一些实施例中，电介质柱402包括碳化硅(sic)，尽管其它电介质材料也在本发明的预期范围内。在本发明的一些实施例中，通过电介质材料的共形沉积(conformal deposition)，随后回蚀，填充牺牲区302之间(例如，扩大的源极/漏极区之间)的间隙，形成电介质柱402。
58.图5a和图5b描述根据本发明的一个或多个实施例在处理操作之后沿图1的线x和y取得的半导体结构100的截面图。在本发明的一些实施例中，可以去除牺牲区302，并且可以使纳米片堆叠206凹陷以暴露底部隔离结构202的表面和浅沟槽隔离区212的表面。可以使用湿法蚀刻、干法蚀刻或湿法和/或干法蚀刻的组合去除牺牲区302并且可以使纳米片堆叠206凹陷。在本发明的一些实施例中，去除牺牲区302，并且使用对底部隔离结构202的一个或多个选择性蚀刻，使纳米片堆叠凹陷。例如，除了其它选择之外，可以使用气相hcl或气相clf3相对于氮化硅选择性地去除硅、sige25和sige60。
59.如图5b中进一步所示，牺牲层210可以是凹陷的，并且内间隔物502可以形成在牺牲层210的凹陷侧壁上。例如，牺牲层210的侧壁可以被凹陷以在纳米片堆叠206中形成腔体。在本发明的一些实施例中，通过用电介质材料填充这些腔体，在牺牲层210的凹陷侧壁上形成内间隔物502。在本发明的一些实施例中，使用例如反应离子蚀刻(rie)去除延伸超过纳米片堆叠206的侧壁的内间隔物502的部分。以这种方式，内间隔物502的侧壁与半导体层208的侧壁共面。
60.在本发明的一些实施例中，使用cvd、pecvd、ald、pvd、化学溶液沉积或其它类似工艺结合湿法或干法蚀刻工艺形成内间隔物502。内间隔物502可由任何合适的材料制成，这些材料为诸如，例如低k电介质、氮化物、氮化硅、二氧化硅、sion、sic、siocn或sibcn。
61.图6a和图6b描述根据本发明的一个或多个实施例的在处理操作之后沿图1的线x和y取得的半导体结构100的截面图。在本发明的一些实施例中，在电介质柱402的相对侧壁之间的底部隔离结构202上形成源极和漏极区602。在本发明的一些实施例中，源极和漏极区602被形成为10nm或更大的厚度(高度)，例如40nm到70nm，尽管其它厚度也在本发明的预期范围内。
62.源极和漏极区602可以使用例如气相外延(vpe)、分子束外延(mbe)、液相外延(lpe)或其他合适的工艺来外延生长。源极和漏极区602可以是从气态或液态前体外延生长的半导体材料。
63.在本发明的一些实施例中，用于半导体材料的外延沉积的气体源包括含硅气体源、含锗气体源或其组合。例如，可以从硅气源外延沉积(或生长)si层，该硅气源选自硅烷、乙硅烷、丙硅烷、四硅烷、六氯乙硅烷、四氯硅烷、二氯硅烷、三氯硅烷、甲基硅烷、二甲基硅烷、乙基硅烷、甲基二硅烷、二甲基乙硅烷、六甲基乙硅烷及其组合。锗层可从锗气体源外延沉积，该锗气体源选自锗烷、乙锗烷、卤代锗烷、二氯锗烷、三氯锗烷、四氯锗烷及其组合。硅锗合金层可利用这些气体源的组合来外延形成。可以使用载气，如氢气、氮气、氦气和氩气。在本发明的一些实施例中，外延半导体材料包括掺碳硅(si：c)。该si：c层可以在用于其它外延步骤的相同室中生长，或者在专用si中生长：c外延室。si：c可以包括约0.2％至约3.0％范围内的碳。
64.外延生长的硅和锗可以通过添加n型掺杂剂(例如，p或as)或p型掺杂剂(例如，ga、b、bf2或al)来掺杂。在本发明的一些实施例中，源极和漏极区602可以外延地形成并且通过各种方法掺杂，诸如，例如原位掺杂外延(在沉积期间掺杂)、外延之后掺杂、或者通过注入和等离子体掺杂。掺杂区中的掺杂剂浓度可在1
×
10
19
cm-3
至2
×
10
21
cm-3
的范围内，或在1
×
10
20
cm-3
与1
×
10
21
cm-3
之间。
65.在本发明的一些实施例中，源极和漏极区602由硅或硅锗制成。在本发明的一些实施例中，源极和漏极区602由锗浓度为约10％到约65％(例如，50％)的硅锗制成，但其它锗浓度也在本发明的预期范围内。
66.图7a和图7b描述根据本发明的一个或多个实施例在处理操作之后沿图1的线x和y取得的半导体结构100的截面图。在本发明的一些实施例中，在源极和漏极区602以及电介质柱402之上形成衬里(liner)702。
67.在本发明的一些实施例中，衬里702使用例如ald共形地沉积，尽管其它共形沉积工艺在本发明的预期范围内。衬里702可以由任何合适的材料制成，这些材料诸如，例如低k电介质、氮化物、氮化硅、sion、sic、siocn或sibcn。在本发明的一些实施例中，衬里702包括氮化硅(例如，sin)。衬里702可以形成为约5nm或更小、或3nm或更小的标称(共形)厚度，尽管其它厚度在本发明的预期范围内。
68.在本发明的一些实施例中，在衬里702上形成层间电介质704。层间电介质704用作半导体器件100的隔离结构。层间电介质704可以由任何合适的电介质材料制成，这些电介质材料为诸如，例如多孔硅酸盐、碳掺杂氧化物、二氧化硅、氮化硅、氮氧化硅、碳化硅(sic)
或其他电介质材料。在本发明的一些实施例中，层间电介质704包括sio2。可以使用形成层间电介质704的任何已知方式，诸如，例如cvd、pecvd、ald、可流动cvd、旋涂电介质或pvd。在本发明的一些实施例中，层间电介质704和浅沟槽隔离区212由相同的电介质材料制成。
69.如图7b所示，可以去除牺牲层210、牺牲栅极214和硬掩模216，并用栅极706(有时称为有源或导电栅极)代替。
70.栅极706可以是使用例如已知的替换金属栅极(rmg)工艺或所谓的栅极优先工艺(gate-first process)在纳米片堆叠206的沟道区之上形成的高k金属栅极(hkmg)。如本文所使用的，“沟道区”是指半导体层208的部分，在该部分上形成栅极706，并且电流通过该部分从最终器件(未示出)中的源极流到漏极。在本发明的一些实施例中，通过去除牺牲栅极214、选择性地去除牺牲层210以释放纳米片沟道(沟道区中的半导体层208)、以及将高k/金属栅极材料沉积到在去除牺牲栅极214和牺牲层210之后留下的腔体中，来形成栅极706。
71.在本发明的一些实施例中，栅极706可以包括(一个或多个)栅极电介质(未示出)和功函数金属堆叠(未示出)。在一些实施例中，栅极706包括由(一个或多个)体导电栅极材料形成的主体。
72.在本发明的一些实施例中，栅极电介质是形成在半导体层208的表面(侧壁)上的高k电介质膜。高k电介质膜可由例如氧化硅、氮化硅、氮氧化硅、氮化硼、高k材料或这些材料的任意组合制成。高k材料的示例包括但不限于金属氧化物，例如氧化铪、氧化铪硅、氮氧化铪硅、氧化镧铝、氧化锆、氧化锆硅、氮氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌。高k材料可进一步包括例如镧和铝的掺杂剂。在本发明的一些实施例中，高k电介质膜可具有约0.5nm至约4nm的厚度。在本发明的一些实施例中，高k电介质膜包括氧化铪，并且具有约1nm的厚度，尽管其它厚度也在本发明的预期范围内。
73.在本发明的一些实施例中，栅极706包括形成在高k电介质膜与体栅极材料之间的一个或多个功函数层(有时称为功函数金属堆叠)。在本发明的一些实施例中，栅极706包括一个或多个功函数层，但是不包括体栅极材料。
74.如果存在，功函数层可以由例如铝、氧化镧、氧化镁、钛酸锶、氧化锶、氮化钛、氮化钽、氮化铪、氮化钨、氮化钼、氮化铌、氮化铪硅、氮化钛铝、氮化钽硅、碳化钛铝、碳化钽及其组合制成。功函数层可以用于修改栅极706的功函数并且使得能够调节器件阈值电压。功函数层可以形成至约0.5到6nm的厚度，尽管其它厚度也在本发明的预期范围内。在本发明的一些实施例中，每个功函数层可以形成为不同的厚度。在本发明的一些实施例中，功函数层包括tin/tic/tical堆叠。
75.在一些实施例中，栅极706包括由沉积在功函数层和/或栅极电介质之上的(一个或多个)体导电栅极材料形成的主体。体栅极材料可以包括任何合适的导电材料，这些导电材料为诸如，例如金属(例如，钨、钛、钽、钌、锆、钴、铜、铝、铅、铂、锡、银、金)、导电金属化合物材料(例如，氮化钽、氮化钛、碳化钽、碳化钛、碳化钛铝、硅化钨、氮化钨、氧化钌、硅化钴、硅化镍)、导电碳、石墨烯或这些材料的任何合适的组合。导电栅极材料还可以包括在沉积期间或之后并入的掺杂剂。
76.如图7b中进一步描述的，栅极706可以包括栅极硬掩模708。栅极硬掩模708可以由任何合适的材料制成，这些材料为诸如，例如氮化硅。由于栅极硬掩模708与间隔物218之间
的间隔中的栅极706对准，所以栅极硬掩模1002可以被认为是自对准硬掩模(有时称为sac帽)。
77.图8a和图8b描述根据本发明的一个或多个实施例在处理操作之后沿图1的线x和y取得的半导体结构100的截面图。在本发明的一些实施例中，去除衬里702的部分和层间电介质704以形成暴露源极和漏极区602的表面的接触沟槽802。
78.在本发明的一些实施例中，对于电介质柱402选择性地去除衬里702的部分和层间电介质704。换句话说，电介质柱402可以用作用于ts沟槽图案化的蚀刻停止。可以使用用于图案化电介质材料的任何已知方法，诸如，例如湿法蚀刻、干法蚀刻或顺序的湿法和/或干法蚀刻的组合。在本发明的一些实施例中，在层间电介质704上形成图案化掩模(未示出)，并且使用例如一个或多个rie去除衬里702和层间电介质704的暴露部分。
79.图9a和图9b描述根据本发明的一个或多个实施例在处理操作之后沿图1的线x和y取得的半导体结构100的截面图。在本发明的一些实施例中，接触沟槽802填充有导电材料(例如，co)以形成沟槽硅化物902。在本发明的一些实施例中，沟槽硅化物902过度填充接触沟槽802，形成从层间电介质704的表面延伸的过覆盖层(overburden)。在本发明的一些实施例中，使用例如化学机械平坦化(cmp)去除过覆盖层。
80.如图9a所示，沟槽硅化物902落在源极和漏极区602的顶表面以及电介质柱402的顶表面上。如前所述，将沟槽硅化物902落在源极和漏极区602的顶表面上减小了接触电阻，而落在电介质柱402的顶表面上(而不是如常规工艺流程中的浅沟槽隔离上)通过减小浅沟槽隔离212上的沟槽硅化物902的垂直深度来减小ts到栅极寄生电容。
81.图10a和图10b示出了根据本发明的一个或多个实施例的在处理操作之后沿图1的线x和y得到的鳍型半导体结构1000的截面图。与图9a和图9b中所示的纳米片型实现相比，图10a和图10b中所示的半导体结构1000描述了用于减小寄生电容的电介质柱的finfet型实现。
82.在本发明的一些实施例中，半导体结构1000可以包括以与图9a中的相邻纳米片堆叠206形成电介质柱402类似的方式形成在半导体鳍1004之间的电介质柱1002。在本发明的一些实施例中，半导体结构1000可以包括以与图9a和图9b所示的类似方式形成在衬底1008上的源极/漏区1006。在本发明的一些实施例中，半导体结构1000可以以与图9a和图9b所示的类似方式包括在半导体鳍1004的相邻鳍之间的浅沟槽隔离区1010。
83.在本发明的一些实施例中，半导体结构1000可以包括以与图9a和图9b所示的类似方式形成在层间电介质1014的相对侧壁之间的沟槽硅化物1012。在本发明的一些实施例中，半导体结构1000可以以与图9a和图9b所示的类似方式包括在层间电介质1014和电介质柱1002之间的衬里1016。
84.在本发明的一些实施例中，半导体结构1000可以包括栅极(例如，高k金属栅极)1018，其以与图9a和图9b所示的类似方式形成在半导体鳍1004的沟道区之上。在本发明的一些实施例中，栅极1018以与图9a和图9b所示的类似方式形成在栅极间隔物1020之间。在本发明的一些实施例中，栅极1018包括栅极帽1022，其方式与图9a和图9b所示的方式类似。
85.图11描述了示出根据本发明的一个或多个实施例的用于形成半导体器件的方法的流程图1100。如框1102所示，在衬底之上形成纳米片堆叠。在框1104，邻近纳米片堆叠形成电介质柱。该电介质柱位于该衬底的浅沟槽隔离区上。
86.在框1106，使纳米片堆叠凹陷以暴露浅沟槽隔离区的表面。在本发明的一些实施例中，凹陷纳米片堆叠包括去除牺牲区。在框1108，在浅沟槽隔离区的暴露的表面上形成源极或漏极(s/d)区。
87.在框1110，形成暴露s/d区的表面和电介质柱的表面的接触沟槽。在本发明的一些实施例中，在形成接触沟槽时，电介质柱用作蚀刻停止。在本发明的一些实施例中，在接触沟槽中形成沟槽硅化物。
88.该方法还可以包括在衬底和纳米片堆叠之间形成底部隔离结构。在本发明的一些实施例中，在形成电介质柱之前，在纳米片堆叠上形成牺牲区。如本文先前所论述，牺牲区可用于加宽源极/漏极区。
89.在本发明的一些实施例中，在s/d区和电介质柱上形成共形衬里。在本发明的一些实施例中，在共形衬里之上形成层间电介质。在本发明的一些实施例中，形成接触沟槽包括去除层间电介质的部分和共形衬里的部分。
90.图12描述了根据本发明的一个或多个实施例的用于形成半导体器件的方法的流程图1200。如框1202所示，在衬底上形成底部隔离结构。在框1204处，在底部隔离结构上形成纳米片堆叠。底部隔离结构位于纳米片堆叠和衬底之间。
91.在框1206处，邻近纳米片堆叠形成电介质柱。该电介质柱位于该衬底的浅沟槽隔离区上。在本发明的一些实施例中，在框1212中，电介质柱在形成接触沟槽时用作蚀刻停止。
92.在框1208处，在s/d区和电介质柱上形成共形衬里。在框1210处，在共形衬里之上形成层间电介质。在框1212处，去除层间电介质的部分和共形衬里的部分，以形成暴露s/d区的表面和电介质柱的表面的接触沟槽。在框1214处，在接触沟槽中形成沟槽硅化物。
93.在本发明的一些实施例中，在形成电介质柱之前，在纳米片堆叠上形成牺牲区。在本发明的一些实施例中，纳米片堆叠凹陷以暴露浅沟槽隔离区的表面。在本发明的一些实施例中，凹陷纳米片堆叠包括去除牺牲区。
94.图13描述了根据本发明的一个或多个实施例的用于形成半导体器件的方法的流程图1300。如框1302所示，在衬底之上形成半导体鳍。在框1304处，邻近半导体鳍形成电介质柱。该电介质柱位于该衬底的浅沟槽隔离区上。
95.在框1306处，使半导体鳍凹陷以暴露浅沟槽隔离区的表面。在本发明的一些实施例中，使半导体鳍凹陷包括去除牺牲区。在框1308处，在浅沟槽隔离区的暴露的表面上形成源极或漏极(s/d)区。
96.在框1310处，形成暴露s/d区的表面和电介质柱的表面的接触沟槽。在本发明的一些实施例中，在形成接触沟槽时，电介质柱用作蚀刻停止。在本发明的一些实施例中，在接触沟槽中形成沟槽硅化物。
97.在本发明的一些实施例中，在形成电介质柱之前，在半导体鳍之上形成牺牲区。如本文先前所论述，牺牲区可用于加宽源极/漏极区。
98.在本发明的一些实施例中，在s/d区和电介质柱上形成共形衬里。在本发明的一些实施例中，在共形衬里之上形成层间电介质。在本发明的一些实施例中，形成接触沟槽包括去除层间电介质的部分和共形衬里的部分。
99.本文所述的方法和所得结构可用于制造ic芯片。制造者可以以原始晶片形式(即，
等，以描述如附图中所示的一个元件或特征与另一个(些)元件或(一个或多个)特征的关系。应当理解，空间相对术语旨在包括除了图中所示的定向之外的器件在使用或操作中的不同定向。例如，如果图中的装置被翻转，则被描述为在其它元件或特征“下方”或“之下”的元件将被定向为在其它元件或特征“之上”。因此，术语“之下”可以包括之上和之下的定向。该器件可以以其它方式定向(例如，旋转90度或处于其它定向)，并且本文所用的空间相对描述符应相应地进行解释。
106.术语“约”、“基本上”、“近似”及其变体旨在包括与基于提交本技术时可用的器件的特定量的测量相关联的误差度。例如，“约”可以包括给定值的
±
8％或5％或2％的范围。
107.短语“选择性”，例如，“对第二元件选择性的第一元件”是指第一元件可以被蚀刻，而第二元件可以充当蚀刻停止。
108.术语“共形”(例如，共形层或共形沉积)意味着层的厚度在所有表面上基本相同，或厚度变化小于层的标称厚度的15％。
109.术语“外延生长和/或沉积”和“外延形成和/或生长”是指在另一种半导体材料(晶体材料)的沉积表面上生长半导体材料(晶体材料)，其中生长的半导体材料(晶体覆盖层)具有与沉积表面的半导体材料(晶种材料)基本相同的晶体特性。在外延沉积工艺中，可以控制由源气体提供的化学反应物，并且可以设定系统参数，使得沉积原子以足够的能量到达半导体衬底的沉积表面以在表面上移动，使得沉积原子使其自身定向到沉积表面的原子的晶体排列。外延生长的半导体材料可具有与其上形成外延生长材料的沉积表面基本相同的晶体特性。例如，沉积在《100》定向的晶体表面上的外延生长的半导体材料可以呈现《100》定向。在本发明的一些实施例中，外延生长和/或沉积工艺可以选择性地在半导体表面上形成，并且可以在或不在其它暴露的表面上沉积材料，例如二氧化硅或氮化硅表面。
110.如本文先前所述，为了简洁起见，本文中可能或可能不详细描述与半导体器件及集成电路(ic)制造有关的常规技术。然而，作为背景，现在将提供可用于实施本发明的一个或多个实施例的半导体器件制造工艺的更一般描述。尽管在实现本发明的一个或多个实施例中使用的特定制造操作可以是单独已知的，但是所描述的操作的组合和/或本发明的结果结构是独特的。因此，结合根据本发明的半导体器件的制造所描述的操作的独特组合利用了在半导体(例如，硅)衬底上执行的各种单独已知的物理和化学工艺，其中一些工艺在紧接的以下段落中描述。
111.通常，用于形成将被封装到ic中的微芯片的各种工艺分为四个一般类别，即，膜沉积、去除/蚀刻、半导体掺杂和图案化/光刻。沉积是将材料生长、涂覆或以其它方式转移到晶片上的任何工艺。可用的技术包括物理气相沉积(pvd)、化学气相沉积(cvd)、电化学沉积(ecd)、分子束外延(mbe)以及最近的原子层沉积(ald)等。去除/蚀刻是从晶片去除材料的任何工艺。示例包括蚀刻工艺(湿法或干法)、化学机械平坦化(cmp)等。例如，反应离子蚀刻(rie)是一种干法蚀刻，其使用化学反应等离子体通过将材料暴露于从暴露的表面去除部分材料的离子轰击来去除材料，例如半导体材料的掩模图案。等离子体通常在低压(真空)下通过电磁场产生。半导体掺杂是通过掺杂例如晶体管源极和漏极，通常通过扩散和/或通过离子注入来改变电特性。这些掺杂工艺之后是炉退火或快速热退火(rta)。退火用于激活注入的掺杂剂。导体(例如，多晶硅、铝、铜等)和绝缘体(例如，各种形式的二氧化硅、氮化硅等)的膜用于连接和隔离晶体管及其部件。半导体衬底的各个区的选择性掺杂允许衬底的
导电性随着电压的施加而改变。通过形成这些各种组件的结构，可构建数百万个晶体管并将其布线在一起以形成现代微电子器件的复杂电路。半导体光刻是在半导体衬底上形成三维浮雕图像或图案，以便随后将图案转移到衬底上。在半导体光刻中，图案由称为光致抗蚀剂的光敏聚合物形成。为了构建构成晶体管的复杂结构和连接电路的数百万个晶体管的许多布线，重复多次光刻和蚀刻图案转移步骤。印刷在晶片上的每个图案与先前形成的图案对准，并且缓慢地建立导体、绝缘体和选择性掺杂区以形成最终器件。
112.附图中的流程图和框图示出了根据本发明的各种实施例的制造和/或操作方法的可能实现。该方法的各种功能/操作在流程图中由框表示。在一些替代实现中，框中所注明的功能可不按图中所注明的次序发生。例如，连续示出的两个框实际上可以基本上同时执行，或者这些框有时可以以相反的顺序执行，这取决于所涉及的功能。
113.已经出于说明的目的给出了本发明的各种实施例的描述，但是其不旨在是穷尽的或限于所描述的实施例。在不背离所描述的实施例的范围的情况下，许多修改和变化对于本领域的普通技术人员将是显而易见的。选择本文所使用的术语以最好地解释实施例的原理、实际应用或对市场上存在的技术改进，或使本领域的其他普通技术人员能够理解本文所描述的实施例。
114.在本文描述的本发明的优选实施例中，提供了一种用于形成半导体器件的方法，该方法包括：在衬底之上形成半导体鳍；邻近半导体鳍形成电介质柱，电介质柱位于衬底的浅沟槽隔离区上；使半导体鳍凹陷以暴露浅沟槽隔离区的表面；在浅沟槽隔离区的暴露的表面上形成源极或漏极(s/d)区；以及形成暴露s/d区的表面和电介质柱的表面的接触沟槽。该方法优选地还包括在形成电介质柱之前，在半导体鳍之上形成牺牲区。凹陷半导体鳍优选地包括去除牺牲区。在本文描述的本发明的另一个优选实施例中，提供了一种半导体器件，包括：半导体鳍，位于衬底之上；邻近半导体鳍的电介质柱，电介质柱位于衬底的浅沟槽隔离区上；在浅沟槽隔离区的表面上的源极或漏极(s/d)区；以及沟槽硅化物，位于s/d区的表面和电介质柱的表面上。s/d区优选地被限制在电介质柱的相对侧壁之间。该器件优选地还包括在电介质柱上的共形衬里。该器件优选地还包括共形衬里上的层间电介质，其中沟槽硅化物位于层间电介质的相对侧壁之间。