非易失性半导体存储装置及其动作方法与流程

非易失性半导体存储装置及其动作方法
1.相关申请
2.本技术享受以日本专利申请2021-022542号(申请日：2021年2月16日)为基础申请的优先权。本技术通过参照该基础申请而包含基础申请的全部内容。
技术领域
3.本发明的实施方式涉及非易失性半导体存储装置及其动作方法。


背景技术：

4.作为非易失性半导体存储装置，已知有nand闪存。已知nand闪存在存在坏区块的情况下，阻止对应的逻辑区块所属的字线的驱动。


技术实现要素：

5.本发明所要解决的课题是提供非易失性半导体存储装置，其基于多值数据，使包含坏区块的非选择区块能够使用，从而提高存储单元阵列的良品率。
6.实施方式的非易失性半导体存储装置具备：具有多个选择区块与多个非选择区块的存储单元阵列、以及具有对选择区块或者非选择区块进行切换的区块解码器的行解码器。区块解码器具备坏区块标志电路，该坏区块标志电路具有存储多值数据的多个锁存电路。区块解码器基于多值数据，在判断为是坏区块的情况下，切换为非选择区块，在判断为不是坏区块的情况下，切换为选择区块。
附图说明
7.图1是表示应用了实施方式的非易失性半导体存储装置的存储系统的区块构成例的图。
8.图2是表示实施方式的非易失性半导体存储装置的区块构成例的图。
9.图3是表示实施方式的存储单元阵列的电路构成例的图。
10.图4是表示实施方式的存储单元阵列的剖面构造例的图。
11.图5是表示实施方式的行解码器的区块构成例的图。
12.图6是表示实施方式的区块解码器的电路构成例的图。
13.图7是表示第一实施方式的坏区块标志电路的电路构成例的图。
14.图8a是表示第一实施方式的mlc(四值)以及slc(二值)的单元测试的动作例的流程图。(其1)
15.图8b是表示第一实施方式的mlc(四值)以及slc(二值)的单元测试的动作例的流程图。(其2)
16.图9是表示四值型存储单元的单元分布与阈值的关系的概略图。
17.图10是表示第一实施方式的坏区块地址映射的表格示例的图。
18.图11是表示第一实施方式的坏区块标志信息与判定的关系例的图。
19.图12是表示第一实施方式的加电复位处理的动作例的流程图。
20.图13是表示第一实施方式的slc(二值)缓冲器的动作例的流程图。
21.图14是表示第二实施方式的坏区块标志电路的电路构成例的图。
22.图15a是表示第二实施方式的tlc(八值)、tlc(八值)tprog以及slc(二值)的单元测试的动作例的流程图。(其1)
23.图15b是表示第二实施方式的tlc(八值)、tlc(八值)tprog以及slc(二值)的单元测试的动作例的流程图。(其2)
24.图16是表示八值型存储单元的单元分布与阈值的关系的概略图。
25.图17是表示第二实施方式的坏区块地址映射的表格示例的图。
26.图18是表示第二实施方式的坏区块标志信息与判定的关系例的图。
27.图19是表示第二实施方式的加电复位处理的动作例的流程图。
28.图20a是表示第二实施方式的slc(二值)缓冲器的动作例的流程图。
29.图20b是表示tlc(八值)中的写入的动作例的流程图。
30.图21a是表示第三实施方式的失败比特计数的10比特(bit)、50比特以及100比特的判定测试的动作例的流程图。(其1)
31.图21b是表示第三实施方式的失败比特计数的10比特、50比特以及100比特的判定测试的动作例的流程图。(其2)
32.图22是表示第三实施方式的坏区块标志信息与判定的关系例的图。
33.附图标记说明
[0034]1…
存储系统，
[0035]
10
…
控制器，
[0036]
20
…
非易失性半导体存储装置(nand闪存)，
[0037]
21
…
存储单元阵列，
[0038]
22
…
输入输出电路，
[0039]
23
…
逻辑控制电路，
[0040]
24
…
寄存器，
[0041]
25
…
定序器，
[0042]
26
…
电压生成电路，
[0043]
27
…
驱动器组，
[0044]
28
…
行解码器，
[0045]
29
…
感测放大模块，
[0046]
51a、51b
…
传输开关，
[0047]
52a、52b
…
区块解码器，
[0048]
53a、53b、53a2
…
坏区块标志电路，
[0049]
tr1、2、5
…
p沟道mos晶体管，
[0050]
tr3、tr4、tr6～tr10、tr11～tr27、tr31～tr51
…
n沟道mos晶体管。
具体实施方式
[0051]
以下，参照附图对实施方式进行说明。在以下说明的附图的记载中，对于相同或者
类似的部分标注相同或者类似的附图标记。附图为示意性的图。
[0052]
此外，以下所示的实施方式例示出用于将技术思想具体化的装置、方法，并不特定各构成部件的材质、形状、构造、配置等。该实施方式在权利要求书中，能够附加各种变更。
[0053]
在以下的说明中，slc(single-level cell：单层单元)、mlc(multi-level cell：多层单元)、tlc(triple-level cell：三层单元)、qlc(quad-level cell：四层单元)等各种单元测试的合格(pass)/失败(fail)信息，以及tprog ng区块信息有时简化表达而记载为slc、mlc、tlc、qlc以及tprog。
[0054]
[实施方式]
[0055]
(存储系统)
[0056]
应用了实施方式的非易失性半导体存储装置20的存储系统1的区块构成的一例如图1所示。
[0057]
存储系统1例如与外部的主机设备进行通信。存储系统1保持来自主机设备(未图示)的数据，此外，向主机设备读出数据。
[0058]
如图1所示，存储系统1具备控制器10以及非易失性半导体存储装置(nand闪存)20。控制器10从主机设备接收指令，并基于接收到的指令控制非易失性半导体存储装置20。具体而言，控制器10向非易失性半导体存储装置20写入由主机设备指示了写入的数据，从非易失性半导体存储装置20读出由主机设备指示了读出的数据并向主机设备发送。控制器10通过nand总线连接于非易失性半导体存储装置20。非易失性半导体存储装置20具备多个存储单元，非易失性地存储数据。
[0059]
nand总线关于遵循nand接口的信号/ce、cle、ale、/we、/re、/wp、/pb、以及i/o＜7：0＞的每一个，经由单独的布线进行收发。信号/ce是用于使非易失性半导体存储装置20有效(enable)的信号。信号cle用于向非易失性半导体存储装置20通知如下信息：在信号cle为“h”(高)电平的期间，流入非易失性半导体存储装置20的信号i/o＜7：0＞为指令。信号ale用于向非易失性半导体存储装置20通知如下信息：在信号ale为“h”电平的期间，流入非易失性半导体存储装置20的信号i/o＜7：0＞为地址。信号/we指示如下信息：在信号/we为“l”(低)电平的期间，将向非易失性半导体存储装置20流动的信号i/o向非易失性半导体存储装置20内获取。信号/re指示如下信息：向非易失性半导体存储装置20输出信号i/o＜7：0＞。信号/wp用于将数据写入以及擦除的禁止向非易失性半导体存储装置20指示。信号/rb表示非易失性半导体存储装置20为就绪(ready)状态(受理来自外部的指令的状态)还是忙(busy)状态(不受理来自外部的指令的状态)。信号i/o＜7：0＞例如为8比特的信号。信号i/o＜7：0＞是在非易失性半导体存储装置20与控制器10之间收发的数据的实体，包含指令cmd、地址add、以及数据dat。数据dat包含写入以及读出数据。
[0060]
如图1所示，控制器10具备处理器(中央处理单元cpu：central processing unit)11、内置存储器(随机存取存储器ram：random access memory)12、ecc(error check and correction：错误检查和纠正)电路13、nand接口电路14、缓冲存储器15、以及主机接口电路16。
[0061]
处理器11对控制器10整体的动作进行控制。处理器11例如响应于从主机设备接收到的数据的读出指令，对非易失性半导体存储装置20发出基于nand接口的读出指令。该动作在写入以及擦除的情况下也相同。此外，处理器11具有对来自非易失性半导体存储装置
20的读出数据执行各种运算的功能。
[0062]
内置存储器12例如是dram(dynamic ram：动态ram)等半导体存储器，被用作处理器11的作业区域。内置存储器12保持用于管理非易失性半导体存储装置20的固件以及各种管理表格等。
[0063]
ecc电路13进行错误检测以及错误校正处理。具体而言，在数据的写入时，基于从主机设备接收到的数据，按一定数量的数据的每个组，生成ecc码。此外，在数据的读出时，基于ecc码进行ecc解码，来检测错误的有无。并且在检测出错误时，确定其比特位置，并校正错误。
[0064]
nand接口电路14经由nand总线与非易失性半导体存储装置20连接，并掌管与非易失性半导体存储装置20的通信。nand接口电路14根据处理器11的指示，向非易失性半导体存储装置20发送指令cdm、地址add、以及写入数据。此外，nand接口电路14从非易失性半导体存储装置20接收读出数据。
[0065]
缓冲存储器15暂时保持控制器10从非易失性半导体存储装置20以及主机设备接收到的数据等。缓冲存储器15例如也用作暂时保持来自非易失性半导体存储装置20的读入数据以及读出数据所对应的运算结果等的存储区域。
[0066]
主机接口电路16与主机设备连接，掌管与主机设备的通信。主机接口电路16例如分别向处理器11以及缓冲存储器15传输从主机设备接收到的指令以及数据。
[0067]
(非易失性半导体存储装置的构成)
[0068]
实施方式的非易失性半导体存储装置20的区块构成的一例如图2所示。如图2所示，实施方式的非易失性半导体存储装置20具备存储单元阵列21、输入输出电路22、逻辑控制电路23、寄存器24、定序器25、电压生成电路26、驱动器组27、行解码器28、以及感测放大模块29。
[0069]
存储单元阵列21具备多个区块blk(blk0、blk1、
…
)。区块blk包含与字线以及位线建立了关联的多个非易失性存储单元晶体管。区块blk例如为数据的擦除单位，将相同的区块blk内的数据一并地擦除。各区块blk具备多个串单元su(su0、su1、su2、
…
)。各串单元su是nand串ns的集合。nand串ns包含多个存储单元晶体管。以下，存储单元晶体管也仅称作“单元”。另外，存储单元阵列21内的区块数、1个区块blk内的串单元数、以及1个串单元su内的nand串数能够设为任意的数量。
[0070]
输入输出电路22收发与控制器10之间的信号i/o＜7：0＞。输入输出电路22向寄存器24传输信号i/o＜7：0＞内的指令cmd以及地址add。输入输出电路22与感测放大模块29收发写入数据以及读出数据。
[0071]
逻辑控制电路23从控制器10接收信号/ce、cle、ale、/we、/re以及/wp。此外，逻辑控制电路23向控制器10传输信号/rb并向外部通知非易失性半导体存储装置20的状态。
[0072]
寄存器24保持指令cmd以及地址add。寄存器24向行解码器28以及感测放大模块29传输地址add，并且向定序器25传输指令cmd。
[0073]
定序器25接收指令cmd，并根据基于接收到的指令cmd的序列，控制非易失性半导体存储装置20的整体。
[0074]
电压生成电路26基于来自定序器25的指示，生成数据的写入、读出以及擦除等动作所需的电压。电压生成电路26向驱动器组27供给所生成的电压。
[0075]
驱动器组27具备多个驱动器，并基于来自寄存器24的地址，向行解码器28以及感测放大模块29供给来自电压生成电路26的各种电压。驱动器组27例如基于地址中的行地址，向行解码器28供给各种电压。
[0076]
行解码器28从寄存器24接收地址add中的行地址，并基于行地址内的区块地址，选择区块blk等。经由行解码器28向所选择的区块blk传输来自驱动器组27的电压。
[0077]
感测放大模块29在数据的读出时，感测从存储单元晶体管读出至位线的读出数据，并向输入输出电路22传输感测到的读出数据。感测放大模块29在数据的写入时，向存储单元晶体管传输经由位线写入的写入数据。此外，感测放大模块29从寄存器24接收地址add中的列地址，并输出基于列地址的列的数据。
[0078]
(存储单元阵列的电路构成例)
[0079]
实施方式的非易失性半导体存储装置20的存储单元阵列21的电路构成的一例如图3所示。如图3所示，各个nand串ns例如具备i(i为自然数)个存储单元晶体管mt(mt0～mti)、选择晶体管st1、以及选择晶体管st2。另外，存储单元晶体管mt的个数i例如可以是8个、16个、32个、64个、96个、128个等，不限定其数量。存储单元晶体管mt具备包含控制栅极与电荷累积层在内的层叠栅极构造。此外，存储单元晶体管mt也可以具备包含控制栅极与浮栅在内的层叠栅极构造。各存储单元晶体管mt串联连接于选择晶体管st1以及st2之间。另外，在以下的说明中，“连接”也包含在其间夹设其他能够导电的要素的情况。
[0080]
在某区块blk内，串单元su0～su3的选择晶体管st1的栅极分别连接于选择栅极线sgd0～sgd3。相同的区块blk内的存储单元晶体管mt0～mti的控制栅极分别连接于字线wl0～wli。即，相同地址的字线wl共通地连接于相同的区块blk内的全部串单元su。另一方面，选择栅极线sgd连接于相同的区块blk内的串单元su中的一个。
[0081]
此外，在存储单元阵列21内配置为矩阵状的nand串ns中的、位于同一行的nand串ns的选择晶体管st1的另一端连接于m根位线bl(bl0～bl(m-1)(m为自然数))中的某一个。此外，位线bl跨多个区块blk而共通地连接于同一列的nand串ns。
[0082]
此外，选择晶体管st2的另一端连接于源极线celsrc。源极线celsrc跨多个区块blk而共通地连接于多个nand串ns。
[0083]
数据的擦除针对位于相同的区块blk内的存储单元晶体管mt一并地进行。与此相对，数据的读出以及写出针对某一区块blk的某一串单元su中的共通地连接于某一字线wl上的多个存储单元晶体管mt一并地进行。在一个串单元su中，共用字线wl的存储单元晶体管mt的组被称作单元组(cell unit)cu。单元组cu是能够执行一并地写入或者读出动作的存储单元晶体管mt的组。
[0084]
另外，一个存储单元晶体管mt例如能够保持多个比特数据。在相同的单元组cu内，将各个存储单元晶体管mt在同位的比特中保持的1比特的集合称作“页”。“页”被定义为，相同的单元组cu内的存储单元晶体管mt的组所形成的存储空间。
[0085]
(存储单元阵列的剖面构造例)
[0086]
实施方式的非易失性半导体存储装置20的存储单元阵列21的剖面构造的一例图如4所示。图4是表示与一个区块blk内的两个串单元su0以及su1相关的部分。具体而言，图4示出了两个串单元su0以及su1各自的nand串ns及其周边的部分。而且，图4所示的nand串ns的构造在x方向以及y方向上排列多个，例如在x方向以及y方向上排列的多个nand串ns的集
合相当于一个串单元su。
[0087]
存储单元阵列21设于半导体基板30上。将与半导体基板30的表面平行的面设为xy平面，将与xy平面垂直的方向设为z方向。此外，x方向与y方向彼此正交。
[0088]
在半导体基板30的上部配置p型阱区域30p。如图4所示，在p型阱区域30p上配置多个nand串ns。即，在p型阱区域30p上例如依次层叠作为选择栅极线sgs发挥功能的布线层31、作为字线wl0～wli发挥功能的i 1层的布线层32(wl0～wli)以及作为选择栅极线sgd发挥功能的布线层33。布线层31以及33也可以层叠多层。在层叠后的布线层31～33层间配置未图示的绝缘层。
[0089]
布线层31例如共通地连接于一个区块blk内的nand串ns各自的选择晶体管st2的栅极。布线层32在每一层共通地连接于一个区块blk内的多个nand串ns各自的存储单元晶体管mt的控制栅极。
[0090]
存储器孔mh配置为穿过布线层33、32、31并达到p型阱区域30p。在存储器孔mh的侧面上，从外侧起依次配置阻挡绝缘膜34、电荷累积层(绝缘膜)35、以及隧道氧化膜36。在存储器孔mh内埋入有半导体柱(导电膜)37。半导体柱37例如为非掺杂的多晶硅，nand串ns的电流路径作为发挥功能。在半导体柱37的上端上配置作为位线bl发挥功能的布线层38。
[0091]
如以上那样，在p型阱区域30p的上方依次层叠有选择晶体管st2、多个存储单元晶体管mt以及选择晶体管st1，一个存储器孔mh对应于一个nand串ns。
[0092]
在p型阱区域30p的上部配置n

型杂质扩散区域39以及p

型杂质扩散区域40。在n

型杂质扩散区域39的上表面上配置接触插塞41。在接触插塞41的上表面上配置作为源极线celsrc发挥功能的布线层42。在p

型杂质扩散层40的上表面上配置接触插塞43。在接触插塞43的上表面上配置作为阱线cpwell发挥功能的布线层44。
[0093]
(行解码器的区块构成例)
[0094]
实施方式的非易失性半导体存储装置20的行解码器28的区块构成的一例如图5所示。如图5所示，行解码器28具备多个传输开关51(51a、51b、
…
)、以及多个区块解码器52(52a、52b、
…
)。
[0095]
一个传输开关组51以及一个区块解码器52例如被分配给一个区块blk。在图5的一例中，传输开关组51a以及区块解码器52a被分配给区块blk0，传输开关组51b以及区块解码器52b被分配给区块blk1。在以下的说明中，将成为写入、读出以及擦除的对象的区块称作“选择区块blk”，将选择区块blk以外的区块称作“非选择区块blk”。
[0096]
此外，在以下的说明中，在对传输开关组51a以及区块解码器52a所对应的节点、和传输开关组51b以及区块解码器52b所对应的节点进行区别的情况下，对附图标记的末尾附加_a以及_b等来区别。例如，连接在传输开关组51a与区块解码器52a之间的选择区块节点blksel被称作选择区块节点blksel_a，连接在传输开关组51b与区块解码器52b之间的选择区块节点blksel被称作选择区块节点blksel_b。另外，在不对传输开关组51a以及区块解码器52a所对应的节点、和传输开关组51b以及区块解码器52b所对应的节点进行区别的情况下，不在附图标记的末尾附加_a以及_b等。
[0097]
传输开关组51例如具备(i 6)个传输晶体管ttr(ttr0～ttr5)。
[0098]
传输晶体管ttr0～ttri分别将从驱动器组27供给到布线cg(cg0～cgi)的电压向选择区块blk的字线wl0～wli传输。传输晶体管ttr0～ttri分别具备连接于对应的区块blk
的字线wl0～wli的第一端、连接于布线cg0～cgi的第二端、以及共通地连接于节点blksel的栅极。
[0099]
传输晶体管ttr(i 1)～(i 4)分别将从驱动器组27供给到布线sgdl(sgdl0～sgdl3)的电压向选择区块blk的选择栅极线sgd0～sgd3传输。传输晶体管ttr(i 1)～(i 4)分别具备连接于对应的区块blk的选择栅极线sgd0～sgd3的第一端、连接于布线sgdl0～布线sgdl3的第二端、以及共通地连接于节点blksel的栅极。
[0100]
传输晶体管ttr(i 5)将从驱动器组27供给到布线sgsl的电压向选择区块blk的栅极线sgs传输。传输晶体管ttr(i 5)具备连接于对应的区块的选择区块栅极线sgs的第一端、连接于布线sgsl的第二端、以及连接于节点blksel的栅极。
[0101]
区块解码器52在数据的写入、读出以及擦除时，对从寄存器24接收到的区块地址信号进行解码。区块解码器52在解码的结果是判定为与区块解码器52对应的区块blk是选择区块的情况下，向节点blksel输出“h”电平的信号。
[0102]
此外，区块解码器52在判定为对应的区块blk不是选择区块的情况下，向节点blksel输出“l”电平的信号。向节点blksel输出的信号在“h”电平时，使传输晶体管ttr0～ttr(i 5)成为导通状态，在“l”电平时，使传输晶体管ttr0～ttr(i 5)成为截止状态。
[0103]
区块解码器52具备坏区块标志电路53，该坏区块标志电路53具有存储多值数据的多个锁存电路。具体而言，区块解码器52a具备坏区块标志电路53a，区块解码器52b具备坏区块标志电路53b。这里，所谓多值数据是指，多个测试存储分区的每一个中的坏区块标志的信息。此外，所谓多个测试存储分区的每一个中的坏区块标志的信息是指，表示在各区块中是否产生了单元测试等异常的信息。在以下的说明中，作为多值数据的一例，将表示在各区块blk中是否产生了单元测试等异常的信息也被称作“坏区块标志的数据”。另外，坏区块标志的数据例如也可以是，单元测试的合格/失败信息、输入缓冲器的写入时间的可否判定信息、以及失败比特计数的判定测试。
[0104]
例如在选择区块blk中产生了异常(为坏区块)的情况下，区块解码器52基于在坏区块标志电路53内的锁存电路中保持的信息，能够将节点blksel所输出的信号设为“l”。
[0105]
因此，例如在选择区块blk所对应的传输开关组51中，在该选择区块blk为正常(不是坏区块)的情况下，传输晶体管ttr0～ttr(i 5)设为导通状态。由此，字线wl0～wli分别连接于布线cg0～cgi。选择栅极线sgd0～sgd3分别连接于布线sgdl0～sgdl3。选择栅极sgs连接于布线sgsl。
[0106]
另一方面，在选择区块blk所对应的传输开关组51中，在该选择区块blk为坏区块的情况下，传输晶体管ttr0～ttr(i 5)设为截止状态。由此，字线wl被从布线cg电切断，选择栅极线sgd以及sgs分别被从布线sgdl以及sgsl电切断。
[0107]
此外，在非选择区块blk所对应的传输开关组51中，在非选择区块blk为坏区块的情况下，传输晶体管ttr0～ttr(i 5)设为截止状态。由此，字线wl被从布线cg电切断，选择栅极线sgd以及sgs分别被从布线sgdl以及sgsl电切断。
[0108]
区块解码器52例如根据从控制器10发出的指令，在非选择区块blk不是坏区块(在坏区块标志的数据的条件下能够使用)的情况下，基于在坏区块标志电路53内的锁存电路中保持的信息，能够将在非选择区块blk中节点blksel所输出的信号设为“h”。
[0109]
因此，例如在非选择区块blk所对应的传输开关组51中，在该非选择区块blk不是
坏区块(在坏区块标志的数据的条件下能够使用)的情况下，传输晶体管ttr0～ttr(i 5)设为导通状态。由此，字线wl0～wli分别连接于布线cg0～cgi。选择栅极线sgd0～sgd3分别连接于布线sgdl0～sgdl3。选择栅极sgs连接于布线sgsl。
[0110]
驱动器组27按照从寄存器24接收到的地址add，向布线cg、sgdl以及sgsl供给电压。布线cg、sgdl以及sgsl将从驱动器组27供给的各电压对传输开关51a、51b、
…
的每一个传输。
[0111]
(区块解码器的电路构成例)
[0112]
实施方式的非易失性半导体存储装置20的区块解码器52的电路构成的一例如图6所示。在图6中，作为区块解码器52的一例，示出区块blk0所对应的区块解码器52a的构成。如图6所示，区块解码器52a具备n沟道mos晶体管tr3、tr4、tr6～tr10，p沟道mos晶体管tr1、tr2、tr5，反相器inv1～3，以及坏区块标志电路53a。
[0113]
p沟道mos晶体管tr1具备连接于电压vdd的第一端、连接于节点n2_a的第二端、以及连接于节点rdec的栅极。电压vdd例如为电源电压，是能够将区块解码器52a内的各晶体管tr设为导通状态的电压。节点rdec是被输入区块地址解码的使能(enable)信号的节点。例如在将区块解码器52a禁用(disabled)时，节点rdec被设定为“l”电平，在使其使能时，被设定为“h”电平。
[0114]
p沟道mos晶体管tr2具备连接于电压vdd的第一端、连接于节点n2_a的第二端、以及连接于节点sel的栅极。节点sel是被输入通过反相器inv1将节点n2_a的电压电平反相后的信号的节点。
[0115]
反相器inv1具备连接于节点n2_a的输入端、以及连接于节点sel的输出端。即，反相器inv1将节点n2_a中的电压电平反相，并将其向节点sel输出。即，节点n2_a以及节点sel具有彼此反相的逻辑电平的信号。
[0116]
反相器inv2具备连接于节点sel的输入端、以及连接于节点rdecadn的输出端。即，反相器inv2将节点sel中的电压电平反相，并将其向节点rdecadn输出。即，节点sel以及节点rdecadn具有彼此反相的逻辑电平的信号。节点rdecadn是被输入通过反相器inv2将节点sel的电压电平反相后的信号的节点。
[0117]
反相器inv3具备连接于节点rdecadn的输入端、以及连接于n沟道mos晶体管tr3的第一端的输出端。即，反相器inv3将节点rdecadn中的电压电平反相，并将其向n沟道mos晶体管tr3的第一端输出。即，节点rdecadn以及n沟道mos晶体管tr3的第一端具有彼此反相的逻辑电平的信号。
[0118]
n沟道mos晶体管tr3、tr4串联连接于反相器inv3的输出端、与节点blksel_a之间。具体而言，n沟道mos晶体管tr3的第一端连接于反相器inv3的输出端，n沟道mos晶体管tr4的第二端连接于节点blksel_a。n沟道mos晶体管tr3、tr4在栅极分别被供给信号bston。
[0119]
p沟道mos晶体管tr5具备与n沟道mos晶体管tr6的第二端连接的第一端、连接于节点blksel_a的第二端、以及连接于节点rdecadn的栅极。节点blksel_a例如在区块blk0为选择区块blk的情况下，可成为“h”电平。此外，节点blksel_a在区块blk0为非选择区块blk的情况下，可成为“l”电平。
[0120]
n沟道mos晶体管tr6具备连接于节点vrdec的第一端、与p沟道mos晶体管tr5的第一端连接的第二端、以及连接于节点blksel_a的栅极。节点vrdec是用于供给高电压的节
点。
[0121]
n沟道mos晶体管tr7～tr8串联连接于节点n2_a与n沟道mos晶体管tr9的第一端之间。具体而言，n沟道mos晶体管tr7的第一端连接于节点n2_a，n沟道mos晶体管tr8的第二端连接于n沟道mos晶体管tr9的第一端。n沟道mos晶体管tr7～tr8在栅极分别被供给信号arowa～arowe。信号arowa～arowe是基于区块地址信号而生成的信号，在区块blk0为选择区块的情况下，分别将n沟道mos晶体管tr7～tr8设为导通状态。
[0122]
n沟道mos晶体管tr9具备与n沟道mos晶体管tr8的第二端连接的第一端、连接于节点n1_a的第二端、以及连接于信号rdec的栅极。节点n1_a是向后述的坏区块标志电路53a供给电压电平的节点。
[0123]
n沟道mos晶体管tr10具备连接于节点n1_a的第一端、连接于电压vss的第二端、以及连接于信号rombaen的栅极。
[0124]
通过这些p沟道mos晶体管tr1、n沟道mos晶体管tr7～tr10，构成输入地址解码部，当信号arowa～arowe、信号rdec以及信号rombaen全部为“h”电平时，节点n2_a被接地而成为“l”电平。在以下的说明中，将p沟道mos晶体管tr1以及n沟道mos晶体管tr7～tr10的构成称作输入地址解码部。
[0125]
与此相对，只要不将节点n2_a接地，则节点n2_a维持“h”电平。如此，输入地址解码部向反相器inv1输出节点n2_a的电压电平。
[0126]
在以下的第一～第三实施方式的非易失性半导体存储装置20的说明中，在行解码器28中，例如区块解码器52a的共通部分也适用相同的表示，省略详细说明，对不同的部分进行说明。
[0127]
(第一实施方式)
[0128]
第一实施方式的非易失性半导体存储装置20的坏区块标志电路53的电路构成的一例如图7所示。在图7中，作为坏区块标志电路53的一例，示出区块blk0所对应的坏区块标志电路53a的构成。第一实施方式的非易失性半导体存储装置20的坏区块标志电路53，具有作为多值数据的一例的2比特的坏区块标志的数据。
[0129]
(第一实施方式的坏区块标志电路的电路构成例)
[0130]
如图7所示，坏区块标志电路53a由n沟道mos晶体管tr11～tr25、以及反相器inv4～inv7构成。
[0131]
n沟道mos晶体管tr11、tr12串联连接于节点n1_a、与电压vss之间。具体而言，n沟道mos晶体管tr11的第一端连接于节点n1_a，n沟道mos晶体管tr12的第二端连接于电压vss。n沟道mos晶体管tr11在栅极被供给节点gd_a1。此外，n沟道mos晶体管tr12在栅极被供给信号arow_a1。即，在节点gd_a1以及信号arow_a1为“h”电平的情况下，节点n1_a成为“l”电平。在以下的说明中，将在该节点gd_a1以及信号arow_a1为“h”电平的情况下向节点n1_a传输“l”电平的n沟道mos晶体管tr11、tr12称作“第一晶体管组”。
[0132]
反相器inv4、inv5交叉连接从而构成第一锁存电路。具体而言，反相器inv4具备连接于节点gd_a1的输入端、以及连接于节点bd_a1的输出端。此外，反相器inv5具备连接于节点bd_a1的输入端、以及连接于节点gd_a1的输出端。即，节点gd_a1以及节点bd_a1具有彼此反相的逻辑电平。具体而言，具有1比特的坏区块标志的数据。1比特的坏区块标志的数据例如在节点gd_a1以及节点bd_a1分别为“h”电平以及“l”电平的情况下，表示区块blk0不是坏
区块，在分别为“l”电平以及“h”电平的情况下，表示区块blk0为坏区块。在以下的说明中，也将反相器inv4、inv5被交叉连接而成的第一锁存电路的一例称作“锁存电路a”。
[0133]
n沟道mos晶体管tr13、tr14串联连接于节点gd_a1、与电压vss之间。具体而言，n沟道mos晶体管tr13的第一端连接于节点gd_a1，n沟道mos晶体管tr14的第二端连接于电压vss。n沟道mos晶体管tr13在栅极中被供给节点rfset_a1。此外，n沟道mos晶体管tr14被供给节点set。
[0134]
节点rfset_a1被传输用于向锁存电路a设置区块blk0为坏区块这一意思的信息的信号。具体而言，在节点rfset_a1为“h”电平的情况下，向gd_a1传输“l”电平，从而向坏区块标志电路53a的锁存电路a设置区块blk0为坏区块这一意思的信息。在以下的说明中，将向锁存电路a设置为坏区块这一意思的信息的n沟道mos晶体管tr13、tr14称作“第一数据设置部”。
[0135]
n沟道mos晶体管tr15、tr16串联连接于节点bd_a1、电压vss之间。具体而言，n沟道mos晶体管tr15的第一端连接于节点bd_a1，n沟道mos晶体管tr16的第二端连接于电压vss。n沟道mos晶体管tr15在栅极中被供给节点rfrst_a1。此外，n沟道mos晶体管tr16被供给节点sel。
[0136]
节点rfrst_a1被传输用于从锁存电路a复位出区块blk0为坏区块这一意思的信息的信号。具体而言，在节点rfrst_a1为“h”电平的情况下，向bd_a1传输“l”电平，区块blk0不是坏区块这一意思的信息被从坏区块标志电路53a的锁存电路a复位。在以下的说明中，将从锁存电路a复位为坏区块这一意思的信息的n沟道mos晶体管tr15、tr16称作“第一数据复位部”。
[0137]
n沟道mos晶体管tr17～tr19串联连接于节点pbusbs、与电压vss之间。具体而言，n沟道mos晶体管tr17的第一端连接于节点pbusbs，n沟道mos晶体管tr19的第二端连接于电压vss。
[0138]
n沟道mos晶体管tr17在栅极中被供给节点sel。此外，n沟道mos晶体管tr18被供给节点blksense_a1。而且，n沟道mos晶体管tr19被供给节点bd_a1。节点blksense_a1是用于是否以锁存电路a的信息作为对象的节点。
[0139]
节点pbusbs例如是被传输以下信号的节点(坏区块标志电路53的感测节点)，该信号用于感测在包含坏区块标志电路53a的全部的坏区块标志电路53中保持的信息。节点pbusbs例如在感测对象的坏区块标志电路53所对应的区块blk为坏区块的情况下，成为“h”电平的浮置状态，在不是坏区块的情况下，成为“l”电平。在以下的说明中，将用于感测锁存电路a的信息的n沟道mos晶体管tr17～tr19称作“第二晶体管组”。
[0140]
n沟道mos晶体管tr20、tr21串联连接于节点n1_a、与电压vss之间。具体而言，n沟道mos晶体管tr20的第一端连接于节点n1_a，n沟道mos晶体管tr21的第二端连接于电压vss。n沟道mos晶体管tr20在栅极中被供给节点gd_a2。此外，n沟道mos晶体管tr21在栅极中被供给信号arow_a2。即，在节点gd_a2以及信号arow_a2为“h”电平的情况下，节点n1_a成为“l”电平。在以下的说明中，将在该节点gd_a2以及信号arow_a2为“h”电平的情况下，向节点n1_a传输“l”电平的n沟道mos晶体管tr20、tr21称作“第三晶体管组”。
[0141]
反相器inv6、inv7被交叉连接从而构成第二锁存电路。具体而言，反相器inv6具备连接于节点gd_a2的输入端、以及连接于节点bd_a2的输出端。此外，反相器inv7具备连接于
节点bd_a2的输入端、以及连接于节点gd_a2的输出端。即，节点gd_a2以及节点bd_a2具有彼此反相的逻辑电平。具体而言，具有1比特的坏区块标志的数据。1比特的坏区块标志的数据例如在节点gd_a2以及节点bd_a2分别为“h”电平以及“l”电平的情况下，表示区块blk0不是坏区块，在分别为“l”电平以及“h”电平的情况下，表示区块blk0为坏区块。在以下的说明中，也将反相器inv6、inv7被交叉连接而成的第二锁存电路的一例称作“锁存电路b”。
[0142]
n沟道mos晶体管tr22具备连接于节点gd_a2的第一端、与n沟道mos晶体管tr14的第一端连接的第二端、以及连接于信号rfset_a2的栅极。
[0143]
节点rfset_a2被传输用于向锁存电路b设置区块blk0为坏区块这一意思的信息的信号。具体而言，在节点rfset_a2为“h”电平的情况下，向gd_a2传输“l”电平，向坏区块标志电路53a的锁存电路b设置区块blk0为坏区块这一意思的信息。在以下的说明中，将向锁存电路b设置为坏区块这一意思的信息的n沟道mos晶体管tr22称作“第二数据设置部”。
[0144]
n沟道mos晶体管tr23具备连接于节点bd_a2的第一端、与n沟道mos晶体管tr16的第一端连接的第二端、以及连接于信号rfrst_a2的栅极。
[0145]
节点rfrst_a2被传输用于从锁存电路b复位出区块blk0为坏区块这一意思的信息的信号。具体而言，在节点rfset_a2为“h”电平的情况下，向gd_a2传输“l”电平，向坏区块标志电路53a的锁存电路b复位出区块blk0不是坏区块这一意思的信息。在以下的说明中，将从锁存电路b复位为坏区块这一意思的信息的n沟道mos晶体管tr23称作“第二数据复位部”。
[0146]
n沟道mos晶体管tr24、tr25串联连接于n沟道mos晶体管tr17的第二端与电压vss之间。具体而言，n沟道mos晶体管tr24的第一端连接于n沟道mos晶体管tr17的第二端，n沟道mos晶体管tr25的第二端连接于电压vss。
[0147]
n沟道mos晶体管tr24在栅极中被供给节点blksense_a2。此外，n沟道mos晶体管tr25被供给节点bd_a2。节点blksense_a2是用于是否以锁存电路b的信息为对象的节点。在以下的说明中，将用于感测锁存电路b的信息的n沟道mos晶体管tr24、tr25称作“第四晶体管组”。
[0148]
如以上说明那样，根据第一实施方式，坏区块标志电路53具备作为第一锁存电路以及第二锁存电路的一例的锁存电路a以及锁存电路b，能够具有作为多值数据的一例的2比特的坏区块标志的数据。即，坏区块标志电路53通过登记作为坏区块标志的数据的两个测试分区的信息，来选择坏区块标志的数据，从而能够将作为坏区块登记的非选择区块blk的状态切换为选择区块blk来使用。另外，在后面说明坏区块标志电路53由作为坏区块登记的非选择区块blk切换为选择区块blk的动作。
[0149]
(单元测试的动作例)
[0150]
接下来，对第一实施方式的坏区块标志电路53的单元测试的动作的一例进行说明。具体而言，坏区块标志电路53在2比特的坏区块标志的数据中，设定两个单元测试结果的坏区块标志的数据。第一个是在锁存电路a中保持的1比特，例如是作为mlc的四值的单元测试结果。第二个是在锁存电路b中保持的1比特，例如是作为slc的二值的单元测试结果。在以下的说明中，将作为mlc方式的四值的单元测试称作mlc的单元测试。此外，将作为slc方式的二值的单元测试称作slc的单元测试。
[0151]
第一实施方式的非易失性半导体存储装置20的单元测试的动作的一例如图8a以
及图8b所示。在针对非易失性半导体存储装置20的单元测试中，由测试仪进行各种测试，从存储单元阵列21中检测坏区块。该检测出的坏区块的地址被写入存储单元阵列21。
[0152]
如上述那样，通过坏区块标志电路53内的多个锁存电路，在每1比特中登记不同的单元测试的坏区块标志。即，由于第一实施方式的区块解码器52具有2比特的坏区块标志的数据，因此被以四值写入存储单元阵列21。另外，也可以将各单元测试的1比特的坏区块标志的数据以二值写入存储单元阵列21。但是，实际上不限于这些例子。
[0153]
在步骤s11中，行解码器28基于从寄存器24中接收到地址add中的行地址后的行地址，来选择对象的区块blk。具体而言，行解码器28例如通过区块解码器52a，将向节点blksel_a输出的信号设为“h”，从而将对象的区块blk0设定为选择区块blk。
[0154]
在步骤s12中，行解码器28对于对象的区块blk执行mlc的单元测试。具体而言，行解码器28例如通过区块解码器52a，对于设为选择区块blk的区块blk0执行mlc的单元测试。
[0155]
在步骤s13中，行解码器28对于对象的区块blk，在为坏区块的情况下，处理向步骤s14前进。在不是坏区块的情况下，处理向步骤s15前进。
[0156]
在步骤s14中，行解码器28对于对象的区块blk，向作为第一锁存电路的一例的锁存电路a中设定。具体而言，行解码器28例如通过作为对象的blk0的区块解码器52a内的坏区块标志电路53a，将节点rfset_a1设为“h”电平。坏区块标志电路53a通过将节点rfset_a1设为“h”电平，从而向gd_a1传输“l”电平，向锁存电路a中设置区块blk0为坏区块这一意思的信息。
[0157]
在步骤s15中，在行解码器28基于从寄存器24接收到地址add中的行地址后的行地址而选择了全部区块blk的情况下，向步骤s16前进。在行解码器28从寄存器24接收到地址add中的行地址、且基于行地址内的区块地址而没有选择全部区块blk的情况下，返回步骤s11。
[0158]
在步骤s16中，行解码器28基于从寄存器24接收到地址add中的行地址后的行地址，选择对象的区块blk。具体而言，行解码器28例如通过区块解码器52a，将向节点blksel_a输出的信号设为“h”，将对象的区块blk0设定为选择区块blk。
[0159]
在步骤s17中，行解码器28对于对象的区块blk，执行slc的单元测试。具体而言，行解码器28例如通过区块解码器52a，对于设为选择区块blk的区块blk0，执行slc的单元测试。
[0160]
在步骤s18中，行解码器28对于对象的区块blk，在为坏区块的情况下，处理向步骤19前进。在不是坏区块的情况下，处理向步骤s20前进。
[0161]
在步骤s19中，行解码器28对于对象的区块blk，向作为第二锁存电路的一例的锁存电路b中设定。具体而言，行解码器28例如通过作为对象的blk0的区块解码器52a内的坏区块标志电路53a，将节点rfset_a2设为“h”电平。坏区块标志电路53a通过将节点rfset_a2设为“h”电平，从而向gd_a2传输“l”电平，向锁存电路b中设置区块blk0为坏区块这一意思的信息。
[0162]
在步骤s20中，在行解码器28基于从寄存器24接收到地址add中的行地址后的行地址而选择了全部区块blk的情况下，向步骤s21前进。在行解码器28从寄存器24接收到地址add中的行地址、且基于行地址内的区块地址而没有选择全部区块blk的情况下，返回步骤s16。
[0163]
在步骤s21中，行解码器28搜索锁存电路a以及锁存电路b。具体而言，行解码器28从区块blk0起依次检测是否向锁存电路a以及锁存电路b中设置了坏区块标志的数据。
[0164]
在步骤s22中，在锁存电路a以及锁存电路b中设置了坏区块标志的数据的情况下，行解码器28向感测放大模块29传输寄存器24的区块地址。
[0165]
在步骤s23中，在行解码器28基于从寄存器24接收到地址add中的行地址后的行地址而选择了全部区块blk的情况下，向步骤s24前进。在行解码器28从寄存器24接收到地址add中的行地址、且基于行地址内的区块地址而没有选择全部的区块blk的情况下，返回步骤s21。
[0166]
在步骤s24中，行解码器28在向感测放大模块29传输了全部锁存电路a以及锁存电路b中的坏区块标志的数据以及寄存器24的区块地址的数据之后，向存储单元阵列21中写入。
[0167]
如以上说明那样，根据第一实施方式，行解码器28在非易失性半导体存储装置20的单元测试中，能够向存储单元阵列21写入由不同的单元测试得出的多个坏区块标志的数据。具体而言，行解码器28在单元测试中，将坏区块标志的数据以四值的数据写入存储单元阵列21，所述坏区块标志的数据包含如下的单元测试结果：一方的锁存电路a所保持的1比特例如为mlc的单元测试结果，另一方的锁存电路b所保持的1比特例如为slc的单元测试结果。
[0168]
图9是表示四值的数据被写入存储单元阵列21的情况下的单元分布与阈值的关系的概略图。即，通过以不同的阈值电压向区块blk写入，从而能够将四值的数据写入存储单元阵列21。具体而言，图9例如对于单元分布，数据(data)“11”表示阈值电平level-0、数据“10”表示阈值电平level-1、数据“01”表示阈值电平level-2、以及数据“00”表示阈值电平level-3。
[0169]
图10示出了坏区块标志的数据的地址映射。该地址映射例如是通过上述的单元测试的动作(s11～s24)而被写入存储单元阵列21的坏区块标志的数据的一例。
[0170]
如图10所示，坏区块标志的数据的a的区域是在锁存电路a中保持的1比特，例如是mlc的单元测试结果。此外，坏区块标志的数据的b的区域是在锁存电路b中保持的1比特，例如是slc的单元测试结果。即，在区块地址(区块blk0、区块blk1、
…
)中，与mlc的单元测试、或者slc的单元测试对应地，在坏区块的情况下，向区块地址相应地设置“1”。
[0171]
在图10中，“0”表示区块地址良好。此外，“1”表示区块地址不良。即，例如区块blk0为，mlc的单元测试以及slc的单元测试均为良好。此外，区块blk1为，mlc的单元测试不良，但slc的单元测试为良好。区块blk2为，mlc的单元测试为良好，但slc的单元测试为不良。区块blk3为，mlc的单元测试为不良，且slc的单元测试为不良。
[0172]
图11是表示坏区块标志的数据与判定的关系的一例的图。根据第一实施方式，如图11所示，非易失性半导体存储装置20基于作为坏区块标志的a的1比特为mlc的单元测试的结果、以及作为坏区块标志的b的另一1比特为slc的单元测试的结果，能够将非选择区块blk用作选择区块blk。即，在图11中，例如，在mlc的单元测试的结果为不良但slc的单元测试的结果为良好的情况下，在mlc中不能使用但在slc中能够使用(“在b中可以”)。在以下的说明中，将mlc的单元测试以及slc的单元测试均良好称作完全良好。此外，将mlc的单元测试以及slc的单元测试均不良称作完全不良。但是，实际上不限于这些例子。
[0173]
(加电复位的动作例)
[0174]
接下来，对第一实施方式的坏区块标志电路53的加电复位的动作的一例进行说明。
[0175]
如图12所示，表示第一实施方式的非易失性半导体存储装置20的加电复位的动作的一例。为了方便说明，例如对加电复位处理中的设定标志的动作方法进行说明。
[0176]
非易失性半导体存储装置20在检测到接入电源后，通过定序器25执行加电复位处理作为初始化动作。
[0177]
在该加电复位处理中，读出在存储单元阵列21中存储的坏区块地址，并向对应的锁存电路a以及锁存电路b的单方或者双方设置。
[0178]
在步骤s31中，定序器25通过感测放大模块29从存储单元阵列21读出坏区块的数据。具体而言，从存储单元阵列21读出坏区块地址、列置换信息以及调整信息，并向感测放大模块29传输。另外，存储单元阵列21所存储的坏区块地址被读出的数据，也可以是坏区块地址、列置换信息以及调整信息以外的数据，不被限定。
[0179]
在步骤s32中，定序器25感测通过感测放大模块29读出的坏区块地址的数据，并向寄存器24传输感测后读出的坏区块的数据。
[0180]
在步骤s33中，行解码器28基于从寄存器24接收到地址add中的行地址后的行地址，向锁存电路a以及锁存电路b设置坏区块标志的数据。具体而言，行解码器28从区块blk0起依次向锁存电路a以及锁存电路b设置坏区块标志的数据。而且，行解码器28将锁存电路a以及锁存电路b的数据均为“0”、即mlc的单元测试以及slc的单元测试结果为完全良好的区块设为选择blk，将除此以外的区块设为非选择blk。
[0181]
在步骤s34中，在行解码器28基于从寄存器24接收到地址add中的行地址后的行地址而选择了全部区块blk的情况下，向步骤s35前进。在行解码器28从寄存器24接收到地址add中的行地址、且基于行地址内的区块地址而没有选择全部区块blk的情况下，返回步骤s33。
[0182]
在步骤s35中，当选择了全部区块blk后，定序器25使非易失性半导体存储装置20成为能够访问的芯片就绪(chip ready)状态，能够从控制器10受理指令。
[0183]
如以上说明那样，根据第一实施方式，行解码器28在非易失性半导体存储装置20的加电复位中，完成向锁存电路a以及锁存电路b设置多个坏区块标志的数据的处理。行解码器28通过完成向锁存电路a以及锁存电路b设置多个坏区块标志的数据的处理，将在不同的单元测试中判断为不良的坏区块地址设为非选择区块blk。即，行解码器28在基于多值数据判断为坏区块的情况下，切换为非选择区块，在判断为不是坏区块的情况下，切换为选择区块。即，全部的区块blk在有坏区块标志的情况下，设为非选择区块blk。
[0184]
(slc缓存(slc buffer)的动作例)
[0185]
接下来，对第一实施方式的坏区块标志电路53的第一指令的一例即slc缓存的动作的一例进行说明。如图11所示，若在不同的单元测试中，一方的mlc的单元测试为不良但另一方的slc的单元测试为良好，则区块blk能够作为slc专用来使用。即，在加电复位处理后，根据来自控制器10的指令，例如在第一指令也就是使用slc缓存时，基于坏区块标志的a的1比特为mlc的单元测试的结果、以及坏区块标志的b的另一1比特为slc的单元测试的结果，能够将非选择区块blk切换为选择区块来使用。另外，关于将非选择区块blk切换为选择
区块的动作方法，不仅可以根据来自控制器10的指令，例如也可以通过定序器25从寄存器24中读入特定的指令寄存器来执行。但是，实际上不限于这些例子。
[0186]
如图13所示，表示第一实施方式的非易失性半导体存储装置20的slc缓存的动作的一例。这里，关于slc缓存的动作，例如对在接入电源且加电复位处理后根据来自控制器10的指令而使用slc缓存时的情况进行说明。
[0187]
在步骤s41中，当接入电源后，定序器25实施加电复位处理。
[0188]
在步骤s42中，行解码器28搜索锁存电路a以及锁存电路b。具体而言，行解码器28通过区块解码器52从区块blk0起依次检测是否在锁存电路a以及锁存电路b中设置了坏区块标志的数据。
[0189]
在步骤s43中，行解码器28从坏区块地址中提取锁存电路a为“1”且锁存电路b为“0”的坏区块，在为该条件的对象坏区块的情况下，向步骤s44前进。行解码器28从坏区块地址中提取锁存电路a为“1”且锁存电路b为“0”的坏区块，在不是该条件的对象坏区块的情况下，向步骤s45前进。
[0190]
在步骤s44中，行解码器28将对象坏区块由非选择区块设定为选择区块。具体而言，行解码器28在通过区块解码器，基于锁存电路a为“1”且锁存电路b为“0”的条件，判定为设为对象的区块blk为选择区块的情况下，向节点blksel输出“h”电平的信号。即，行解码器28由非选择区块切换为选择区块。
[0191]
在步骤s45中，行解码器28通过区块解码器52，在数据的写入、读出以及擦除时，对从寄存器24接收到的区块地址信号进行解码，对选择区块执行数据的写入、读出以及擦除。即，行解码器28对存储单元阵列21执行写入。
[0192]
如以上说明那样，根据第一实施方式，行解码器28根据寄存器的指令，基于多值数据，由非选择区块切换为选择区块。具体而言，例如，在非易失性半导体存储装置20的第一指令的一例、也就是使用slc缓存时，基于作为多个坏区块标志的数据的、锁存电路a以及锁存电路b的数据，将在不同的单元测试中判断为不良的坏区块地址由非选择区块blk切换为选择区块blk。即，非选择区块blk基于多个坏区块标志的数据，由非选择区块blk成为选择区块。
[0193]
(第一实施方式的效果)
[0194]
根据第一实施方式，行解码器28能够在切换选择区块blk与非选择区块blk的区块解码器内具备作为第一锁存电路以及第二锁存电路的一例的锁存电路a以及锁存电路b，并具有作为多值数据的一例的2比特的坏区块标志的数据。即，坏区块标志电路53通过登记作为坏区块标志的数据的两个测试分区的信息，来选择坏区块标志的数据，从而能够将作为坏区块登记后的非选择区块blk切换为选择区块blk来使用。
[0195]
根据第一实施方式，行解码器28能够对坏区块进行分类，例如能够根据来自控制器10的第一指令，将坏区块之中的一部分用作选择区块。由此，提高了非易失性半导体存储装置20作为nand闪存的单体测试的良品率。此外，非易失性半导体存储装置20通过将坏区块之中的一部分用作选择区块，能够增加控制器10可使用的区块blk数。
[0196]
(第二实施方式)
[0197]
如图14所示，表示第二实施方式的非易失性半导体存储装置20的坏区块标志电路53的电路构成的一例。在图14中，作为坏区块标志电路53的一例，示出区块blk0所对应的坏
区块标志电路53a2的构成。第二实施方式的非易失性半导体存储装置20的坏区块标志电路53具有作为多值数据的一例的3比特的坏区块标志的数据。
[0198]
(第二实施方式的坏区块标志电路的电路构成例)
[0199]
如图14所示，坏区块标志电路53a2具备n沟道mos晶体管tr31～tr51、以及反相器inv8～inv13。
[0200]
坏区块标志电路53a2例如相对于第一实施方式的坏区块标志电路53a的构成，还具备作为第三锁存电路的一例的锁存电路c、向锁存电路c设置为坏区块这一意思的信息的第三数据设置部、从锁存电路c复位为坏区块这一意思的信息的第三数据复位部、向节点n1_a传输“l”电平的第五晶体管组、以及用于感测锁存电路c的信息的第六晶体管组。
[0201]
如图14所示，在坏区块标志电路53a2中，由n沟道mos晶体管tr31～tr45与反相器inv8～inv11构成的结构，和第一实施方式的坏区块标志电路53a的由n沟道mos晶体管tr11～tr25与反相器inv4～inv7构成的结构相同。
[0202]
n沟道mos晶体管tr46、tr47串联连接于节点n1_a与电压vss之间。具体而言，n沟道mos晶体管tr46的第一端连接于节点n1_a，n沟道mos晶体管tr47的第二端连接于电压vss。n沟道mos晶体管tr46的栅极中被供给节点gd_a3。此外，n沟道mos晶体管tr47被供给信号arow_a3。即，在节点gd_a3以及信号arow_a3为“h”电平的情况下，节点n1_a成为“l”电平。在以下的说明中，将在该节点gd_a3以及信号arow_a3为“h”电平的情况下，向节点n1_a传输“l”电平的n沟道mos晶体管tr46、tr47称作“第五晶体管组”。
[0203]
反相器inv12、inv13被交叉连接，构成第三锁存电路。具体而言，反相器inv12具备连接于节点gd_a3的输入端、以及连接于节点bd_a3的输出端。此外，反相器inv13具备连接于节点bd_a3的输入端、以及连接于节点gd_a3的输出端。即，节点gd_a3以及节点bd_a3具有彼此反相的逻辑电平。具体而言，具有1比特的坏区块标志的数据。1比特的坏区块标志的数据例如在节点gd_a3以及节点bd_a3分别为“h”电平以及“l”电平的情况下，表示区块blk0不是坏区块，在分别为“l”电平以及“h”电平的情况下，表示区块blk0为坏区块。在以下的说明中，也将反相器inv12、inv13被交叉连接的第三锁存电路的一例称作“锁存电路c”。
[0204]
n沟道mos晶体管tr48具备连接于节点gd_a3的第一端、与n沟道mos晶体管tr34的第一端连接的第二端、以及连接于信号rfset_a3的栅极。
[0205]
节点rfset_a3被传输用于向锁存电路c设置区块blk0为坏区块这一意思的信息的信号。具体而言，在节点rfset_a3为“h”电平的情况下，向gd_a3传输“l”电平，向坏区块标志电路53a的锁存电路c设置区块blk0为坏区块这一意思的信息。在以下的说明中，将向锁存电路c设置为坏区块这一意思的信息的n沟道mos晶体管tr48称作“第三数据设置部”。
[0206]
n沟道mos晶体管tr49具备连接于节点bd_a3的第一端、与n沟道mos晶体管tr36的第一端连接的第二端、以及连接于信号rfrst_a3的栅极。
[0207]
节点rfrst_a3被传输用于从锁存电路c复位区块blk0为坏区块这一意思的信息的信号。具体而言，在节点rfset_a3为“h”电平的情况下，向gd_a3传输“l”电平，向坏区块标志电路53a的锁存电路c复位区块blk0不是坏区块这一意思的信息。在以下的说明中，将从锁存电路c复位为坏区块这一意思的信息的n沟道mos晶体管tr49称作“第三数据复位部”。
[0208]
n沟道mos晶体管tr50、tr51串联连接于n沟道mos晶体管tr38的第二端与电压vss之间。具体而言，n沟道mos晶体管tr50的第一端连接于n沟道mos晶体管tr37的第二端，n沟
道mos晶体管tr51的第二端连接于电压vss。
[0209]
n沟道mos晶体管tr50的栅极被供给节点blksense_a3。此外，n沟道mos晶体管tr51的栅极被供给节点bd_a3。节点blksense_a3是用于是否以锁存电路c的信息为对象的节点。在以下的说明中，将用于感测锁存电路c的信息的n沟道mos晶体管tr50、tr51称作“第六晶体管组”。
[0210]
如以上说明那样，根据第二实施方式，坏区块标志电路53具备作为第一锁存电路、第二锁存电路、以及第三锁存电路的一例的、锁存电路a、锁存电路b、锁存电路c，能够具有作为多值数据的一例的3比特的坏区块标志的数据。即，坏区块标志电路53通过登记作为坏区块标志的数据的三个测试分区的信息，来选择坏区块标志的数据，能够将作为坏区块登记的非选择区块blk切换为选择区块blk来使用。另外，在后面说明坏区块标志电路53由作为坏区块登记的非选择区块blk切换为选择区块blk的动作。
[0211]
(单元测试的动作例)
[0212]
接下来，对第二实施方式的坏区块标志电路53的单元测试的动作的一例进行说明。具体而言，坏区块标志电路53例如在3比特的坏区块标志的数据中，设定三个单元测试结果的坏区块标志的数据。第一个是在锁存电路a中保持的1比特，例如作为tlc的八值的单元测试结果。第二个是在锁存电路b中保持的1比特，例如作为tlc的八值的tlctprog的单元测试结果。第三个是在锁存电路c中保持的1比特，例如作为slc的二值的单元测试结果。在以下的说明中，将作为tlc的八值的单元测试称作tlc的单元测试。这里，tlctprog是指向存储单元阵列21写入输入缓冲器的数据为止的时间。
[0213]
如图15a以及图15b所示，表示第二实施方式的非易失性半导体存储装置20的单元测试的动作的一例。
[0214]
如上述那样，通过坏区块标志电路53内的多个锁存电路，在每1比特中登记不同的单元测试的坏区块标志。即，由于第二实施方式的区块解码器52具有3比特的坏区块标志的数据，因此被以八值写入存储单元阵列21。另外，也可以将各单元测试的1比特的坏区块标志的数据以二值写入存储单元阵列21。但是，实际上不限于这些例子。
[0215]
在步骤s51中，行解码器28基于从寄存器24接收到地址add中的行地址后的行地址，选择对象的区块blk。
[0216]
在步骤s52中，行解码器28对于对象的区块blk，执行tlc的单元测试。
[0217]
在步骤s53中，行解码器28对于对象的区块blk，在为坏区块的情况下，处理向步骤s44前进。在不是坏区块的情况下，处理向步骤s45前进。
[0218]
在步骤s54中，行解码器28对于对象的区块blk，向作为第一锁存电路的一例的锁存电路a中设定。
[0219]
在步骤s55中，在行解码器28基于从寄存器24接收到地址add中的行地址后的行地址而选择了全部区块blk的情况下，向步骤s56前进。在行解码器28从寄存器24接收到地址add中的行地址、且基于行地址内的区块地址而没有选择全部区块blk的情况下，返回步骤s51。
[0220]
在步骤s56中，行解码器28基于从寄存器24接收到地址add中的行地址后的行地址，选择对象的区块blk。
[0221]
在步骤s57中，行解码器28对于对象的区块blk，执行tlctprog的单元测试。
[0222]
在步骤s58中，行解码器28对于对象的区块blk，在为坏区块的情况下，处理向步骤59前进。在不是坏区块的情况下，处理向步骤s60前进。
[0223]
在步骤s59中，行解码器28对于对象的区块blk，向作为第二锁存电路的一例的锁存电路b中设定。
[0224]
在步骤s60中，在行解码器28基于从寄存器24接收到地址add中的行地址后的行地址而选择了全部区块blk的情况下，向步骤s61前进。在行解码器28从寄存器24接收到地址add中的行地址、且基于行地址内的区块地址而没有选择全部区块blk的情况下，返回步骤s56。
[0225]
在步骤s61中，行解码器28基于从寄存器24接收到地址add中的行地址后的行地址，选择对象的区块blk。
[0226]
在步骤s62中，行解码器28对于对象的区块blk，执行slc的单元测试。
[0227]
在步骤s63中，行解码器28对于对象的区块blk，在为坏区块的情况下，处理向步骤54前进。在不是坏区块的情况下，处理向步骤s65前进。
[0228]
在步骤s64中，行解码器28对于对象的区块blk，向作为第三锁存电路的一例的锁存电路c中设定。具体而言，行解码器28例如通过作为对象的blk0的区块解码器52a内的坏区块标志电路53a，将节点rfset_a3设为“h”电平。坏区块标志电路53a通过将节点rfset_a3设为“h”电平，从而向gd_a3传输“l”电平，向锁存电路c设置区块blk0为坏区块这一意思的信息。
[0229]
在步骤s65中，在行解码器28基于从寄存器24接收到地址add中的行地址后的行地址而选择了全部区块blk的情况下，向步骤s66前进。在行解码器28从寄存器24接收到地址add中的行地址、且基于行地址内的区块地址而没有选择全部区块blk的情况下，返回步骤s61。
[0230]
在步骤s66中，行解码器28搜索锁存电路a、锁存电路b、以及锁存电路c。具体而言，行解码器28从区块blk0起依次检测是否在锁存电路a、锁存电路b、以及锁存电路c中设置了坏区块标志的数据。
[0231]
在步骤s67中，行解码器28在锁存电路a、锁存电路b、以及锁存电路c中设置了坏区块标志的数据的情况下，向感测放大模块29传输寄存器24的区块地址。
[0232]
在步骤s68中，在行解码器28基于从寄存器24接收到地址add中的行地址后的行地址而选择了全部区块blk的情况下，向步骤s69前进。在行解码器28从寄存器24接收到地址add中的行地址、且基于行地址内的区块地址而没有选择全部区块blk的情况下，返回步骤s66。
[0233]
在步骤s69中，行解码器28在向感测放大模块29传输了全部锁存电路a、锁存电路b、以及锁存电路c中的坏区块标志的数据以及寄存器24的区块地址的数据之后，向存储单元阵列21中写入。
[0234]
如以上说明那样，根据第二实施方式，行解码器28在非易失性半导体存储装置20的单元测试中，能够向存储单元阵列21写入由不同的单元测试得出的多个坏区块标志的数据。具体而言，行解码器28在单元测试中，将坏区块标志的数据以八值的数据写入存储单元阵列21，所述坏区块标志的数据包含如下的单元测试结果：锁存电路a所保持的1比特例如为tlc(八值)的单元测试结果、锁存电路b所保持的1比特例如为tlc(八值)tprg的单元测试
结果、锁存电路c所保持的1比特例如为slc的单元测试结果。
[0235]
图16是表示八值的数据被写入存储单元阵列21的情况下的单元分布与阈值的关系的概略图。即，通过以不同的阈值电压向区块blk写入，从而能够将八值的数据写入存储单元阵列21。具体而言，图16例如对于单元分布，示出了数据“111”为阈值电平level-0、数据“110”为阈值电平level-1、数据“101”为阈值电平level-2、数据“100”为阈值电平level-3、数据“011”为阈值电平level-4、数据“010”为阈值电平level-5、数据“001”为阈值电平level-6、以及数据“000”为阈值电平level-7。
[0236]
图17示出了坏区块标志的数据的地址映射。该地址映射例如是通过上述的单元测试的动作(s51～s69)而被写入存储单元阵列21的坏区块标志的数据的一例。
[0237]
如图17所示，坏区块标志的数据的a的区域是在锁存电路a中保持的1比特，例如为tlc的单元测试结果。坏区块标志的数据的b的区域是在锁存电路b中保持的1比特，例如为tlctprog的单元测试结果。坏区块标志的数据的c的区域是在锁存电路c中保持的1比特，例如为slc的单元测试结果。即，在区块地址(区块blk0、区块blk1、
…
)中，与tlc的单元测试、tlctprog的单元测试以及slc的单元测试对应，在坏区块的情况下，与区块地址相应地设置“1”。
[0238]
在图17中，“0”表示区块地址为良好。此外，“1”表示区块地址为不良。即，例如在区块blk0中，tlc的单元测试、tlctprog以及slc的单元测试均为良好。
[0239]
图18是表示坏区块标志的数据与判定的关系的一例的图。根据第二实施方式，如图18所示，非易失性半导体存储装置20基于作为坏区块标志的a的1比特为tlc的单元测试的结果、作为坏区块标志的b的1比特为tlctprog的单元测试的结果、以及作为坏区块标志的c的1比特为slc的单元测试的结果，能够将非选择区块blk用作选择区块blk。
[0240]
在图18中，例如在tlc的单元测试的结果为不良且slc的单元测试的结果为良好的情况下，虽然在tlc中不能使用但在slc中能够使用(“在c中可以”)。此外，例如在tlc的单元测试以及slc的单元测试的结果为不良且tlctprog的单元测试的结果为良好的情况下，虽然在tlc中不能使用，但能够在tlctprog的时间较慢的条件下使用(“在b中可以”)。但是，实际上不限于这些例子。
[0241]
(加电复位的动作例)
[0242]
接下来，对第二实施方式的坏区块标志电路53的加电复位的动作的一例进行说明。
[0243]
如图19所示，表示第二实施方式的非易失性半导体存储装置20的加电复位的动作的一例。为了方便说明，例如对加电复位处理中的设定标志的动作方法进行说明。
[0244]
非易失性半导体存储装置20在检测到接入电源后，通过定序器25执行加电复位处理作为初始化动作。
[0245]
在该加电复位处理中，读出在存储单元阵列21中存储的坏区块地址，向对应的锁存电路a、锁存电路b、以及锁存电路c中的一个或者全部设置。
[0246]
在步骤s71中，定序器25通过感测放大模块29从存储单元阵列21中读出坏区块的数据。
[0247]
在步骤s72中，定序器25通过感测放大模块29感测所读出的坏区块地址的数据，并向寄存器24传输感测并读出的坏区块的数据。
[0248]
在步骤s73中，行解码器28基于从寄存器24接收到地址add中的行地址后的行地址，向锁存电路a、锁存电路b、以及锁存电路c设置坏区块标志的数据。具体而言，行解码器28从区块blk0起依次向锁存电路a、锁存电路b、以及锁存电路c设置坏区块标志的数据。而且，行解码器28将锁存电路a、锁存电路b、以及锁存电路c的数据全部为“0”、即tlc的单元测试、tlctprog的单元测试以及slc的单元测试结果为完全良好的区块设为选择blk，将除此以外的区块设为非选择blk。
[0249]
在步骤s74中，在行解码器28基于从寄存器24接收到地址add中的行地址后的行地址而选择了全部区块blk的情况下，向步骤s75前进。在行解码器28从寄存器24接收到地址add中的行地址、且基于行地址内的区块地址而没有选择全部区块blk的情况下，返回步骤s73。
[0250]
在步骤s75中，当选择全部区块blk时，定序器25使非易失性半导体存储装置20成为能够访问的芯片就绪状态，能够从控制器10受理指令。
[0251]
如以上说明那样，根据第二实施方式，行解码器28在非易失性半导体存储装置20的加电复位中，完成向锁存电路a、锁存电路b、以及锁存电路c设置多个坏区块标志的数据的处理。行解码器28通过完成向锁存电路a、锁存电路b、以及锁存电路c设置多个坏区块标志的数据的处理，从而将在不同的单元测试中判定为不良的坏区块地址设为非选择区块blk。即，行解码器28在基于多值数据而判断为坏区块的情况下，切换为非选择区块，在判断为不是坏区块的情况下，切换为选择区块。即，全部的区块blk在有坏区块标志的情况下，成为非选择区块blk。
[0252]
(slc缓存的动作例)
[0253]
接下来，对第二实施方式的坏区块标志电路53的第一指令的一例也就是slc缓存的动作的一例进行说明。如图18所示，若在不同的单元测试中，作为坏区块标志的a的1比特的tlc的单元测试不良，且作为坏区块标志的c的1比特的slc的单元测试良好，则区块blk能够作为slc专用而使用。即，在加电复位处理后，通过来自控制器10的指令，例如在第一指令也就是使用slc缓存时，基于作为坏区块标志的a的1比特为tlc的单元测试的结果、作为坏区块标志的b的1比特为tlctprog的单元测试的结果、以及作为坏区块标志的c的1比特为slc的单元测试的结果，能够将非选择区块blk切换为选择区块来使用。另外，将非选择区块blk切换为选择区块的动作方法不仅是通过来自控制器10的指令来执行，例如也可以是通过定序器25从寄存器24中读入特定的指令寄存器来执行。但是，实际上不限于这些例子。
[0254]
如图20a所示，表示第二实施方式的非易失性半导体存储装置20的slc缓存的动作的一例。这里，关于slc缓存的动作，例如对在接入电源且加电复位处理后，通过来自控制器10的指令而使用slc缓存时进行说明。
[0255]
在步骤s81中，当接入电源后，定序器25实施加电复位处理。
[0256]
在步骤s82中，行解码器28搜索锁存电路a、锁存电路b、以及锁存电路c。具体而言，行解码器28通过区块解码器52从区块blk0起依次检测是否在锁存电路a、锁存电路b、以及锁存电路c中设置了坏区块标志的数据。
[0257]
在步骤s83中，行解码器28从坏区块地址中提取锁存电路a为“1”且锁存电路c为“0”的坏区块，在是该条件的对象坏区块的情况下，向步骤s84前进。行解码器28从坏区块地址中提取锁存电路a为“1”且锁存电路c为“0”的坏区块，在不是该条件的对象坏区块的情况
下，向步骤s85前进。
[0258]
在步骤s84中，行解码器28将对象坏区块由非选择区块设定为选择区块。具体而言，行解码器28通过区块解码器，基于锁存电路a为“1”且锁存电路c为“0”的条件，在判定为成为对象的区块blk为选择区块的情况下，向节点blksel输出“h”电平的信号。即，行解码器28由非选择区块切换为选择区块。
[0259]
在步骤s85中，行解码器28通过区块解码器52，在数据的写入、读出以及擦除时，对从寄存器24接收到的区块地址信号进行解码，并对选择区块执行数据的写入、读出以及擦除。即，行解码器28对存储单元阵列21执行写入。
[0260]
如以上说明那样，根据第二实施方式，行解码器28根据寄存器的指令，基于多值数据，由非选择区块切换为选择区块。具体而言，例如在非易失性半导体存储装置20的第一指令的一例也就是使用slc缓存时，基于作为多个坏区块标志的数据的、锁存电路a、锁存电路b、以及锁存电路c的数据，将在不同的单元测试中判断为不良的坏区块地址由非选择区块blk切换为选择区块blk。即，非选择区块blk基于多个坏区块标志的数据，由非选择区块blk成为选择区块。
[0261]
(tlc中的写入的动作例)
[0262]
接下来，对第二实施方式的坏区块标志电路53的第二指令的一例也就是tlc写入的动作的一例进行说明。如图18所示，若不同的单元测试中，作为坏区块标志的a的1比特为tlc的单元测试、以及作为坏区块标志的c的1比特为slc的单元测试都为良好，并且作为坏区块标志的b的1比特为tlctprog的单元测试为不良，则虽然tprog的时间较慢，但区块blk能够作为tlc使用。即，在加电复位处理后，根据来自控制器10的指令，例如在第二指令也就是使用tlc下的写入时，基于作为坏区块标志的a的1比特为tlc的单元测试的结果、作为坏区块标志的b的1比特为tlctprog的单元测试的结果、以及作为坏区块标志的c的1比特为slc的单元测试的结果，能够将非选择区块blk切换为选择区块来使用。另外，将非选择区块blk切换为选择区块的动作方法不仅是通过来自控制器10的指令来执行，例如也可以是通过定序器25从寄存器24中读入特定的指令寄存器来执行。但是，实际上不限于这些例子。
[0263]
如图20b所示，表示第二实施方式的非易失性半导体存储装置20的tlc下写入的动作的一例。这里，关于tlc下的写入的动作，例如对在接入电源且加电复位处理后，根据来自控制器10的第二指令而使用tlc下的写入时进行说明。
[0264]
在步骤s91中，当接入电源后，定序器25实施加电复位处理。
[0265]
在步骤s92中，行解码器28搜索锁存电路a、锁存电路b、以及锁存电路c。具体而言，行解码器28通过区块解码器52从区块blk0起依次检测是否在锁存电路a、锁存电路b、以及锁存电路c中设置了坏区块标志的数据。
[0266]
在步骤s93中，行解码器28从坏区块地址中提取锁存电路a以及锁存电路c为“0”且锁存电路b为“1”的坏区块，在为该条件的对象坏区块的情况下，向步骤s94前进。行解码器28从坏区块地址提取锁存电路a以及锁存电路c为“0”且锁存电路b为“1”的坏区块，在不是该条件的对象坏区块的情况下，向步骤s95前进。
[0267]
在步骤s94中，行解码器28将对象坏区块由非选择区块设定为选择区块。具体而言，行解码器28通过区块解码器，基于锁存电路a以及锁存电路c为“0”且锁存电路b为“1”的条件，在判定为成为对象的区块blk为选择区块的情况下，向节点blksel输出“h”电平的信
号。即，行解码器28由非选择区块切换为选择区块。
[0268]
在步骤s95中，行解码器28通过区块解码器52，在数据的写入、读出以及擦除时，对从寄存器24接收到的区块地址信号进行解码，并对选择区块执行数据的写入、读出以及擦除。即，行解码器28对存储单元阵列21执行写入。
[0269]
如以上说明那样，根据第二实施方式，行解码器28根据寄存器的指令，基于多值数据，由非选择区块切换为选择区块。具体而言，例如在非易失性半导体存储装置20的第二指令的一例也就是使用tlc下的写入时，基于作为多个坏区块标志的数据的锁存电路a、锁存电路b、以及锁存电路c的数据，将在不同的单元测试中判断为不良的坏区块地址由非选择区块blk切换为选择区块blk。即，非选择区块blk基于多个坏区块标志的数据，由非选择区块blk成为选择区块。
[0270]
(第二实施方式的效果)
[0271]
根据第二实施方式，行解码器28在切换选择区块blk与非选择区块blk的区块解码器内，具备作为第一锁存电路、第二锁存电路以及第三锁存电路的一例的锁存电路a、锁存电路b、以及锁存电路c，能够具有3比特的坏区块标志的数据。即，坏区块标志电路53通过登记作为坏区块标志的数据的三个测试分区的信息，来选择坏区块标志的数据，能够将作为坏区块登记的非选择区块blk切换为选择区块blk来使用。
[0272]
根据第二实施方式，行解码器28能够对坏区块进行分类，例如根据来自控制器10的第一指令，能够将坏区块之中的一部分用作选择区块。由此，提高了非易失性半导体存储装置20作为nand闪存的单体测试的良品率。此外，非易失性半导体存储装置20通过将坏区块之中的一部分用作选择区块，能够增加控制器10可使用的区块blk数。
[0273]
根据第二实施方式，行解码器28能够对坏区块进行分类，例如根据来自控制器10的第二指令，能够将坏区块之中的一部分用作选择区块。由此，提高了非易失性半导体存储装置20作为nand闪存的单体测试的良品率。此外，非易失性半导体存储装置20通过将坏区块之中的一部分用作选择区块，能够增加控制器10可使用的区块blk数。
[0274]
(第三实施方式)
[0275]
第三实施方式的非易失性半导体存储装置20的坏区块标志电路53的电路构成与第二实施方式的非易失性半导体存储装置20的坏区块标志电路53相同。即，第三实施方式的非易失性半导体存储装置20的坏区块标志电路53具有作为多值数据的一例的3比特的坏区块标志的数据。
[0276]
坏区块标志电路53通过登记作为坏区块标志的数据的三个测试分区的信息，来选择坏区块标志的数据，能够将作为坏区块登记的非选择区块blk切换为选择区块blk来使用。另外，在后面说明坏区块标志电路53由作为坏区块登记的非选择区块blk切换为选择区块blk的动作。
[0277]
(单元测试的动作例)
[0278]
接下来，对第三实施方式的坏区块标志电路53的单元测试的动作的一例进行说明。具体而言，坏区块标志电路53例如在3比特的坏区块标志的数据中，设定三个单元测试结果的坏区块标志的数据。第一个是在锁存电路a中保持的1比特，例如为失败比特计数10比特判定结果。第二个是在锁存电路b中保持的1比特，例如为失败比特计数50比特判定测试结果。第三个是在锁存电路c中保持的1比特，例如为失败比特计数100比特判定结果。
[0279]
如图21a以及图21b所示，表示第三实施方式的非易失性半导体存储装置20的单元测试的动作的一例。
[0280]
如上述那样，通过坏区块标志电路53内的多个锁存电路，在每1比特中登记不同的单元测试的坏区块标志。即，由于第三实施方式的区块解码器52具有3比特的坏区块标志的数据，因此被以八值写入存储单元阵列21。另外，也可以将各单元测试的1比特的坏区块标志的数据以二值写入存储单元阵列21。但是，实际上不限于这些例子。
[0281]
在步骤s101中，行解码器28基于从寄存器24接收到地址add中的行地址后的行地址，选择对象的区块blk。
[0282]
在步骤s102中，行解码器28对于对象的区块blk，执行失败比特计数10比特判定测试。
[0283]
在步骤s103中，行解码器28对于对象的区块blk，在为坏区块的情况下，处理向步骤104前进。在不是坏区块的情况下，处理向步骤s105前进。
[0284]
在步骤s104中，行解码器28对于对象的区块blk，向作为第一锁存电路的一例的锁存电路a中设定。
[0285]
在步骤s105中，在行解码器28基于从寄存器24接收到地址add中的行地址后的行地址而选择了全部区块blk的情况下，向步骤s106前进。在行解码器28从寄存器24接收到地址add中的行地址、且基于行地址内的区块地址而没有选择全部区块blk的情况下，返回步骤s101。
[0286]
在步骤s106中，行解码器28基于从寄存器24接收到地址add中的行地址后的行地址，选择对象的区块blk。
[0287]
在步骤s107中，行解码器28对于对象的区块blk，执行失败比特计数50比特判定测试。
[0288]
在步骤s108中，行解码器28对于对象的区块blk，在为坏区块的情况下，处理向步骤109前进。在不是坏区块的情况下，处理向步骤s110前进。
[0289]
在步骤s109中，行解码器28对于对象的区块blk，向作为第二锁存电路的一例的锁存电路b中设定。
[0290]
在步骤s110中，在行解码器28基于从寄存器24接收到地址add中的行地址后的行地址而选择了全部区块blk的情况下，向步骤s111前进。在行解码器28从寄存器24接收到地址add中的行地址、且基于行地址内的区块地址而没有选择全部区块blk的情况下，返回到步骤s106。
[0291]
在步骤s111中，行解码器28基于从寄存器24接收到地址add中的行地址后的行地址，选择对象的区块blk。
[0292]
在步骤s112中，行解码器28对于对象的区块blk，执行失败比特计数100比特判定测试。
[0293]
在步骤s113中，行解码器28对于对象的区块blk，在为坏区块的情况下，处理向步骤114前进。在不是坏区块的情况下，处理向步骤s115前进。
[0294]
在步骤s114中，行解码器28对于对象的区块blk，向作为第三锁存电路的一例的锁存电路c中设定。
[0295]
在步骤s115中，在行解码器28基于从寄存器24接收到地址add中的行地址后的行
地址而选择了全部区块blk的情况下，向步骤s106前进。在行解码器28从寄存器24接收到地址add中的行地址、且基于行地址内的区块地址而没有选择全部区块blk的情况下，返回到步骤s111。
[0296]
在步骤s116中，行解码器28搜索锁存电路a、锁存电路b、以及锁存电路c。
[0297]
在步骤s117中，行解码器28在锁存电路a、锁存电路b、以及锁存电路c中设置了坏区块标志的数据的情况下，向感测放大模块29传输寄存器24的区块地址。
[0298]
在步骤s118中，在行解码器28基于从寄存器24接收到地址add中的行地址后的行地址而选择了全部区块blk的情况下，向步骤s119前进。在行解码器28从寄存器24接收到地址add中的行地址、且基于行地址内的区块地址而没有选择全部区块blk的情况下，返回步骤s116。
[0299]
在步骤s119中，行解码器28向感测放大模块29传输了全部锁存电路a、锁存电路b、以及锁存电路c中的坏区块标志的数据与寄存器24的区块地址的数据之后，向存储单元阵列21中写入。
[0300]
如以上说明那样，根据第三实施方式，行解码器28在非易失性半导体存储装置20的单元测试中，能够向存储单元阵列21写入由不同的单元测试得出的多个坏区块标志的数据。具体而言，行解码器28在单元测试中，将坏区块标志的数据以八值的数据写入存储单元阵列21，所述坏区块标志的数据包含如下判定测试结果：锁存电路a所保持的1比特例如为失败比特计数10比特判定测试结果、锁存电路b所保持的1比特例如为失败比特计数50比特判定测试结果、以及锁存电路c所保持的1比特例如为失败比特计数100比特判定测试结果。
[0301]
图22是表示坏区块标志的数据与判定的关系的一例的图。根据第三实施方式，非易失性半导体存储装置20基于作为坏区块标志的a的1比特为失败比特计数10比特判定测试结果、作为坏区块标志的b的1比特为失败比特计数50比特判定测试结果、以及作为坏区块标志的c的1比特为失败比特计数100比特判定测试结果，能够将非选择区块blk用作选择区块blk。即，如图22所示，非易失性半导体存储装置20例如在失败比特计数100比特判定测试结果为良好，且失败比特计数10比特判定测试结果为不良的情况下，能够作为失败比特计数少的区块blk(在b中可以)来使用。此外，如图22所示，非易失性半导体存储装置20例如在失败比特计数100比特判定测试结果为良好，且失败比特计数50比特判定测试结果为不良的情况下，能够作为失败比特计数少的区块blk(在a中可以)来使用。但是，实际上不限于这些例子。
[0302]
(第三实施方式的效果)
[0303]
根据第三实施方式，如图22所示，非易失性半导体存储装置20例如在失败比特计数100比特判定测试结果为良好，且失败比特计数10比特判定测试结果或者失败比特计数50比特判定测试结果为不良的情况下，对于需求高可靠性的区块blk，优先作为失败比特计数少的区块blk来使用，从而能够提高可靠性。
[0304]
虽然说明了本发明的几个实施方式，但这些实施方式作为例子而提示，无意限定发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、替换、变更。这些实施方式及其变形包含于发明的范围、主旨内，并且包含于权利要求书所记载的发明及其等同的范围内。