半导体器件及其制作方法、存储系统及电子设备与流程

半导体器件及其制作方法、存储系统及电子设备
【技术领域】
1.本发明涉及半导体器件技术领域，具体涉及一种半导体器件及其制作方法、存储系统及电子设备。


背景技术：

2.3d nand(三维与非门)存储器件中，包括密封环(seal ring)，密封环用于对存储阵列起静电保护作用，并阻隔3d nand存储器件在制造、使用时的水汽渗入，从而提高存储器件的可靠性。
3.但是，随着3d nand存储器件中堆叠层数的增加，越来越难以保证密封环的端部形貌，且这会对后续工艺造成影响，进而影响最终形成的存储器件的性能。


技术实现要素：

4.本发明实施例提供一种半导体器件及其制作方法、存储系统及电子设备，以改善密封环的端部形貌，进而提高存储器件的性能。
5.为了解决上述问题，本发明实施例提供了一种半导体器件的制作方法，该半导体器件的制作方法包括：在基底上形成半导体结构以及位于半导体结构外围的第一介质层；形成贯穿第一介质层的第一沟槽，第一沟槽沿垂直于基底的纵向延伸，并露出基底，且环绕半导体结构；在第一沟槽中形成第一环身部；在第一环身部上形成第二环身部，而得到包括第一环身部和第二环身部的密封环。
6.其中，形成贯穿第一介质层的第一沟槽，具体包括：采用深槽刻蚀工艺对第一介质层进行刻蚀，形成贯穿第一介质层的第一沟槽。
7.其中，方法还包括：在形成第一沟槽时，同时形成贯穿半导体结构的栅线缝隙。
8.其中，方法还包括：在形成第一环身部时，同时在栅线缝隙中形成共源极结构。
9.其中，在第一环身部上形成第二环身部，具体包括：形成覆盖第一介质层和第一环身部的第二介质层；形成在纵向上贯穿第二介质层的第二沟槽，第二沟槽露出第一环身部；在第二沟槽中形成第二环身部。
10.其中，方法还包括：在形成第二介质层之前，形成贯穿半导体结构的沟道结构；使第二介质层还覆盖半导体结构和沟道结构；在形成第二沟槽时，同时形成贯穿第二介质层的通孔。
11.其中，方法还包括：在形成第二环身部时，同时在通孔中形成导电结构。
12.其中，第一环身部在基底上的正投影位于第二环身部在基底上的正投影内。
13.其中，方法还包括：在形成密封环之后，去除基底，并露出密封环的端部。
14.其中，在基底上形成半导体结构以及位于半导体结构外围的第一介质层，具体包括：在基底上形成包括交替层叠设置的多层栅极牺牲层和栅绝缘层的半导体结构；对多层栅极层和栅绝缘层在平行于基底的横向上的一端进行刻蚀，以形成台阶结构；在半导体结构外围形成覆盖基底和台阶结构的第一介质层；并且，在形成第一介质层之后，方法还包
括：将半导体结构中的栅极牺牲层置换为栅极层；在台阶结构上形成贯穿第一介质层的多个字线接触，多个字线接触分别在台阶结构的位置与栅极层电连接。
15.为了解决上述问题，本发明实施例还提供了一种半导体器件，该半导体器件包括：半导体结构；第一介质层，位于半导体结构外围；第二介质层，覆盖半导体结构和第一介质层；密封环，密封环环绕半导体结构，且包括在第一方向上相接触的第一环身部和第二环身部，第一环身部贯穿第一介质层，第二环身部贯穿第二介质层。
16.其中，半导体器件还包括：在第一方向上贯穿半导体结构的共源极结构，第一环身部的材质与共源极结构的材质相同。
17.其中，半导体器件还包括：在第一方向上贯穿半导体结构的沟道结构；在第一方向上贯穿第二介质层的导电结构，导电结构的端部与沟道结构相接触，且第二环身部的材质与导电结构的材质相同。
18.其中，第一环身部的与第二环身部相接触的端面的面积，小于第二环身部的与第一环身部相接触的端面的面积。
19.其中，半导体器件还包括：
20.共源极层，共源极层位于半导体结构和第一介质层背离第二介质层的一侧。
21.其中，半导体结构包括：在第一方向上交替层叠设置的多层栅极层和栅绝缘层，多层栅极层和栅绝缘层在与第一方向正交的第二方向上的一端形成台阶结构，且第一介质层覆盖台阶结构；位于台阶结构上且贯穿第一介质层的多个字线接触，多个字线接触分别在台阶结构的位置与栅极层电连接。
22.为了解决上述问题，本发明实施例还提供了一种存储系统，该存储系统包括存储器和控制器，存储器包括上述任一项的半导体器件，控制器耦合至存储器，且用于控制存储器存储数据。
23.为了解决上述问题，本发明实施例还提供了一种电子设备，该电子设备包括上述任一项的存储系统。
24.本发明实施例提供的半导体器件及其制作方法、存储系统及电子设备，通过在基底上形成半导体结构以及位于半导体结构外围的第一介质层，然后形成贯穿第一介质层的第一沟槽，第一沟槽沿垂直于基底的纵向延伸，并露出基底，且环绕半导体结构，之后在第一沟槽中形成第一环身部，并在第一环身部上形成第二环身部，而得到包括第一环身部和第二环身部的密封环，从而能够减小用以形成密封环的刻蚀工艺及填充工艺的难度，以改善密封环端部的形貌，进而提高存储器件的性能。
【附图说明】
25.为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
26.图1是本发明实施例提供的半导体器件的制作方法的流程示意图；
27.图2是本发明实施例提供的步骤s11完成后的俯视结构示意图；
28.图3是沿图2中的线o-o’截取的截面结构示意图；
29.图4是本发明实施例提供的步骤s12完成后的俯视结构示意图；
30.图5是沿图4中的线o-o’截取的截面结构示意图；
31.图6是本发明实施例提供的步骤s13完成后的俯视结构示意图；
32.图7是沿图6中的线o-o’截取的截面结构示意图；
33.图8是本发明实施例提供的步骤s142完成后的截面结构示意图；
34.图9是本发明实施例提供的步骤s143完成后的俯视结构示意图；
35.图10是沿图9中的线o-o’截取的截面结构示意图；
36.图11是本发明实施例提供的步骤s142完成后的另一截面结构示意图；
37.图12是本发明实施例提供的步骤s11完成后的另一截面结构示意图；
38.图13是本发明实施例提供的形成栅线缝隙后的截面结构示意图；
39.图14是本发明实施例提供的形成共源极结构后的截面结构示意图；
40.图15是本发明实施例提供的形成导电结构后的截面结构示意图；
41.图16是本发明实施例提供的将外围电路芯片键合至第一互连层上后的截面结构示意图；
42.图17是本发明实施例提供的步骤s21完成后的截面结构示意图；
43.图18是本发明实施例提供的步骤s22完成后的截面结构示意图；
44.图19是本发明实施例提供的存储系统的结构示意图；
45.图20是本发明实施例提供的电子设备的结构示意图。
【具体实施方式】
46.下面结合附图和实施例，对本发明作进一步的详细描述。特别指出的是，以下实施例仅用于说明本发明，但不对本发明的范围进行限定。同样的，以下实施例仅为本发明的部分实施例而非全部实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
47.另外，本发明所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。在各个附图中，结构相似的单元采用相同的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，附图中可能未示出某些公知的部分。
[0048]
本发明实施例可以各种形式呈现，以下将描述其中一些示例。
[0049]
请参阅图1，图1是本发明实施例提供的半导体器件的制作方法的流程示意图，该半导体器件的制作方法具体流程可以如下：
[0050]
步骤s11：在基底上形成半导体结构以及位于半导体结构外围的第一介质层。
[0051]
其中，步骤s11完成后的结构示意图如图2和图3所示，且图3为沿图2中的线o-o’截取的截面结构示意图。
[0052]
基底11用于支撑其上的器件结构，且可以包括硅、锗或绝缘体上硅(silicon-on-insulator，soi)等半导体材料。半导体结构12可以具体为存储结构(比如，3d nand存储结构)或外围电路结构，相应地，上述半导体器件可以具体为存储芯片(比如，3d nand存储阵列芯片)、外围电路芯片或包括存储芯片和外围电路芯片的存储器件(比如，3d nand存储器
件)。
[0053]
步骤s12：形成贯穿第一介质层的第一沟槽，第一沟槽沿垂直于基底的纵向延伸，并露出基底，且环绕半导体结构。
[0054]
其中，步骤s12完成后的结构示意图如图4和图5所示，且图5为沿图4中的线o-o’截取的截面结构示意图。
[0055]
第一沟槽14a位于半导体结构12的外围，并可以环绕该半导体结构12一周，也即，该第一沟槽14a平行于基底11的截面的形状可以为环形。具体地，第一沟槽14a与半导体结构12之间可以具有一定的距离，也即，第一沟槽14a与半导体结构12可以不接触。
[0056]
在一个具体实施例中，可以通过对第一介质层13进行刻蚀，以形成上述第一沟槽14a。并且，具体实施时，可以采用适当的刻蚀工艺(例如，深槽刻蚀工艺)完成对上述第一介质层13的刻蚀，以使刻蚀形成的上述第一沟槽14a底部能够具有较为理想的形貌，从而能够确保后续工艺中形成于该第一沟槽14a内的第一环身部的底部形貌。
[0057]
在一些实施例中，如图5所示，上述第一沟槽14a可以在垂直于基底11的纵向z上垂直贯穿第一介质层13，并延伸至基底11内部，以在基底11上形成凹槽11a，从而实现充分刻蚀，以确保基底11能够经由上述第一沟槽14a露出，进而能够实现后续工艺中形成于该第一沟槽14a内的第一环身部的底部与基底11的良好接触。
[0058]
步骤s13：在第一沟槽中形成第一环身部。
[0059]
其中，步骤s13完成后的结构示意图如图6和图7所示，且图7为沿图6中的线o-o’截取的截面结构示意图。
[0060]
具体地，可以在上述第一沟槽14a中填充导电材料(比如，钨、多晶硅和/或钛)，以形成上述第一环身部15a。在另一些实施例中，还可以在上述第一沟槽14a的内壁上依次填充绝缘材料(比如，氧化硅)和导电材料(比如，多晶硅)，以形成上述第一环身部15a。
[0061]
步骤s14：在第一环身部上形成第二环身部，而得到包括第一环身部和第二环身部的密封环。
[0062]
其中，如图8至图10所示，上述步骤s14可以具体包括：
[0063]
步骤s141：形成覆盖第一介质层13和第一环身部15a的第二介质层16。
[0064]
步骤s142：形成在纵向上贯穿第二介质层16的第二沟槽14b，第二沟槽14b露出第一环身部15a。
[0065]
步骤s143：在第二沟槽14b中形成第二环身部15b。
[0066]
其中，第二介质层16的材质可以为氧化硅等绝缘材料。并且，该第二介质层16的材质与上述第一介质层13的材质可以相同，也可以不同。在一些实施例中，第二介质层16和第一介质层13还可以连接为一体结构。
[0067]
在本实施例中，第二沟槽14b与第一沟槽14a相连通，且第二沟槽14b平行于基底11的截面的形状也可以为环形。
[0068]
具体地，可以对第二介质层16进行刻蚀，以形成上述第二沟槽14b。并且，具体实施时，可以采用适当的刻蚀工艺(比如，深孔刻蚀工艺或深槽刻蚀工艺)完成对上述第二介质层16的刻蚀。也即，上述第二沟槽14b可以是采用深孔刻蚀工艺或深槽刻蚀工艺等刻蚀工艺对上述第二介质层16进行刻蚀而形成的。
[0069]
在一个具体实施例中，如图8所示，上述第二沟槽14b可以在纵向z上垂直贯穿第二
介质层16，并延伸至第一环身部15a内部，以在第一环身部15a上形成凹槽，从而实现充分刻蚀，以确保第一环身部15a能够经由第二沟槽14b露出，且还有利于保证后续工艺中在该第二沟槽14b内形成的第二环身部15b与形成于第一沟槽14a内的第一环身部15a的连接效果较好。
[0070]
在一些实施例中，如图10所示，对于同一密封环13，第一环身部15a朝向上述半导体结构12的内环壁面与背离上述半导体结构12的外环壁面之间的第一间距d1可以在纵向z上发生变化，第二环身部15a朝向上述半导体结构12的内环壁面与背离上述半导体结构12的外环壁面之间的第二间距d2也可以在纵向z上发生变化。具体地，第一间距d1可以从上到下逐渐减小，第二间距d2也可以从上到下逐渐减小。
[0071]
在另一些实施例中，对于同一密封环13，第一环身部15a朝向上述半导体结构12的内环壁面与背离上述半导体结构12的外环壁面之间的第一间距d1可以在纵向z上不发生变化，第二环身部15a朝向上述半导体结构12的内环壁面与背离上述半导体结构12的外环壁面之间的第二间距d2也可以在纵向z上不发生变化。
[0072]
在本实施例中，在密封环15中，第一环身部15a和第二环身部15b可以在垂直于基底11的纵向z上相接触，并连接为一体。并且，如图9所示，密封环15可以环绕上述半导体结构12一周，从而能够保护该半导体结构12不被外界水氧侵蚀以及保护该半导体结构12在切割过程中免受机械损坏，并对该半导体结构12起到静电防护作用。
[0073]
具体地，一个密封环15可以包括一个形成于第一沟槽14a中的第一环身部15a以及一个形成于第二沟槽14b中的第二环身部15b。相应地，上述第一沟槽14a的数量、上述第二沟槽14b的数量以及上述密封环15的数量可以相同。并且，具体实施时，上述第一沟槽14a和第二沟槽14b的数量、尺寸和排布可根据密封环15的实际需求进行制备。
[0074]
可以理解的是，相比较于一些实施例中通过一道刻蚀工艺和一道填充工艺形成密封环的方案、或通过两道刻蚀工艺和一道填充工艺形成密封环的方案，本实施例中通过两道刻蚀工艺和两道填充工艺形成密封环，同时减小了单次刻蚀及单次填充的深度，能够在一定程度上改善最终形成的密封环15的底部形貌。
[0075]
在一些实施例中，如图9所示，上述密封环15的数量可以为多个，比如，为两个。该多个密封环15间隔设置，且各个密封环15均环绕上述半导体结构12，以对该半导体结构12起到多次密封作用，有利于提高最终制得的半导体器件的可靠性。
[0076]
在上述实施例中，对于同一密封环15，第一环身部15a在基底11上的正投影可以位于第二环身部15b在基底11上的正投影内，也可以不位于第二环身部15b在基底11上的正投影内。
[0077]
具体地，在密封环15的第一环身部15a在基底11上的正投影位于第二环身部15b在基底11上的正投影内的实施例中，对于同一密封环15，第二环身部15b朝向上述半导体结构12的内环壁面与背离上述半导体结构12的外环壁面之间的第二间距d2(或该第二间距d2的最大值)，可以大于或等于第一环身部15a朝向上述半导体结构12的内环壁面与背离上述半导体结构12的外环壁面之间的第一间距d1(或该第一间距d1的最大值)。
[0078]
相应地，如图8所示，前序步骤中形成的第二沟槽14b的开口宽度w1会大于或等于前序步骤中形成的第一沟槽14a的开口宽度。在一些具体实施例中，如图11所示，第二沟槽14b的开口宽度w1可以大于前序步骤中形成的第一沟槽14a的开口宽度，并使该第二沟槽
14b能够暴露出第一环身部15a背离基底11的整个端面。
[0079]
可以理解的是，通过增大第二沟槽14b的开口宽度w1，能够在填充第二沟槽14b以形成第二环身部15b的过程中，使得第二沟槽14b更易被完全填实，以避免在填充第二沟槽14b的过程中于第二环身部15b中形成空隙，并且还有利于使在填充第一沟槽14a的过程中于第一环身部15a中形成的空隙被密封于密封环15中，从而能够避免后续工艺中形成的器件结构被从密封环15内的空隙中溢出的反应物侵蚀的问题，更有利于提高最终制得的半导体器件的良率和可靠性。
[0080]
在上述实施例中，上述第二沟槽14b的深度可以小于上述第一沟槽14a的深度。并且，具体实施时，上述第一沟槽14a可以是采用深槽刻蚀工艺对上述第一介质层13进行刻蚀而形成的，上述第二沟槽14b可以是采用深孔刻蚀工艺对上述第二介质层16进行刻蚀而形成的。
[0081]
在一些实施例中，第一环身部15a和第二环身部15b的材质可以相同，也可以不同。具体地，第一环身部15a和第二环身部15b的材质可以包括导电材料(比如，金属钨、金属钛、多晶硅等)。并且，在一个具体实施例中，可以在上述第二沟槽14b中填充导电材料(比如，钨、多晶硅和/或钛)，以形成上述第二环身部15b。
[0082]
在一个具体示例中，上述半导体器件可以具体为三维存储器件(比如，3d nand存储器件)或三维存储芯片(比如，3d nand存储芯片)。相应地，上述步骤s11完成后的结构示意图可以具体如图12所示，上述半导体结构12可以包括交替层叠设置的多层栅极牺牲层120和栅绝缘层122，并且，上述步骤s11可以具体包括：
[0083]
步骤s111：在基底11上形成包括交替层叠设置的多层栅极牺牲层120和栅绝缘层122的半导体结构12。
[0084]
步骤s112：对多层栅极牺牲层120和栅绝缘层122在平行于基底11的横向x上的一端进行刻蚀，以形成台阶结构。
[0085]
步骤s113：在半导体结构12外围形成覆盖基底11和台阶结构的第一介质层13。
[0086]
在一些具体实施例中，如图12所示，在上述步骤s14或上述步骤s141之前，上述方法还可以包括：形成贯穿半导体结构12的沟道结构17。其中，形成该沟道结构17的步骤，可以具体包括：刻蚀半导体结构12，形成贯穿半导体结构12的沟道孔；以及，在沟道孔的内壁上依次沉积存储功能层以及沟道层，并在形成有存储功能层和沟道层的沟道孔内填充电介质材料(例如，氧化硅)，以形成芯部绝缘层，从而得到包括存储功能层、沟道层和芯部绝缘层的上述沟道结构17。
[0087]
具体地，如图13和图14所示，在形成上述沟道结构17之后，且在上述步骤s14或上述步骤s141之前，上述方法还可以包括：
[0088]
步骤s15：形成贯穿半导体结构12的栅线缝隙10。
[0089]
步骤s16：在栅线缝隙10中形成共源极结构18。
[0090]
具体地，可以在纵向z上由上至下刻蚀上述半导体结构12，以形成贯穿半导体结构12的栅线缝隙10，并对该栅线缝隙10进行填充，以形成上述共源极结构18。
[0091]
并且，具体实施时，上述第一沟槽14a和栅线缝隙10可以通过相同的工艺步骤形成，上述第一环身部15b和共源极结构18可以通过相同的工艺步骤形成。换言之，上述步骤s12和上述步骤s15可以同时被执行，以在形成上述第一沟槽14a时，同时形成贯穿上述半导
体结构12的栅线缝隙10(如图13所示)。上述步骤s13和上述步骤s16可以同时被执行，以在形成上述第一环身部15a时，同时在栅线缝隙10中形成上述共源极结构18(如图14所示)。
[0092]
相应地，上述共源极结构18的材质与上述第一环身部15a的材质可以相同，比如，如图14所示，上述共源极结构18和第一环身部15a可以均包括共源极182/15a-2以及围绕该共源极182/15a-2的侧壁和底壁设置的间隔层181/15a-1。
[0093]
具体地，可以在上述第一沟槽14a和栅线缝隙10内填充作为间隔层181/15a-1的绝缘材料(比如，氧化物)、以及作为共源极182/15a-2的导电材料(比如，钛或氮化钛、多晶硅及/或金属钨)，而得到形成于上述第一沟槽14a内的第一环身部15b和形成于上述栅线缝隙10内的共源极结构18。
[0094]
在一个具体实施例中，如图12和图13所示，在上述步骤s15之后，且在上述步骤s16之前，上述方法还可以包括：将半导体结构12中的栅极牺牲层120置换为栅极层121。
[0095]
具体地，可以通过栅线缝隙10将半导体结构12中的栅极牺牲层120置换成栅极层121。例如，可以通过置换工艺换掉上述半导体结构12中的栅极牺牲层120，并在相同位置填充导电材料(比如，钨)，以形成栅极层121，而得到包括栅极层121和栅绝缘层122的导电结构12(本实施例中包括栅极层和栅绝缘层的导电结构与包括栅极牺牲层和栅绝缘层的导电结构采用相同的附图标记表示)。
[0096]
在一些实施例中，如图15所示，在形成上述沟道结构17之后，上述方法还可以包括：
[0097]
步骤s17：在形成覆盖第一介质层13和第一环身部15a的第二介质层16时，使第二介质层16还覆盖半导体结构12和沟道结构17。
[0098]
步骤s18：形成贯穿第二介质层16的通孔。
[0099]
步骤s19：在通孔中形成导电结构19。
[0100]
具体地，上述第二沟槽14b和通孔可以通过相同的工艺步骤形成，上述第二环身部15b和导电结构19可以通过相同的工艺步骤形成。换言之，上述步骤s142和上述步骤s18可以同时被执行，以在形成上述第二沟槽14b时，同时形成贯穿上述第二介质层16的通孔。上述步骤s143和上述步骤s19可以同时被执行，以在形成上述第二环身部15b时，同时在通孔中形成上述导电结构19。其中，上述导电结构19的材质与上述第二环身部15b的材质可以相同，比如，均为金属钨。
[0101]
具体地，上述通孔的数量可以为多个，且该多个通孔可以包括至少一个位线接触孔，位线接触孔露出对应的沟道结构17。相应地，形成于位线接触孔中的导电结构19即为位线接触。
[0102]
并且，在形成第二介质层16之前形成上述共源极结构18的实施例中，上述方法还可以包括：在形成覆盖第一介质层13和第一环身部15a的第二介质层16时，使第二介质层16还覆盖共源极结构18。
[0103]
在一个具体实施例中，如图15所示，在形成上述第二介质层16之后，上述方法还可以包括：
[0104]
步骤s20：在台阶结构上形成贯穿第一介质层13的多个字线接触20，多个字线接触20分别在台阶结构的位置与栅极层121电连接。
[0105]
具体地，上述多个字线接触20可以垂直于基底11，并可以分别在纵向z上延伸至上
述台阶结构的多层台阶。并且，具体实施时，形成上述字线接触20的步骤，可以具体包括：刻蚀覆盖于台阶结构上的第一介质层13和第二介质层16，以形成字线接触孔，字线接触孔贯穿第一介质层13和第二介质层16，并露出台阶结构中对应的栅极层121；以及，在字线接触孔中填充导电材料，以形成上述字线接触20。
[0106]
可以理解的是，相比较于一些实施例中在形成上述字线接触孔的同时形成环绕半导体结构的环形沟槽，并在填充字线接触孔以形成字线接触的同时填充该环形沟槽以形成密封环的方案，本实施例中通过在形成上述栅线缝隙10的同时形成环绕半导体结构12的第一沟槽14a，由于通过形成上述栅线缝隙10的深槽刻蚀工艺所形成的沟槽比通过形成上述字线接触孔的深孔刻蚀工艺所形成的沟槽能够具有更好的底部形貌，故本实施例中通过在形成上述栅线缝隙10的同时形成环绕半导体结构12的第一沟槽14a，能够改善最终形成的密封环15的底部形貌，并且无需额外增加用于形成上述第一沟槽14a的工艺步骤。
[0107]
进一步地，本实施例中通过在形成上述共源极结构18的同时形成上述密封环15的第一环身部15a，使得无需额外增加用于形成上述第一环身部15a的工艺步骤。并且，在上述共源极结构18的共源极的材质为多晶硅时，本实施例还能够避免在第一沟槽14a中填充金属钨所形成的第一环身部15a由于其内部形成有空隙，且该空隙中会残留部分含氟气体，而导致后续工艺中形成的器件结构会被从该空隙中溢出的含氟气体侵蚀的问题，以进一步提高了最终制得的半导体器件的良率和可靠性。
[0108]
在一些实施例中，如图16所示，在形成上述第二环身部15b之后，上述方法还可以包括：在第二介质层16背离基底11的一侧形成第一互连层29；以及，提供外围电路芯片30，并通过键合结构将外围电路芯片30键合至第一互连层29上。其中，第一互连层29的材质可以为钨等导电材料，并且该第一互连层29至少用于将上述导电结构19和字线接触20电连接到上述外围电路芯片30。
[0109]
在上述实施例中，如图17所示，在形成上述第二环身部15b之后，上述方法还可以包括：
[0110]
步骤s21：去除基底11，并露出密封环15的端部。
[0111]
具体地，可以将前序步骤完成后得到的结构翻转180
°
，然后去除基底11、密封环15的延伸至基底11内的部分以及沟道结构17的延伸至基底11内的部分，以露出密封环15的端部以及沟道结构17中沟道层的端部。
[0112]
在一个具体实施例中，上述基底11可以包括衬底以及依次设置于该衬底上的第一绝缘层、第一半导体层、第二绝缘层和第二半导体层，并且，上述第一介质层13和半导体结构12形成于第二半导体层背离衬底的一侧。其中，第一绝缘层、第一半导体层、第二绝缘层和第二半导体层的材质可以分别为氧化硅、多晶硅、氧化硅和多晶硅。
[0113]
并且，具体实施时，可以以上述第一半导体层为研磨停止层，对衬底、密封环15的延伸至衬底内的部分以及沟道结构17的延伸至衬底内的部分进行研磨，直至露出第一半导体层、密封环15的端部以及沟道结构17中沟道层的端部。
[0114]
在上述实施例中，如图18所示，在上述步骤s22之后，上述方法还可以包括：
[0115]
步骤s22：在半导体结构12背离第二介质层16的一侧形成共源极层25。
[0116]
具体地，共源极层25可以覆盖并连接上述沟道层的端部。其中，共源极层25可以包括多晶硅。例如，共源极层25可以包括p型掺杂的多晶硅。
[0117]
可以理解的是，本实施例通过改善密封环15的底部形貌，能够在密封环15需要从晶圆(wafer)背面接出的半导体器件的形成工艺中，避免由于密封环15的底部形貌差(比如，存在倾斜、不平等形貌问题)，而对后续工艺中的对准产生影响的问题，因而能够提高最终制得的半导体器件的可靠性。
[0118]
具体举例，上述半导体器件可以具体为三维存储器件或三维存储芯片，对应上述半导体结构可以具体为堆叠结构，并且形成该半导体器件的具体流程可以如下：
[0119]
步骤a：在基底上形成堆叠结构，堆叠结构包括在垂直于基底的纵向上交替层叠设置的多层栅极牺牲层和栅极绝缘层；
[0120]
步骤b：刻蚀堆叠结构在平行于基底的横向上的一端，以形成台阶结构；
[0121]
步骤c：形成覆盖基底和台阶结构的第一介质层。
[0122]
步骤d：形成贯穿堆叠结构的沟道结构。
[0123]
步骤e：形成贯穿堆叠结构的栅线缝隙，并同时形成贯穿覆盖于基底上且位于堆叠结构周边的第一介质层的第一沟槽。
[0124]
步骤f：通过栅线缝隙将堆叠结构中的栅极牺牲层置换为栅极层。
[0125]
步骤g：在栅线缝隙中形成共源极结构，并同时在第一沟槽中形成第一环身部。
[0126]
步骤h：形成覆盖第一介质层、堆叠结构、沟道结构、共源极结构和第一环身部的第二介质层。
[0127]
步骤i：刻蚀覆盖于台阶结构上的第一介质层和第二介质层，以形成字线接触孔，字线接触孔贯穿第一介质层和第二介质层，并露出台阶结构中对应的栅极层。
[0128]
步骤j：刻蚀覆盖于堆叠结构和沟道结构上的第二介质层，以形成包括位线接触孔的多个通孔，并同时刻蚀覆盖于第一介质层和第一环身部上的第二介质层，以形成第二沟槽，位线接触孔贯穿第二介质层，并露出对应的沟道结构，第二沟槽贯穿第二介质层，并露出对应的第一环身部。
[0129]
步骤j：填充通孔、第二沟槽以及字线接触孔，以在通孔、第二沟槽以及字线接触孔中分别形成导电结构、第二环身部以及字线接触。
[0130]
其中，第一沟槽和栅线缝隙可以是通过同一道深槽刻蚀工艺形成的，以保证第一沟槽的底部具有较好的形貌，进而保证形成于第一沟槽中的第一环身部的底部具有较好的形貌。
[0131]
可以理解的是，上述步骤a至步骤j的具体实施方式可以参考前述相关步骤的具体实施方式，故在此不再赘述。
[0132]
本实施例中的半导体器件的制作方法，通过在基底上形成半导体结构以及位于半导体结构外围的第一介质层，然后形成贯穿第一介质层的第一沟槽，第一沟槽沿垂直于基底的纵向延伸，并露出基底，且环绕半导体结构，之后在第一沟槽中形成第一环身部，并在第一环身部上形成第二环身部，而得到包括第一环身部和第二环身部的密封环，能够改善密封环端部的形貌，进而提高存储器件的性能。
[0133]
根据本发明实施例上述方法实施例制作而成的半导体器件如图18所示，该半导体器件可以包括：半导体结构12；第一介质层13，位于半导体结构12外围；第二介质层16，覆盖半导体结构12和第一介质层13；密封环15，密封环15环绕半导体结构12，且包括第一方向z上相接触的第一环身部15a和第二环身部15b，其中，第一环身部15a贯穿第一介质层13，第
二环身部15b贯穿第二介质层16。
[0134]
在一些实施例中，上述半导体器件还可以包括在第一方向z上贯穿半导体结构的共源极结构(也即，上述方法实施例中的共源极结构18)，且上述第一环身部15a的材质可以与该共源极结构的材质相同。
[0135]
在一些实施例中，上述半导体器件还可以包括：在第一方向z上贯穿半导体结构12的沟道结构17；以及，在第一方向z上贯穿第二介质层16的导电结构20。其中，导电结构20的端部与沟道结构17相接触，且上述第二环身部15b的材质可以与导电结构20的材质相同。
[0136]
在一些实施例中，上述第一环身部15a的与第二环身部15b相接触的端面的面积，可以小于上述第二环身部15b的与第一环身部15a相接触的端面的面积。
[0137]
在一些实施例中，上述半导体器件还可以包括：共源极层25，且该共源极层25可以位于上述半导体结构12和第一介质层13背离上述第二介质层16的一侧。
[0138]
在一些实施例中，上述半导体器件可以具体为三维存储器件或三维存储芯片，相应地，上述半导体结构12可以包括在上述第一方向z上交替层叠设置的多层栅极层121和栅绝缘层122，并且该多层栅极层121和栅绝缘层122在与第一方向z正交的第二方向z上的一端可以形成台阶结构，且上述第一介质层13还可以覆盖该台阶结构。
[0139]
在一个具体实施例中，上述半导体器件还可以包括位于台阶结构上且贯穿第一介质层13的多个字线接触20，且该多个字线接触20可以分别在台阶结构的位置与栅极层121电连接。
[0140]
需要说明的是，本实施例中半导体器件的各个结构可以参考上述方法实施例中所描述的具体实施方式，故此处不再赘述。
[0141]
本实施例中的半导体器件，通过将密封环设计为包括形成于第一沟槽中的第一环身部和形成于第二沟槽中的第二环身部，能够改善密封环端部的形貌，进而提高存储器件的性能。
[0142]
请参阅图19，图19是本发明实施例提供的存储系统的结构示意图。如图19所示，该存储系统40包括控制器41和存储器42，存储器42包括上述任一实施例中的半导体器件，控制器41耦合至存储器42，且用于控制存储器42存储数据，其中，存储器42可以包括上述任一实施例中的半导体器件。
[0143]
其中，存储器42可以具体为三维存储器(比如，3d nand存储器)。控制器41可通过通道ch控制存储器42，并且存储器42可响应于来自主机50的请求基于控制器41的控制而执行操作。存储器42可通过通道ch从控制器41接收命令cmd和地址addr并且访问响应于该地址而从存储单元阵列中选择的区域。换言之，存储器42可对由地址选择的区域执行与命令相对应的内部操作。
[0144]
在一些实施方式中，存储系统40可被实施为诸如通用闪存存储(ufs)装置，固态硬盘(ssd)，mmc、emmc、rs-mmc和微型mmc形式的多媒体卡，sd、迷你sd和微型sd形式的安全数字卡，个人计算机存储卡国际协会(pcmcia)卡类型的存储装置，外围组件互连(pci)类型的存储装置，高速pci(pci-e)类型的存储装置，紧凑型闪存(cf)卡，智能媒体卡或者记忆棒等。
[0145]
具体地，上述存储系统40可以用到计算机、电视、机顶盒、车载等终端产品上。
[0146]
本实施例中的存储系统，通过将密封环设计为包括形成于第一沟槽中的第一环身
部和形成于第二沟槽中的第二环身部，能够改善密封环端部的形貌，进而提高存储器件的性能。
[0147]
相应地，如图20所示，本发明实施例还提供一种电子设备60，该电子设备60包括本发明实施例提供的上述存储系统61，具体地，该电子设备60可以是手机、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、可穿戴设备、移动电源等任意可以存储数据的设备。
[0148]
本实施例中的电子设备，由于设置了本发明实施例提供的存储系统，具有与上述存储系统相同的有益效果。
[0149]
以上所述仅为本发明实施例的较佳实施例而已，并不用以限制本发明实施例，凡在本发明实施例的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明实施例的保护范围之内。