半导体装置的制作方法

1.本发明实施例涉及半导体装置，尤其涉及具有虚设鳍片的半导体装置及其形成方法。


背景技术：

2.场效晶体管(field-effect transistor，fet)是一种使用电场来控制电流流动的晶体管。fet包括三个端子：源极、栅极与漏极。在操作中，fet通过向栅极施加电压来控制电流流动，从而改变介于源极与漏极之间的导电性(conductivity)。一种常用的fet类型是金属氧化物半导体场效晶体管(metal-oxide-semiconductor field-effect transistor，mosfet)。在物理上，fet可以形成为平面式晶体管、鳍式晶体管(fin field effect transistor，finfet)、全绕式栅极(gate all around，gaa)晶体管或其他类型的形状因素(form factor)。在其他实例中，举例而言，mosfet可用作电信号的开关(例如，射频(radio frequency，rf)开关)，用作电信号的放大器(例如，低噪放大器(low-noise amplifier，lna))，或在互补式金属氧化物半导体(complementary metal oxide semiconductor，cmos)逻辑(例如，静态随机存取存储器(static random access memory，sram)及其他种类的存储器装置)。


技术实现要素：

3.一实施例是关于一种半导体装置。前述半导体装置包括：多个源极区域或漏极区域。半导体装置包括与多个源极区域或漏极区域相关的多个有源鳍片。半导体装置包括介于多个有源鳍片之间的虚设鳍片，其中虚设鳍片包括高k材料核以及沿着虚设鳍片的至少一部分完全围绕高k材料核的低k材料壳。
4.另一实施例是关于一种半导体装置的形成方法。前述半导体装置的形成方法包括：在半导体装置中的多个有源鳍片之间形成虚设鳍片的壳。其中，虚设鳍片沿着与多个有源鳍片相同的方向延伸。其中，壳的顶部相对于有源鳍片的顶部更高。方法包括：形成穿过(through)壳的顶部的开口，以暴露在壳中的空隙，其中壳围绕空隙。其中，开口沿着虚设鳍片的长度形成在虚设鳍片的一部分，所述虚设鳍片的一部分中的壳没有被半导体装置的栅极覆盖。其中，开口的宽度小于顶部的宽度。方法包括：通过(through)开口以一材料填充空隙。
5.又另一实施例是关于一种半导体装置的形成方法。前述半导体装置的形成方法包括：在第一方向上形成半导体装置的多个有源鳍片。方法包括：在第一方向上，在多个有源鳍片之间形成虚设鳍片的低k材料壳。方法包括：在第二方向上形成半导体装置的多个多晶硅栅极。方法包括：在多个多晶硅栅极之间形成穿过低k材料壳的顶部的开口，以暴露在低k材料壳中的空隙。方法包括：通过开口在空隙中形成高k材料核。
附图说明
6.根据以下的详细说明并配合所附附图阅读，能够最好的理解本公开的方式。在此强调的是，根据本产业的标准作业，各种部件未必按照比例绘制，且仅用于说明性目的。事实上，可能任意的放大或缩小各种部件的尺寸，以做清楚的说明。
7.图1是可以实施本公开描述的系统及/或方法的范例环境图。
8.图2a至图2d是本公开描述的范例半导体装置图。
9.图3a至图3g、图4a至图4f及图5a至图5c是本公开描述的范例实施方式的图。
10.图6是图1的一或更多装置的范例组件图
11.图7及图8是与形成本公开描述的半导体装置有关的范例工艺的流程图。
12.附图标记如下：
13.100:环境
14.102:沉积工具
15.104:曝光工具
16.106:显影工具
17.108:蚀刻工具
18.110:平坦化工具
19.112:电镀工具
20.114:晶片/裸片传输工具
21.200:半导体装置
22.202:有源鳍片
23.204:栅极
24.206:外延区域
25.208:虚设鳍片
26.210:壳
27.212:核
28.214:基板
29.216:浅沟槽隔离区域
30.218:栅极间隔物
31.220:高度
32.222,224:宽度
33.300,400,500:实施方式
34.302:介电层
35.304:低介电常数材料层
36.306:空隙
37.410,510:俯视图
38.420,520:剖面主视图
39.430:开口
40.440:高介电常数材料层
41.600:装置
42.610:总线
43.620:处理器
44.630:存储器
45.640:储存组件
46.650:输入组件
47.660:输出组件
48.670:通信组件
49.700,800:工艺
50.710,720,730,810,820,830,840,850:工艺块
51.a1,a2,a3,b1,b2:部分
具体实施方式
52.以下的公开内容提供许多不同的实施例或范例，以实施所提供的发明标的中的不同部件。以下叙述组件及排列方式的特定范例，以简化本公开。当然，这些特定的范例仅为范例，而非用以限定。举例而言，若是本公开叙述了将第一部件形成于第二部件上方(over)或上(on)，即表示其可能包括前述第一部件与前述第二部件是以直接接触(in direct contact)的方式来形成的实施例，且亦可能包括了将其他部件形成于前述第一部件与前述第二部件之间，而使前述第一部件与前述第二部件可能未直接接触的实施例。另外，在不同范例中，本公开可能重复使用元件符号及/或标记。这些重复是为了简化与清晰的目的，并非用以限定在此所讨论的不同实施例及/或配置之间有特定的关系。
53.再者，本公开所用的空间相关用词，诸如：“之下(beneath)”、“下方(below)”、“下部(lower)”、“上方(above)”、“上部(upper)”及其类似用语是用于简化如图所示的本公开的一部件或特征与另一(些)部件或特征的描述。除了如图所示的方向之外，这些空间相关用词旨在涵盖使用中或操作中的装置的不同方位。设备可以其他方向定向(旋转90度或在其他方向)，且本公开所用的空间相关用词可相应地解释。
54.虚设鳍片(dummy)包括用于半导体装置的各种组件的电性隔离的半导体鳍片结构。作为范例，虚设鳍片可以包括在包括晶体管的半导体装置中，以提供栅极到栅极的隔离、外延区域到外延区域(epi到epi)的隔离及/或外延区域到栅极的隔离等。在一些情况下，形成虚设鳍片的工艺(例如，通过电介质合并(dielectric merge))可能导致在虚设鳍片中形成空隙(void)(或接缝(seam))。在随后的栅极或漏极形成工艺期间，空隙可以由金属填充。这可能导致形成穿过虚设鳍片的漏电流路径，诸如：漏极到栅极漏电流路径、栅极到栅极漏电流路径或漏极到漏极漏电流路径等。穿过虚设鳍片的漏电流路径降低了虚设鳍片提供电性隔离的有效性，这降低了包括虚设鳍片的半导体装置的装置性能。
55.在此描述的一些实施方式提供了一种虚设鳍片，所述虚设鳍片配置为阻挡在半导体装置中的漏电流路径。在一些实施方式中，本公开描述的虚设鳍片包括低介电常数(low dielectric constant，低k或lk)材料外壳。由于在低k材料外壳中形成的空隙中填充有高介电常数(high dielectric constant，高k或hk)材料内核，否则会产生漏电流路径。这提高了虚设鳍片提供电性隔离的有效性并且提高了包括虚设鳍片的半导体装置的装置性能。此外，本公开所述的虚设鳍片可能不会遭受在其他类型的虚设鳍片中经历的弯曲问题，否
planarization，cmp)工具及/或研磨或平坦化经沉积或经电镀的材料的层或表面的其他类型的平坦化工具。平坦化工具110可以与化学力及机械力组合(例如，化学蚀刻及游离磨料研磨(free abrasive polishing))来研磨或平坦化半导体装置的表面。平坦化工具110可以结合研磨垫及固定环(例如，通常具有比半导体装置更大的直径)使用研磨性及腐蚀性化学浆料。研磨垫及半导体装置可以通过动态研磨头压在一起，并通过固定环固定就位。动态研磨头可以以不同的旋转轴旋转，以移除材料并平整半导体装置的任何不规则形貌，使半导体装置平整(flat)或平坦(planar)。
62.电镀工具112是能够用一或多种金属电镀基板(例如，晶片、半导体装置及/或其类似物)或其的一部分的半导体工艺工具。举例而言，电镀工具112可以包括电镀铜装置、电镀铝装置、电镀镍装置、电镀锡装置、复合材料或合金(例如，锡-银(tin-silver)、锡-铅(tin-lead)及/或其类似合金))电镀装置及/或用于一或多种其他类型的导电材料、金属及/或类似类型材料的电镀装置。
63.晶片/裸片传输工具114包括移动机器人、机械手臂、电车或轨道车、高架起重机传输(overhead hoist transport，oht)系统、自动化材料处理系统(automated materially handling system，amhs)及/或用于在半导体工艺工具之间及/或往返于诸如晶片架(wafer rack)、储存室及/或其类似位置的其他位置传输晶片及/或裸片的其他类型的装置。在一些实施方式中，晶片/裸片传输工具114可以是配置为行进特定路径及/或可以半自动或自动地操作的经编码装置。
64.图1中所示的装置的数量及布置是作为一或多个范例提供的。实际上，与图1中所示的那些相比，可能存在额外的装置、更少的装置、不同的装置或不同布置的装置。此外，可以在单个装置中实施图1所示的两个或更多装置，或者在图1中所示的单一装置可以作为多个或是分布式装置来实施。额外地或替代地，环境100的一组装置(例如，一或多个装置)可以执行描述为由环境100的另一组装置执行的一或多个功能。
65.图2a至图2d是本公开描述的范例半导体装置200的图。半导体装置200是包括多个晶体管的半导体装置的范例，且所述晶体管诸如存储器装置(例如，静态随机存取存储器(static random access memory，sram)、动态随机存取存储器(dynamic random access memory，dram))或逻辑装置(例如，处理器、专用集成电路(application specific integrated circuit，asic))等。
66.如图2a的俯视图所示，半导体装置200包括多个有源鳍片202。有源鳍片202包括硅(si)鳍片、硅锗(sige)鳍片及/或由其他类型的半导体材料形成的鳍片。有源鳍片202以近似平行的配置来布置，其中有源鳍片202在半导体装置200的第一方向上延伸。每个有源鳍片202的一部分可以用作包括在半导体装置200中的晶体管的开关通道。因此，在一些实施方式中，包括在半导体装置中的晶体管包括finfet。
67.半导体装置200包括半导体装置200中包括的晶体管的一或多个栅极204。一或多个栅极204在第二方向上延伸，其中所述第二方向近似垂直于有源鳍片202的第一方向。此外，一或多个栅极204在有源鳍片202的至少三侧(sides)上围绕有源鳍片202的一部分，以提供对包括在半导体装置200中的晶体管的增强的开关通道控制。一或多个栅极204包括多晶硅(polysilicon，po)栅极或由另一种材料形成的栅极。在一些实施方式中，半导体装置200包括在第二方向上彼此近似平行地延伸的多个栅极204。
68.外延区域206被包括在有源鳍片202的一部分上，且所述有源鳍片202的一部分不被一或多个栅极204覆盖。外延区域206作为包括在半导体装置200中的晶体管的源极区域或漏极区域。在一些实施方式中，外延区域206位于两个栅极204之间。在一些实施方式中，外延区域206位于与单个栅极204相邻的位置。
69.半导体装置200包括一或多个虚设鳍片208，所述一或多个虚设鳍片208被配置以在半导体装置200中包括的一或多个结构及/或部件之间提供电性隔离。在一些实施方式中，虚设鳍片208配置为在两个结构及/或部件之间提供电性隔离。在一些实施方式中，虚设鳍片208配置为在两个或更多有源鳍片202之间提供电性隔离。在一些实施方式中，虚设鳍片208配置为在两个或更多外延区域206之间提供电性隔离。在一些实施方式中，虚设鳍片208配置为在两个或更多栅极204之间提供电性隔离。在一些实施方式中，虚设鳍片208配置为在介于外延区域206及栅极204之间提供电性隔离。
70.虚设鳍片208包括在第一方向上大致平行于有源鳍片202延伸的鳍片结构。在一些实施方式中，虚设鳍片208被包括在两个有源鳍片202之间，且虚设鳍片208延伸的长度近似于两个有源鳍片202。在一些实施方式中，如图2a所示，半导体装置200包括多个虚设鳍片208，其中有源鳍片202及虚设鳍片208以交替配置布置。
71.本公开描述的虚设鳍片208包括多种类型的介电材料。虚设鳍片208包括：包括低k介电材料的壳210及包括高k介电材料的核212。核212填充在形成壳210的期间中出现的空隙，使得空隙中填充有高介电常数材料，否则当用于外延区域206及/或栅极204的接触物形成时，如果空隙中填充有金属，则会产生穿过虚设鳍片208的漏电流路径。换句话说，空隙由高k材料核212填充，以阻挡或防止核212以用于外延区域206及/或栅极204的接触物的金属填充，来防止通过(through)虚设鳍片208形成的漏电流路径。
72.核212在第一方向上沿着虚设鳍片208的长度至少部分地受到壳210围绕。具体地，在未受到栅极204覆盖或围绕的部分a1、a2及a3中，核212在核212的三个侧面上受到壳210围绕。在这些部分中，如图2a所示，在虚设鳍片208的顶部中，壳210未覆盖或未围绕核212。在栅极204下方的部分b1及b2中，壳210在核212的四个侧面上(例如，使得壳210完全围绕核212)围绕核212。这是由于壳210在形成栅极204之前形成，且由于在形成栅极204之后，在虚设鳍片208中的空隙打开并填充有核212。
73.在一些实施方式中，壳212的一部分的宽度小于虚设鳍片208的一部分的宽度，其中所述壳212的一部分不被在虚设鳍片208的顶部中的壳210覆盖。换句话说，虚设鳍片208的顶部由壳210及核212共享。在一些实施方式中，在虚设鳍片208的顶部中的未被壳210覆盖的核212的一部分所占虚设鳍片208的顶部的表面面积小于壳210。
74.包括在半导体装置200中的虚设鳍片208的壳210的低k介电材料包括碳氮化硅(silicon carbon nitride，sicn)；氮化硅(silicon nitride，sin)；低k氧化物材料；低k氮化物材料；低k氮氧化物材料；低k氮化物；低k碳；氧化物、氮化物及碳的低k组合；及/或其他类型的低k介电材料。在一些实施方式中，包括在半导体装置200中的虚设鳍片208的一或多个壳210由高k介电材料而不是低k介电材料形成。包括在半导体装置200中的虚设鳍片208的核212的高k介电材料包括氧化铪(hafnium oxide，hfo
x
)、氧化锆(zirconium oxide，zro
x
)、氧化铝(aluminum oxide，al
x
oy)、氧化镧(lanthanum oxide，la
x
oy)、高k氧化物、高k氮化物、高k氮氧化物及/或其他高k介电材料。
75.图2b显示了沿着图2a的线段aa的剖面主视图。沿着线段aa的剖面主视图显示出了沿着介于栅极204之间的第二方向，在半导体装置200的一部分中的有源鳍片202、外延区域206及虚设鳍片208的各种细节。
76.如图2b所示，有源鳍片202从半导体装置200的基板214延伸。介于有源鳍片202之间的区域(以及介于虚设鳍片208及基板214之间的区域)填充有浅沟槽隔离(shallow trench isolation，sti)区域216。sti区域216在介于有源鳍片202之间提供电性隔离，且包括诸如氧化硅(silicon oxide，sio
x
)及/或其他种介电材料的介电材料。有源鳍片202的一部分、虚设鳍片208的一部分及sti区域216的一部分上包括栅极间隔物218。
77.如图2b进一步所示，外延区域206的一部分填充在有源鳍片202的凹陷部分中，且外延区域206的剩余部分在有源鳍片202上方延伸。外延区域206可替代地称为作为应变(strained)或突出(raised)的源极或漏极区域。通过外延(epitaxy)或外延(epi)工艺，形成外延区域206在有源鳍片202的凹陷部分中。在一些实施方式中，外延工艺包括选择性外延生长(selective epitaxy growth，seg)工艺、cvd沉积技术(例如，气相外延(vapor-phase epitaxy，vpe)及/或超高真空cvd(ultra-high vacuum cvd，uhv-cvd))、分子束外延(molecular beam epitaxy)及/或其他合适的外延工艺。外延工艺包括使用气态及/或液态前驱物，所述前驱物与有源鳍片202的成分相互作用。经沉积的半导体材料不同于有源鳍片202的半导体材料。因此，半导体装置200的通道区域沿着有源鳍片拉紧(strained)或受压(stressed)，以实现在半导体装置200中的载子迁移率(carrier mobility)，从而提高装置性能。
78.如图2b进一步所示，虚设鳍片208位于有源鳍片202之间(以及外延区域206之间)以提供有源鳍片202之间(以及外延区域206之间)的电性隔离。图2b中的剖面显示出了虚设鳍片208的部分a2，在其中虚设鳍片208的核212在核212的三侧上受到虚设鳍片208的壳210围绕。如本公开更详细的描述，这是因为蚀刻虚设鳍片208的壳210的顶部，以暴露出在部分a1、a2及a3中的壳210中的空隙，使得空隙可以通过核212的高k介电材料填充，来封闭可能由于空隙而形成的任何漏电流路径。
79.图2c显示了沿着图2a的线段bb的另一个剖面主视图。沿着线段bb的剖面主视图显示出了在第二方向上且沿着栅极204，在半导体装置200的一部分中的有源鳍片202、虚设鳍片208及栅极204的各种细节。
80.如图2c所示，栅极204在三侧上围绕每一个有源鳍片202及每一个虚设鳍片208。这增加了对于穿过有源鳍片202在开关通道上的栅极204的控制。如图2c中进一步所示，虚设鳍片208的壳210完全围绕在栅极204下方的虚设鳍片208的核212及核212的所有四个侧面。这是因为在形成栅极204之前形成了虚设鳍片208的壳210，因此未蚀刻在栅极204下方的壳210的一部分，以填充壳210中的空隙。然而，用于填充空隙并形成核212的高k材料进入到栅极204下方的空隙中，使得核212形成在栅极204下方的虚设鳍片208的一部分中。
81.图2d显示了虚设鳍片208的范例尺寸。如图2d中所示，虚设鳍片208的范例尺寸包括虚设鳍片208的高度220(并且因此包括壳210的高度)。在一些实施方式中，高度220在大约50纳米到大约70纳米的范围内，以对于半导体装置200提供足够的电性隔离及漏电流保护。然而，高度220的其他数值也在本公开的范围内。
82.如图2d进一步所示，虚设鳍片208的范例尺寸包括虚设鳍片208的宽度222(并且因
此包括壳210的宽度)。在一些实施方式中，宽度222在大约5纳米到大约15纳米的范围内，以对于半导体装置200提供足够的电性隔离及漏电流保护。然而，宽度222的其他数值也在本公开的范围内。
83.如图2d进一步所示，虚设鳍片208的范例尺寸包括核212的宽度224。宽度224包括在核212的最宽点处的核212的宽度。在一些实施方式中，宽度224在大约1纳米到大约3纳米的范围内，以填充在壳210中的空隙，来对于半导体装置200提供足够的电性隔离及漏电流保护，并且可以移除剩余的高k介电材料。然而，宽度224的其他数值在本公开的范围内。
84.如上所述。提供图2a至图2d作为范例。其他范例可能与关于图2a至图2d所描述的不同。
85.图3a至图3g是本公开描述的范例实施方式300的图。范例实施方式300包括形成本公开描述的半导体装置200的一部分的范例。参照图3a，形成半导体装置200在基板214中及/或基板214上。基板214由包括硅；诸如砷化镓(gallium arsenide，gaas)或硅锗(silicon germanium，sige)的iii-v族化合物半导体材料基板；绝缘体上覆硅(silicon on insulator，soi)基板或其他类型的半导体基板的材料形成。
86.如图3b所示，移除基板214的多个部分，以形成有源鳍片202。在一些实施方式中，使用在光刻胶层中的图案来形成有源鳍片202。在这些实施方式中，沉积工具102形成光刻胶层在基板214上。曝光工具104使光刻胶层曝光于辐射源，使光刻胶层图案化。显影工具106显影并移除光刻胶层的一部分，以暴露图案。蚀刻工具108基于图案蚀刻到基板214中，以形成有源鳍片202。在一些实施方式中，蚀刻操作包括等离子体蚀刻技术、湿式化学蚀刻技术及/或其他类型的蚀刻技术。蚀刻工具108可以使用一或多种蚀刻操作来形成有源鳍片202。在一些实施方式中，光刻胶移除工具移除光刻胶层的剩余部分(例如，使用化学剥离剂、等离子体灰化及/或其他技术)。在一些实施方式中，硬掩模层用作用于基于图案形成有源鳍片202的替代技术。
87.如图3c所示，形成介电层302在基板214上方(over)及/或上(on)且在有源鳍片202之上及/或之上。沉积工具102通过以上结合图1所描述的cvd技术、pvd技术、ald技术或其他类型的沉积技术来沉积介电层302。在一些实施方式中，共形地(conformally)沉积介电层302在有源鳍片202上，使得介电层302形成在有源鳍片202的顶部及侧壁上。
88.如图3d所示，形成低k介电材料层304在有源鳍片202之间的介电层302中的开口中。沉积工具102通过以上结合图1所描述的cvd技术、pvd技术、ald技术或其他类型的沉积技术来沉积低k介电材料层304。在一些实施方式中，低k介电材料层304通过介电合并操作来形成，其中低k介电材料层304的分离部分合并在一起。如图3d进一步所示，在低k介电材料层304的形成期间中，形成空隙306在低k介电材料层304中。特别地，在有源鳍片202之间的区域中形成空隙306。
89.如图3e所示，移除介电层302的一部分及低k介电材料层304的一部分，以形成sti区域216及虚设鳍片208的壳210。具体而言，平坦化工具110执行平坦化或研磨操作，以移除介电层302的一部分及低k介电材料层304的一部分。在一些实施方式中，平坦化工具110移除介电层302的一部分及低k介电材料层304的一部分，以暴露有源鳍片202的顶部。
90.如图3f所示，在回蚀操作，减少sti区域216的高度或深度。如此一来，暴露有源鳍片202的一部分，使得外延区域206可以形成在有源鳍片202的经暴露部分上。在一些实施方
式中，使用在光刻胶层中的图案来使sti区域216回蚀。在这些实施方式中，沉积工具102形成光刻胶层在有源鳍片202上及虚设鳍片208的壳210上。曝光工具104曝光光刻胶层于辐射源，以使光刻胶层图案化。显影工具106显影并移除光刻胶层的一部分，以暴露图案。蚀刻工具108基于图案蚀刻sti区域216，以减少sti区域216的高度或深度。在一些实施方式中，蚀刻操作包括等离子体蚀刻技术、湿式化学蚀刻技术及/或其他类型的蚀刻技术。在一些实施方式中，光刻胶移除工具移除光刻胶层的剩余部分(例如，使用化学剥离剂、等离子体灰化及/或其他技术)。在一些实施方式中，硬掩模层用作基于图案来回蚀sti区域216的替代技术。
91.如图3g所示，形成栅极204于有源鳍片202上方及/或上，使得栅极204在有源鳍片202的三侧上围绕有源鳍片202。此外，形成栅极204于虚设鳍片208的壳210上方及/或上，使得栅极在壳210的三侧上围绕壳210。沉积工具102通过以上结合图1所描述的cvd技术、pvd技术、ald技术或其他类型的沉积技术，来沉积栅极204。
92.如上所述，提供图3a至图3g作为范例。其他范例可能与关于图3a至图3g所描述的不同。
93.图4a至图4f是本公开描述的范例实施方式400的图。范例实施方式400包括形成本公开描述的半导体装置200的一部分的范例。图4a至图4f以半导体装置200的俯视图410及沿着线段aa的剖面主视图420(例如，在栅极204未覆盖的半导体装置200的一部分中)显示范例实施方式400。参照图4a，在结合图3a至图3g描述的范例实施方式300的操作之后，执行结合图4a至图4f描述的范例实施方式400的操作。
94.如图4b所示，形成栅极间隔物218在有源鳍片202的一部分、虚设鳍片208的壳210的一部分及sti区域216的一部分上方及/或上。沉积工具102沉积通过以上结合图1所描述的cvd技术、pvd技术、ald技术或其他类型的沉积技术，来沉积栅极间隔物218。如图4b所示，共形地沉积栅极间隔物218在有源鳍片202的一部分、虚设鳍片208的壳210的一部分及sti区域216的一部分上。
95.如图4c所示，执行应变源漏极(strained source drain，ssd)蚀刻操作，以在有源鳍片202中形成凹部。在ssd蚀刻操作中，亦蚀刻虚设鳍片208的壳210的顶部。蚀刻壳210的顶部，以形成通向(to)在壳210中的空隙306的开口430。具体地，如在图4c中的俯视图410所示，在沿着栅极204未覆盖的虚设鳍片208的一部分中，形成开口430在虚设鳍片208的壳210中。形成开口430，以打开(open)及/或暴露壳210中的空隙306，使得空隙306可以以高k介电材料填充。通过用高k介电材料填充空隙306，封闭(close)空隙306，这防止在一或多个后续的金属沉积工艺中在空隙306中形成漏电流路径。
96.在一些实施方式中，使用在光刻胶层中的图案，以形成凹部在有源鳍片202中，并形成开口430在虚设鳍片208的壳210中。在这些实施方式中，沉积工具102形成光刻胶层在栅极间隔物218上。曝光工具104使光刻胶层曝光于辐射源，以使光刻胶层图案化。显影工具106显影并移除光刻胶层的一部分，以暴露图案。蚀刻工具108基于图案蚀刻至栅极间隔物218、有源鳍片202的顶部及虚设鳍片208的壳210的顶部。在一些实施方式中，蚀刻操作包括等离子体蚀刻技术、湿式化学蚀刻技术及/或其他类型的蚀刻技术。在一些实施方式中，光刻胶移除工具移除光刻胶层的剩余部分(例如，使用化学剥离剂、等离子体灰化及/或其他技术)。在一些实施方式中，硬掩模层用作用于基于图案而形成在有源鳍片202中的凹部及
在壳210中的开口430的替代技术。
97.如图4d所示，以高k介电材料层440填充在虚设鳍片208的壳210中的空隙306，以沿着虚设鳍片208的长度封闭空隙306。沉积工具102通过以上结合图1所描述的cvd技术、pvd技术、ald技术或其他类型的沉积技术，来沉积高k介电材料层440。高k介电材料层440在空隙306中的沉积导致在虚设鳍片208中形成核212。高k介电材料层440沉积在虚设鳍片208的整个顶表面上，以便用高k介电材料层440完全填充空隙306。
98.如图4e所示，执行清洗操作，以移除高k介电材料层440的多余或剩余材料。在一些实施方式中，在用以形成高k介电材料层440的沉积操作之后，沉积工具102或其他半导体工艺工具执行清洗操作。清洗操作包括使用清洗溶液，以从除了虚设鳍片208的核212之外的半导体装置200的一部分来移除高k介电材料层440的多余或剩余材料。使用高温硫酸-过氧化氢混合物(high-temperature sulfuric acid-hydrogen peroxide mixture，htspm)清洗溶液及/或其他类型的清洗溶液，来移除高k介电材料层440的多余或剩余材料。
99.如图4e中的俯视图410进一步所示，壳210在核212的三侧上环绕在半导体装置200的一部分中的虚设鳍片208的核212，其中在半导体装置200的所述部分中，栅极204不覆盖虚设鳍片208。
100.如图4f所示，形成外延区域206在半导体装置200的一部分中的有源鳍片202上，其中栅极204未覆盖所述有源鳍片202。沉积工具102通过外延生长操作来形成外延区域206，其中材料沉积到在有源鳍片202中的凹部中并从有源鳍片202向上生长。
101.如上所述。提供图4a至图4f作为范例。其他范例可能与关于图4a至图4f所描述的不同。
102.图5a至图5c是本公开描述的范例实施方式500的图。范例实施方式500包括形成本公开描述的半导体装置200的一部分的范例。图5a至图5c以半导体装置200的俯视图510及沿着线段bb的剖面主视图520(例如，在栅极204覆盖的半导体装置200的一部分中)显示范例实施方式500。
103.参照图5a，在结合图3a至图3g描述的范例实施方式300的操作之后，执行结合图5a至图5c描述的范例实施方式500的操作。此外，除了在范例实施方式500中从沿着栅极204的角度显示及描述的一或多个操作，范例实施方式500的操作对应于以上结合范例实施方式400描述的一或多个操作。
104.如图5b所示，在栅极204下方的虚设鳍片208的壳中的空隙306以高k介电材料440填充，以沿着虚设鳍片208封闭空隙306。沉积工具102通过以上结合图1所描述的cvd技术、pvd技术、ald技术或其他类型的沉积技术，来沉积高k介电材料层440。高k介电材料层440的材料行进穿过(travel through)开口430以形成栅极204下方的核212，且前述开口430穿过虚设鳍片208的壳210。如图5b所示，在栅极204下方的虚设鳍片208的一部分中，虚设鳍片208的壳210在壳212的所有四个侧面上完全围绕虚设鳍片208的核212。
105.如图5c所示，执行清洗操作以移除高k介电材料层440的多余或剩余材料。在一些实施方式中，在用以形成高k介电材料层440的沉积操作之后，沉积工具102或其他半导体工艺工具执行清洗操作。清洗操作包括使用清洗溶液从半导体装置200的栅极204移除高k介电材料层440的多余或剩余材料。htspm清洗液及/或其他类型的清洗溶液用于移除高k介电材料层440的多余或剩余材料。
106.如上所述。提供图5a至图5c作为范例。其他范例可能与关于图5a至图5c所描述的不同。
107.图6是装置600的范例组件的图。在一些实施方式中，半导体工艺工具(沉积工具102、曝光工具104、显影工具106、蚀刻工具108、平坦化工具110及电镀工具112)中的一或多个及/或晶片/裸片传输工具114可以包括一或多个装置600及/或装置600的一或多个组件。如图6所示，装置600可以包括总线(bus)610、处理器(processor)620、存储器630、储存组件640、输入组件650、输出组件660及通信组件670。
108.总线610包括实现装置600的组件之间的有线及/或无线通信的组件。处理器620包括中央处理单元、图形处理单元、微处理器、控制器、微控制器、数字信号(digital signal)处理器、现场可程序化逻辑闸阵列(field-programmable gate array)、专用集成电路(application-specific integrated circuit)及/或其他类型的处理组件。处理器620以硬体、韧体(firmware)或硬体及软体的组合来实现。在一些实施方式中，处理器620包括能够编码(programmed)以执行功能的一或多个处理器。存储器630包括随机读取存储器(random access memory)、只读存储器(read only memory)及/或其他类型的存储器(例如，快闪存储器(flash memory)、磁存储器(magnetic memory)及/或光存储器(optical memory))。
109.储存组件640储存与装置600的操作相关的数据及/或软体。举例而言，储存组件640可以包括硬盘驱动器(hard disk drive)、磁碟驱动器(magnetic disk drive)、光碟驱动器(optical disk drive)、固态硬盘驱动器(solid state disk drive)、压缩光碟(compact disc)、数字多功能光碟(digital versatile disc)及/或其他类型的非暂时性电脑可读取介质(non-transitory computer-readable medium)。输入组件650使装置600能够接收输入，诸如使用者输入及/或感测到的输入。举例而言，输入组件650可以包括触控屏幕、键盘(keyboard)、小键盘(keypad)、鼠标、按钮、麦克风、开关、传感器、全球定位系统组件(global positioning system component)、加速度计(accelerometer)、陀螺仪(gyroscope)及/或致动器(actuator)。输出组件660使装置600能够提供输出，诸如经由显示器、喇叭(speaker)及/或一或多个发光二极管。通信组件670使装置600能够与其他装置通信，诸如经由有线连接及/或无线连接。举例而言，通信组件670可以包括接收器、发送器、收发器(transceiver)、数据机(modem)、网络界面卡(network interface card)及/或天线(antenna)。
110.装置600可以执行本公开描述的一或多个工艺。举例而言，非暂时性电脑可读介质(例如，存储器630及/或储存组件640)可以储存用于通过处理器620来执行的一组指令(例如，一或多个指令(instructions)、代码(code)、软体代码(software code)及/或程序代码(program code))。处理器620可以执行这组指令以执行本公开描述的一或多个工艺。在一些实施方式中，通过一或多个处理器620执行这组指令，使一或多个处理器620及/或装置600执行本公开描述的一或多个工艺。在一些实施方式中，可以使用硬体的电路(hardwired circuitry)取代指令或与指令结合使用，以执行本公开描述的一或多个工艺。因此，本公开描述的实现不限于硬体的电路及软体的任何特定组合。
111.图6中所示的组件的数量及布置是作为范例来提供。装置600可以包括与图6中所示的那些相比的额外组件、更少的组件、不同的组件或不同布置的组件。额外地或替代地，
装置600的一组组件(例如，一或多个组件)可以执行一或多个描述为由装置600的另一组组件执行的功能。
112.图7是与形成半导体装置相关的范例工艺700的流程图。在一些实施方式中，图7的一或多个工艺块(process block)可通过一或多个半导体工艺工具(例如，半导体工艺工具(沉积工具102、曝光工具104、显影工具106、蚀刻工具108、平坦化工具110及电镀工具112)中的一或多个)执行。额外地或替代地，图7的一或多个工艺块可通过装置600的一或多个组件执行，诸如处理器620、存储器630、储存组件640、输入组件650、输出组件660及/或通信组件670。
113.如图7所示，工艺700可以包括形成虚设鳍片的壳在半导体装置中的多个有源鳍片之间(工艺块710)。举例而言，如上所述，半导体工艺工具中的一或多个可以在半导体装置200中的多个有源鳍片202之间形成虚设鳍片208的壳210。在一些实施方式中，虚设鳍片208沿着与多个有源鳍片202相同的方向延伸。在一些实施方式中，其中壳210的顶部相对于有源鳍片202的顶部更高。
114.如图7进一步所示，过程700可以包括形成穿过壳的顶部的开口，以暴露在壳中的空隙(工艺块720)。举例而言，如上所述，半导体工艺工具中的一或多个可以形成穿过壳210的顶部的开口430，以暴露在壳210中的空隙306。在一些实施方式中，壳210围绕空隙306。在一些实施方式中，开口430的宽度小于壳210的顶部的宽度。在一些实施方式中，在虚设鳍片208的一部分中形成沿着虚设鳍片208的长度的开口430，其中半导体装置200的栅极204未覆盖壳210。
115.如图7进一步所示，过程700可以包括通过开口以一材料填充空隙(工艺块730)。举例而言，如上所述，半导体工艺工具中的一或多个可以通过开口430以一材料填充空隙306。
116.过程700可包括额外的实施方式，诸如下文描述及/或结合本公开别处描述的一或多个其他工艺的任何单一实施方式或实施方式的任何组合。
117.在第一实施方式中，材料包括氧化铪(hfo
x
)、氧化锆(zro
x
)、氧化铝(al
x
oy)或氧化镧(la
x
oy)中的至少一种。在第二实施方式中，单独或结合第一实施方式，壳210包括氮化碳硅(sicn)。在第三实施方式中，单独或结合第一实施方式及第二实施方式中的一或多个，形成壳210包括：在形成半导体装置200的栅极204之前形成壳210，且以材料填充空隙包括：在形成栅极204之后以材料填充空隙306。
118.在第四实施方式中，单独或结合第一实施方式至第三实施方式中的一或多个，工艺700包括在以材料填充空隙306之后在多个有源鳍片202上形成外延区域206。在第五实施方式中，单独或结合第一实施方式至第四实施方式中的一或多个，形成开口430包括：在与多个有源鳍片202相关的ssd蚀刻操作中形成开口430。
119.虽然图7显示工艺700的范例块，但是在一些实施方式中，过程700可以包括与图7中显示的那些相比额外的工艺块、更少的工艺块、不同的工艺块或不同布置的工艺块。额外地或替代地，工艺700的两个或更多个工艺块可以并行执行(performed in parallel)。
120.图8是与形成半导体装置相关的范例工艺800的流程图。在一些实施方式中，图8的一或多个工艺块可通过一或多个半导体工艺工具(例如，半导体工艺工具(沉积工具102、曝光工具104、显影工具106、蚀刻工具108、平坦化工具110及电镀工具112)中的一或多个)执行。额外地或替代地，图8的一或多个工艺块可由装置600的一或多个组件执行，诸如处理器
620、存储器630、储存组件640、输入组件650、输出组件660及/或通信组件670。
121.如图8所示，工艺800可以包括在第一方向上形成半导体装置的多个有源鳍片(工艺块810)。举例而言，如上所述，半导体工艺工具中的一或多个可以在第一方向上形成半导体装置200的多个有源鳍片202。
122.如图8进一步所示，工艺800可以包括在第一方向上形成虚设鳍片的低k材料壳在多个有源鳍片之间(工艺块820)。举例而言，如上所述，半导体工艺工具中的一或多个可以在第一方向上形成虚设鳍片208的低k材料壳210在多个有源鳍片202之间。
123.如图8进一步所示，工艺800可以包括在第二方向上形成半导体装置的多个多晶硅栅极(工艺块830)。举例而言，如上所述，半导体工艺工具中的一或多个可以在第二方向上形成半导体装置200的多个多晶硅栅极204。
124.如图8进一步所示，工艺800可以包括在多个多晶硅栅极之间形成穿过低k材料壳的顶部的开口，以暴露在低k材料壳中的空隙(工艺块840)。举例而言，如上所述，半导体工艺工具中的一或多个可以在多个多晶硅栅极204之间形成穿过低k材料壳210的顶部的开口430，以暴露在低k材料壳210中的空隙306。
125.如图8进一步所示，过程800可以包括通过开口形成高k材料核在空隙中(工艺块850)。举例而言，如上所述，半导体工艺工具中的一或多个可以通过开口430在空隙306中形成高k材料核212。
126.过程800可包括额外的实施方式，诸如下文描述的单一实施方式或实施方式的任何组合及/或结合本公开别处描述的一或更多其他工艺。
127.在第一实施方式中，通过开口430在空隙306中沉积高k材料层440，在空隙306中形成高k材料核212。在第二实施方式中，单独或结合第一实施方式，工艺800包括从半导体装置200的栅极间隔物218及从多个多晶硅栅极204移除高k材料层440的剩余部分。
128.在第三实施方式中，单独或结合第一实施方式及第二实施方式中的一或多个，在空隙306中形成高k材料核212包括：在多个多晶硅栅极204下方的空隙306的一部分中形成高k材料核212。
129.在第四实施方式中，单独或结合第一实施方式至第三实施方式中的一或多个，工艺800包括在空隙306中形成高k材料核212之后，在介于多个多晶硅栅极204之间的多个有源鳍片202上形成多个外延区域206。在第五实施方式中，单独或与第一实施方式至第四实施方式中的一或多个结合，高k材料核212的宽度224在大约1纳米至大约3纳米的范围内。
130.虽然图8示出了工艺800的范例块，但是在一些实施方式中，工艺800可以包括与图8中所描绘的那些相比额外的工艺块、更少的工艺块、不同的工艺块或不同布置的工艺块。额外地或替代地，工艺800的两个或更多个工艺块可以并行执行。
131.以此方式，本公开描述的虚设鳍片包括低介电常数(低k或lk)材料外壳。由于在低k材料外壳中形成的空隙中填充有高介电常数(高k或hk)材料内核，否则会产生漏电流路径。这提高了虚设鳍片提供电隔离的有效性并且提高包括虚设鳍片的半导体装置的装置性能。此外，本公开所述的虚设鳍片可能不会遭受在其他类型的虚设鳍片中经历的弯曲问题，否则可能导致高k感应(induced)交流电流(ac)性能劣化。用于形成本公开所述的虚设鳍片的工艺与其他鳍式场效晶体管(finfet)的形成工艺相容，并且易于集成化以最小化及/或防止研磨问题、回蚀问题及/或其他类型的半导体工艺问题。
132.如上文中更详细地描述，本公开描述的一些实施方式提供了一种半导体装置。半导体装置包括多个源极区域或漏极区域。半导体装置包括与多个源极区域或漏极区域相关的多个有源鳍片。半导体装置包括介于多个有源鳍片之间的虚设鳍片，其中虚设鳍片包括高k材料核以及沿着虚设鳍片的至少一部分完全围绕高k材料核的低k材料壳。
133.在一些实施例中，虚设鳍片的宽度在大约5纳米至大约15纳米的范围内。在一些实施例中，虚设鳍片的高度在大约50纳米至大约70纳米的范围内，且高k材料核的宽度在大约1纳米至大约3纳米的范围内。在一些实施例中，在虚设鳍片的顶部中，低k材料壳未覆盖高k材料核的一部分。在一些实施例中，在虚设鳍片的顶部中的未被低k材料壳覆盖的高k材料核的一部分的宽度小于虚设鳍片的一部分的宽度，且在虚设鳍片的顶部中的未被低k材料壳覆盖的高k材料核的一部分所占虚设鳍片的顶部的表面面积小于低k材料壳。在一些实施例中，高k材料核包括高k氧化物、高k氮化物或高k氮氧化物中的至少一者，且其中低k材料壳包括低k氧化物、低k氮化物、低k碳或氧化物、碳及氮化物的低介电常数组合(low-k combination of oxide,carbon and nitride)。在一些实施例中，低k材料壳沿着在半导体装置的栅极下方的虚设鳍片的至少一部分，完全围绕高k材料核。在一些实施例中，低k材料壳沿着不在栅极下方的虚设鳍片的至少另一部分，在高k材料核的三侧上围绕高k材料核。
134.如上文中更详细地描述，本公开描述的一些实施方式提供了一种方法。方法包括：在半导体装置中的多个有源鳍片之间形成虚设鳍片的壳。其中，虚设鳍片沿着与多个有源鳍片相同的方向延伸。其中，壳的顶部相对于有源鳍片的顶部更高。方法包括：形成穿过(through)壳的顶部的开口，以暴露在壳中的空隙，其中壳围绕空隙。其中，开口沿着虚设鳍片的长度形成在虚设鳍片的一部分，所述虚设鳍片的一部分中的壳没有被半导体装置的栅极覆盖。其中，开口的宽度小于顶部的宽度。方法包括：通过(through)开口以一材料填充空隙。
135.在一些实施例中，所述材料包括：氧化铪(hafnium oxide，hfo
x
)、氧化锆(zirconium oxide，zro
x
)、氧化铝(aluminum oxide，al
x
oy)或氧化镧(lanthanum oxide，la
x
oy)中的至少一者。在一些实施例中，所述壳包括：低k氧化物、低k氮化物、低k碳或氧化物、碳和氮化物的低k组合中的至少一者。在一些实施例中，其中形成所述壳包括：在形成半导体装置的栅极之前形成壳，且其中以所述材料填充空隙包括：在形成栅极之后，以所述材料填充空隙。在一些实施例中，方法还包括：在以所述材料填充空隙之后，形成外延区域在多个有源鳍片上。在一些实施例中，形成开口包括：在与多个有源鳍片相关的应变源极漏极(strained source drain，ssd)蚀刻操作中形成开口。
136.如上面更详细地描述，本公开描述的一些实施方式提供了一种方法。方法包括：在第一方向上形成半导体装置的多个有源鳍片。方法包括：在第一方向上，在多个有源鳍片之间形成虚设鳍片的低k材料壳。方法包括：在第二方向上形成半导体装置的多个多晶硅栅极。方法包括：在多个多晶硅栅极之间形成穿过低k材料壳的顶部的开口，以暴露在低k材料壳中的空隙。方法包括：通过开口在空隙中形成高k材料核。
137.在一些实施例中，在空隙中形成高k材料核包括：通过开口在空隙中沉积高k材料层。在一些实施例中，方法还包括：从半导体装置的栅极间隔物以及多个多晶硅栅极移除高k材料层的剩余部分。在一些实施例中，在空隙中形成高k材料核包括：在多个多晶硅栅极下方的空隙的一部分中形成高k材料核。在一些实施例中，方法还包括：在空隙中形成高k材料
核后，在多个多晶硅栅极之间的多个有源鳍片上形成多个外延区。在一些实施例中，高k材料核的宽度在大约1纳米到大约3纳米的范围内。
138.前述内文概述了各种实施例的部件，使所属技术领域中技术人员可以更佳地了解本公开的方式。所属技术领域中技术人员应可理解的是，他们可轻易地以本公开为基础来设计或修饰其他工艺及结构，并以此达到与在本公开中介绍的实施例相同的目的及/或达到相同的优点。所属技术领域中技术人员也应理解的是，这些等效的构型并未脱离本公开的精神与范围，且在不脱离本公开的精神与范围的情况下，可对本公开进行各种改变、取代或替代。