扇出型封装方法和扇出型封装器件与流程

1.本技术涉及半导体封装技术领域，特别是涉及一种扇出型封装方法和扇出型封装器件。


背景技术：

2.本部分的描述仅提供与本说明书公开相关的背景信息，而不构成现有技术。
3.fo pos(fan out package on substrate，在基板上的扇出型封装)是一种将不同的芯片嵌入到环氧塑封料(emc)中，并分配空间的封装方式。为了实现多种功能组合，扇出型封装通常包括多晶粒(multi die)。
4.当扇出型封装产品包括多个晶粒时，晶粒之间会具有较小的缝隙。多个晶粒通常使用塑封层进行封装，然而研磨塑封层后，在缝隙处易产生裂缝，从而破坏产品的整体结构，影响后期可靠性测试。
5.应该注意，上面对技术背景的介绍只是为了方便对本说明书的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本说明书的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。


技术实现要素：

6.本技术主要解决的技术问题是提供一种扇出型封装方法和扇出型封装器件，能够避免在相邻芯片之间的间隙处的塑封部产生裂缝。
7.为解决上述技术问题，本技术采用的一个技术方案是：提供一种扇出型封装方法，包括：
8.提供载板；
9.在所述载板上设置多个芯片，且相邻所述芯片之间具有间隙；
10.在至少部分所述间隙内形成胶粘部；
11.在所述载板设有所述芯片的一侧形成塑封部；其中，所述塑封部至少连续覆盖所述芯片以及所述胶粘部背离所述载板一侧。
12.进一步地，所述在至少部分所述间隙内形成胶粘部的步骤，包括：
13.在所述间隙的长度方向的一端进行点胶，胶液沿所述长度方向填充所述间隙以形成所述胶粘部；其中，所述长度方向与所述间隙相邻的所述芯片的侧面相平行。
14.进一步地，所述胶粘部包括远离所述载板的第一表面，所述第一表面向靠近所述载板的方向凹陷，所述第一表面与所述载板之间的最小高度大于或等于所述芯片厚度的90％。
15.进一步地，所述胶粘部在所述长度方向上凸出于所述间隙的两端，且凸出部分的长度大于或等于所述间隙的宽度的10％。
16.进一步地，所述进行点胶前，还包括：预热所述载板和所述胶液；
17.所述进行点胶后，还包括：烘烤所述胶液使其固化。
18.进一步地，所述在所述载板上设置多个芯片和所述在至少部分所述间隙内形成胶粘部之间，还包括：
19.烘烤所述载板设有所述芯片的一侧；
20.对所述载板设有所述芯片的一侧进行等离子体表面处理。
21.进一步地，所述提供载板和所述在所述载板上设置芯片之间，还包括：
22.在所述载板上涂布临时胶层，用于粘合所述芯片和所述载板；
23.所述在所述载板上设置多个芯片和所述在至少部分所述间隙内形成胶粘部之间，还包括：
24.烘烤所述临时胶层；
25.对所述临时胶层进行等离子体表面处理。
26.进一步地，所述芯片包括相背设置的功能面和非功能面，所述在所述载板上设置芯片的步骤中，使所述非功能面面对所述载板；所述功能面包括焊盘，所述功能面上设有与所述焊盘电连接的铜柱。
27.进一步地，所述形成塑封部的步骤，包括：
28.在所述载板设有所述芯片一侧形成所述塑封部，且所述塑封部覆盖所述芯片和所述胶粘部；
29.从所述塑封部背离所述载板的一侧对所述塑封部进行研磨，以使得所述铜柱背离所述载板的一侧露出。
30.进一步地，在所述形成塑封部的步骤之后，还包括：
31.在所述塑封部背对所述载板的一侧形成再布线层，所述再布线层与所述铜柱背对所述载板的一端电连接；
32.在所述再布线层背离所述塑封部的一侧设置导电体，所述导电体与所述再布线层电连接。
33.为解决上述技术问题，本技术采用的另一个技术方案是：提供一种扇出型封装器件，包括：
34.多个芯片，相邻所述芯片之间具有间隙；
35.胶粘部，位于至少部分所述间隙内；
36.塑封部，至少连续覆盖所述芯片以及所述胶粘部的同一侧。
37.进一步地，所述胶粘部包括相对的第一表面和第二表面，所述第一表面被所述塑封部覆盖，所述第一表面向靠近所述第二表面的方向凹陷，所述第一表面与所述第二表面之间的最小高度大于或等于所述芯片厚度的90％。
38.进一步地，所述胶粘部沿长度方向填充所述间隙，所述长度方向与所述间隙相邻的所述芯片的侧面相平行；所述胶粘部在所述长度方向上具有凸出于所述间隙两端的凸出部；所述凸出部在所述长度方向上的长度大于或等于所述间隙的宽度的10％。
39.进一步地，所述芯片包括相背设置的功能面和非功能面，所述胶粘部的第二表面和所述非功能面齐平；所述功能面包括焊盘，所述功能面上设有与所述焊盘电连接的铜柱。
40.进一步地，所述扇出型封装器件还包括：
41.载板，与所述芯片的非功能面相贴合，所述载板面对所述芯片的一面经过等离子体表面处理；
42.临时胶层，位于所述载板面对所述芯片的一面，用于粘合所述芯片和所述载板。
43.进一步地，所述铜柱背离所述芯片的一端露出于所述塑封部，且与所述塑封部齐平；所述功能面位于所述塑封部内。
44.进一步地，所述扇出型封装器件还包括：
45.再布线层，位于所述塑封部背离所述芯片一侧的表面；所述再布线层与所述铜柱背对所述芯片的一端电连接；
46.导电体，位于所述再布线层背离所述塑封部的一侧，所述导电体与所述再布线层电连接。
47.区别于现有技术的情况，本技术的有益效果是：本技术实施方式提供的扇出型封装方法和扇出型封装器件，包括多个芯片，且相邻芯片之间具有间隙，通过在至少部分间隙内形成胶粘部，胶粘部使相邻两个芯片形成一个整体，能有效提高封装器件的结合力，从而避免在相邻芯片之间的间隙处的塑封部产生裂缝。
附图说明
48.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
49.图1为本实施方式中所提供的一种扇出型封装方法的流程示意图；
50.图2为图1中步骤s200和步骤s300之间的一实施方式的流程示意图；
51.图3为图1中步骤s400对应的一实施方式的流程示意图；
52.图4为图1中步骤s400之后的一实施方式的流程示意图；
53.图5是图1中步骤s100对应的一实施方式的结构示意图；
54.图6是图1中步骤s200对应的一实施方式的结构示意图；
55.图7是图1中步骤s300对应的一实施方式的结构示意图；
56.图8是图7中下图的俯视图；
57.图9是图3中步骤s401对应的一实施方式的结构示意图；
58.图10是图3中步骤s402对应的一实施方式的结构示意图；
59.图11是图4中步骤s501和步骤s502对应的一实施方式的结构示意图；
60.图12是图4中步骤s502之后的一实施方式的结构示意图；
61.图13是本实施方式中所提供的一种扇出型封装器件的结构示意图。
62.附图标记说明：
63.1、载板；2、临时胶层；3、芯片；31、功能面；32、非功能面；4、焊盘；5、铜柱；6、间隙；7、胶液；8、点胶头；9、胶粘部；91、第一表面；92、第二表面；10、塑封部；11、再布线层；12、导电体；13、切割刀。
具体实施方式
64.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本技术的一部分实施例，而不是全部的实施例。基于
本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本技术保护的范围。
65.需要说明的是，当元件被称为“设置于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的另一个元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中另一个元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”以及类似的表述只是为了说明的目的，并不表示是唯一的实施方式。
66.除非另有定义，本文所使用的所有的技术和科学术语与属于本技术的技术领域的技术人员通常理解的含义相同。本文中在本技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本技术。本文所使用的术语“和/或”包括一个或多个相关的所列项目的任意的和所有的组合。
67.请参阅图1。本技术实施方式提供一种扇出型封装方法，包括以下步骤：
68.步骤s100：提供载板1。
69.具体的，请参阅图5，可以在载板1的一侧涂布临时胶层2，用于后续粘合芯片3和载板1。
70.在本实施方式中，载板1可以是用于支撑封装器件的具有一定支撑强度的普通载板1，在完成封装后可以将载板1去除。在其他实施方式中，载板1也可以是用于放置晶粒的圆片，芯片3(即晶粒)根据需要或设计被重组在该圆片上，在完成封装后可以根据需要选择是否去除载板1。临时胶层2可以是双面胶。
71.步骤s200：在载板1上设置多个芯片3，且相邻芯片3之间具有间隙6。
72.具体的，请参阅图6，芯片3可以包括相背设置的功能面31和非功能面32。在本实施方式中，可以使非功能面32面对载板1，即非功能面32和临时胶层2相贴合。功能面31可以包括焊盘4，且功能面31上设有与焊盘4电连接的铜柱5。可以通过die bond机台(即芯片键合机台)进行芯片3的设置。
73.请参阅图2，在载板1上设置多个芯片3之后，还包括：
74.步骤s201：烘烤载板1设有芯片3的一侧；
75.步骤s202：对载板1设有芯片3的一侧进行等离子体表面处理。
76.在步骤s201中，即烘烤临时胶层2，通过高温烘烤可以增加芯片3和临时胶层2的黏性。在步骤s202中，即对临时胶层2进行等离子体表面处理，可以加强后续形成的胶粘部9在临时胶层2上的流动性，使后续形成的胶粘部9能更好地铺满间隙6。
77.步骤s300：在至少部分间隙6内形成胶粘部9。
78.具体的，如图7所示，上述步骤s300具体包括：在间隙6的长度方向的一端进行点胶，胶液7由于毛细现象自动沿长度方向流动，从而填充间隙6以形成胶粘部9。其中，长度方向与间隙6相邻的芯片3的侧面相平行。
79.在本实施方式中，胶液7可以选用底部填充胶。在进行点胶前，还可以包括预热载板1和胶液7的步骤，从而可以使胶液7的粘度下降，提高胶液7的流动性。
80.具体的，可以通过点胶机进行点胶，点胶机可以具有多个点胶头8。点胶头8的位置位于载板1边沿处，且位于相邻芯片3之间的间隙6。由于芯片3对于间隙6而言较大，若在芯片3边沿点胶，则胶液7无法渗入间隙6内。
81.在进行点胶后，还包括烘烤胶液7使其固化的步骤。具体的，可以通过高压烘烤胶
液7，使其固化为胶粘部9。
82.请参阅图7，图7的下图是图1中步骤s300之后对应的一实施方式的结构示意图。胶粘部9包括远离载板1的第一表面91。优选的，第一表面91与载板1之间的距离小于芯片3的功能面31与载板1之间的距离，即第一表面91低于芯片3的功能面31。由于毛细现象，第一表面91向靠近载板1的方向凹陷。第一表面91与载板1之间的最小高度d大于或等于芯片3厚度的90％，从而保证胶粘部9能有效连接相邻两个芯片3以及临时胶层2。胶粘部9还包括和第一表面91相对的第二表面92，第二表面92和芯片3的非功能面32齐平。
83.在另一种实施方式中，胶粘部9的第一表面91与载板1之间的距离大于芯片3的功能面31与载板1之间的距离，即第一表面91超出芯片3的功能面31。优选的，第一表面91低于铜柱5背离载板1的表面。否则，若胶粘部9覆盖部分铜柱5，后续研磨时需要研磨掉铜柱5的一部分才能使全部铜柱5露出，造成材料和时间的浪费。
84.具体的，如图8所示，胶粘部9在长度方向上凸出于间隙6的两端，即胶粘部9在长度方向上具有凸出于间隙6两端的凸出部。凸出部在长度方向上的长度s大于或等于间隙6的宽度的10％。间隙6的宽度即相邻芯片3之间的距离大小。优选的，相邻芯片3相面对的两个侧面平行设置，即在间隙6的长度方向上，间隙6各处的宽度相等。
85.步骤s400：在载板1设有芯片3的一侧形成塑封部10。其中，塑封部10至少连续覆盖芯片3以及胶粘部9背离载板1一侧。
86.在本实施方式中，塑封部10的材料可以为emc(环氧塑封料)，和胶粘部9的材料具有本质区别。具体的，请参阅图3，图3是图1中步骤s400对应的一实施方式的流程示意图，上述步骤s400具体包括：
87.步骤s401：在载板1设有芯片3一侧形成塑封部10，且塑封部10覆盖芯片3和胶粘部9；
88.步骤s402：从塑封部10背离载板1的一侧对塑封部10进行研磨，以使得铜柱5背离载板1的一侧露出。
89.在步骤s401中，如图9所示，塑封部10至载板1的距离大于铜柱5背离载板1一面至载板1的距离，且塑封部10的侧边位于芯片3的侧边之外、载板1的侧边之内，保证塑封部10将芯片3和胶粘部9完全覆盖。塑封部10可以通过压合成型(compression molding)。塑封部10的材料可以从载板1边沿处注入。
90.在步骤s402中，可以使用研磨轮对塑封部10背离载板1的表面进行研磨，研磨后的结构如图10所示。
91.请参阅图4，图4是图1中步骤s400之后对应的一实施方式的流程示意图，在步骤s400之后，还包括：
92.步骤s501：在塑封部10背对载板1的一侧形成再布线层11，再布线层11与铜柱5背对载板1的一端电连接；
93.步骤s502：在再布线层11背离塑封部10的一侧设置导电体12，导电体12与再布线层11电连接。
94.请参阅图11，图11是图4中步骤s501和步骤s502对应的一实施方式的结构示意图。导电体12可以为焊球，其材料可以为铜或镍或锡或银中至少一种金属材质。
95.本实施方式对芯片3的数量不做限制。载板1上可以设置用于构成不同芯片模组的
多个芯片3。在步骤s502之后，如图12所示，可以用切割刀13在相邻芯片模组之间进行切割，以分离不同的芯片模组。
96.本技术实施方式提供的扇出型封装方法，设置有多个芯片3，且相邻芯片3之间具有间隙6。间隙6尺寸小，在产品受热过程中，由于塑封材料的热膨胀系数比硅的热膨胀系数大，塑封部10的收缩量与芯片3的收缩量不匹配，导致塑封部10和芯片3的结合力不高。本技术通过在至少部分间隙6内形成胶粘部9，即，用胶液7代替塑封料去填充间隙6，胶粘部9使相邻两个芯片3形成一个整体，能有效解决塑封料和芯片3结合力不高的问题，提高封装器件的结合力，从而避免在相邻芯片3之间的间隙6处的塑封部10产生裂缝。
97.还有，胶粘部9能减少芯片3和载板1之间的热膨胀差异引起的脆弱劳损，有效提高封装器件的可靠性。与现有的扇出型封装技术相比，特别是针对multi die(多晶粒)，通过提高芯片3之间的结合力，提高封装器件整体可靠性，本实施方式提供的扇出型封装方法可以广泛运用于高阶封装产品。
98.请参阅图13。本技术实施方式提供一种扇出型封装器件，包括胶粘部9、塑封部10和多个芯片3。其中，相邻芯片3之间具有间隙6。胶粘部9位于至少部分间隙6内。塑封部10至少连续覆盖芯片3以及胶粘部9的同一侧。
99.本技术实施方式提供的扇出型封装器件，设置有多个芯片3，且相邻芯片3之间具有间隙6。间隙6尺寸小，在产品受热过程中，由于塑封材料的热膨胀系数比硅的热膨胀系数大，塑封部10的收缩量与芯片3的收缩量不匹配，导致塑封部10和芯片3的结合力不高。本技术通过在至少部分间隙6内形成胶粘部9，即，用胶液7代替塑封料去填充间隙6，胶粘部9使相邻两个芯片3形成一个整体，能有效解决塑封料和芯片3结合力不高的问题，提高封装器件的结合力，从而避免在相邻芯片3之间的间隙6处的塑封部10产生裂缝。
100.在本实施方式中，如图13所示，芯片3可以包括相背设置的功能面31和非功能面32。胶粘部9的一端和非功能面32齐平，胶粘部9的另一端被塑封部10覆盖。功能面31可以包括焊盘4，且功能面31上设有与焊盘4电连接的铜柱5。
101.如图11所示，扇出型封装器件还可以包括载板1，载板1与芯片3的非功能面32相贴合。可以通过die bond机台(即芯片键合机台)将芯片3设置在载板1上。
102.在本实施方式中，载板1可以是用于支撑封装器件的具有一定支撑强度的普通载板1，在完成封装后可以将载板1去除。在其他实施方式中，载板1也可以是用于放置晶粒的圆片，芯片3(即晶粒)根据需要或设计被重组在该圆片上，在完成封装后可以根据需要选择是否去除载板1。
103.具体的，载板1面对芯片3的一面可以设有临时胶层2，用于粘合芯片3和载板1，即非功能面32和临时胶层2相贴合。临时胶层2可以是双面胶。
104.本实施方式中的胶粘部9能减少芯片3和载板1之间的热膨胀差异引起的脆弱劳损，有效提高封装器件的可靠性。与现有的扇出型封装技术相比，特别是针对multi die(多晶粒)，通过提高芯片3之间的结合力，提高封装器件整体可靠性，本实施方式提供的扇出型封装器件可以广泛运用于高阶封装产品。
105.本实施方式对芯片3的数量不做限制。载板1上可以设置用于构成不同芯片模组的多个芯片3。可以用切割刀13在相邻芯片模组之间进行切割，以分离不同的芯片模组。
106.在本实施方式中，可以烘烤载板1设有芯片3的一侧，即烘烤临时胶层2，通过高温
烘烤可以增加芯片3和临时胶层2的黏性。载板1面对芯片3的一面可以经过等离子体表面处理，即对临时胶层2进行等离子体表面处理，可以加强后续形成的胶粘部9在临时胶层2上的流动性，使后续形成的胶粘部9能更好地铺满间隙6。
107.在本实施方式中，需要在间隙6的长度方向的一端点胶，胶液7由于毛细现象自动沿长度方向流动，从而填充间隙6以形成胶粘部9。其中，长度方向与间隙6相邻的芯片3的侧面相平行。
108.在本实施方式中，胶液7可以选用底部填充胶。在点胶前，还可以预热载板1和胶液7，从而可以使胶液7的粘度下降，提高胶液7的流动性。
109.具体的，可以通过点胶机进行点胶，点胶机可以具有多个点胶头8。点胶头8的位置位于载板1边沿处，且位于相邻芯片3之间的间隙6。由于芯片3对于间隙6而言较大，若在芯片3边沿点胶，则胶液7无法渗入间隙6内。
110.在点胶后，还可以烘烤胶液7使其固化。具体的，可以通过高压烘烤胶液7，使其固化为胶粘部9。
111.请参阅图13，胶粘部9包括相对的第一表面91和第二表面92，第一表面91被塑封部10覆盖，第二表面92和芯片3的非功能面32齐平。
112.优选的，第一表面91与第二表面92之间的距离小于芯片3的功能面31与非功能面32之间的距离，即第一表面91低于芯片3的功能面31。由于毛细现象，第一表面91向靠近第二表面92的方向凹陷。第一表面91与第二表面92之间的最小高度大于或等于芯片3厚度的90％，从而保证胶粘部9能有效连接相邻两个芯片3，或者有效连接相邻两个芯片3以及临时胶层2。
113.在另一种实施方式中，第一表面91与第二表面92之间的距离大于芯片3的功能面31与非功能面32之间的距离，即第一表面91超出芯片3的功能面31。优选的，第一表面91低于铜柱5背离芯片3的表面。否则，若胶粘部9覆盖部分铜柱5，后续研磨时需要研磨掉铜柱5的一部分才能使全部铜柱5露出，造成材料和时间的浪费。
114.如图8所示，胶粘部9沿长度方向填充间隙6。胶粘部9在长度方向上具有凸出于间隙6两端的凸出部。凸出部在长度方向上的长度s大于或等于间隙6的宽度的10％。间隙6的宽度即相邻芯片3之间的距离大小。优选的，相邻芯片3相面对的两个侧面平行设置，即在间隙6的长度方向上，间隙6各处的宽度相等。
115.在本实施方式中，塑封部10的材料可以为emc(环氧塑封料)，和胶粘部9的材料具有本质区别。铜柱5背离芯片3的一端露出于塑封部10，且与塑封部10齐平。功能面31位于塑封部10内，功能面31被塑封部10覆盖。塑封部10的侧边位于芯片3的侧边之外、载板1的侧边之内，保证塑封部10将芯片3和胶粘部9完全覆盖。
116.塑封部10的材料可以从载板1边沿处注入，塑封部10可以通过压合成型(compression molding)。压合成型后的塑封部10至非功能面32的距离大于铜柱5背离芯片3一面至非功能面32的距离，后续可以使用研磨轮对塑封部10背离芯片3的表面进行研磨，以使得铜柱5背离芯片3的一端露出。
117.在本实施方式中，扇出型封装器件还可以包括再布线层11。再布线层11位于塑封部10背离芯片3一侧的表面。再布线层11与铜柱5背对芯片3的一端电连接。再布线层11背离塑封部10的一侧可以设有导电体12，导电体12与再布线层11电连接。导电体12可以为焊球，
其材料可以为铜或镍或锡或银中至少一种金属材质。
118.需要说明的是，在本说明书的描述中，术语“第一”、“第二”等仅用于描述目的和区别类似的对象，两者之间并不存在先后顺序，也不能理解为指示或暗示相对重要性。此外，在本说明书的描述中，除非另有说明，“多个”的含义是两个或两个以上。
119.使用术语“包含”或“包括”来描述这里的元件、成分、部件或步骤的组合也想到了基本由这些元件、成分、部件或步骤构成的实施方式。这里通过使用术语“可以”，旨在说明“可以”包括的所描述的任何属性都是可选的。
120.多个元件、成分、部件或步骤能够由单个集成元件、成分、部件或步骤来提供。另选地，单个集成元件、成分、部件或步骤可以被分成分离的多个元件、成分、部件或步骤。用来描述元件、成分、部件或步骤的公开“一”或“一个”并不说为了排除其他的元件、成分、部件或步骤。
121.以上所述仅为本技术的实施方式，并非因此限制本技术的专利范围，凡是利用本技术说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本技术的专利保护范围内。