半导体结构的制作方法

1.本公开涉及一种半导体结构，尤其涉及一种半导体结构的密封圈的冗余区域中的虚拟图案。


背景技术：

2.在半导体技术中，通过各种制造步骤处理半导体晶片以形成集成电路(integrated circuits，ic)。通常，多个电路或集成电路裸晶(ic dies)形成在同一半导体晶片上。然后切割(diced)晶片以切掉形成在其上的电路。为了保护电路免受湿气降解(moisture degradation)、离子污染、和切割过程的影响，在每个集成电路裸晶周围形成了密封圈(seal ring)。密封圈是在包括电路的许多层的制造过程中形成的，包括前段(front-end-of-line，feol)处理和后段(back-end-of-line，beol)处理。前段处理包括在半导体基板上形成晶体管、电容、二极管及/或电阻。后段处理包括形成为前段处理的元件提供布线(routing)的金属层互连(metal layer interconnects)和通孔(vias)。
3.尽管现有的密封圈结构和制造方法通常已足以满足其预期目的，但仍需改进。举例来说，需要根据芯片架构(chip architecture)将某些密封圈形成为完全封闭或部分封闭。


技术实现要素：

4.根据本公开一些实施例，提供一种半导体结构，包括两个电路区域、两个内部密封圈、一外部密封圈、四个第一冗余区域、以及多个第一虚拟图案。两个内部密封圈的每一个围绕两个电路区域的一个。外部密封圈围绕两个内部密封圈。内部密封圈和外部密封圈的每一个具有一大致上矩形的周边，大致上矩形的周边具有四个内角密封圈结构。四个第一冗余区域在两个内部密封圈和外部密封圈之间，四个第一冗余区域的每一个为大致上梯形形状。第一虚拟图案大致上均匀地分布在四个第一冗余区域中。
5.根据本公开另一些实施例，提供一种半导体结构，包括两个电路区域、两个内部密封圈、多个导体、一外部密封圈、多个第一冗余区域、以及多个第一虚拟图案。两个内部密封圈的每一个围绕两个电路区域的一个。两个内部密封圈具有多个开口。导体穿过开口，并连接两个电路区域。外部密封圈围绕两个内部密封圈和导体。内部密封圈和外部密封圈的每一个具有一大致上矩形的周边，大致上矩形的周边具有四个内角密封圈结构。第一冗余区域在内部密封圈和外部密封圈之间，第一冗余区域的每一个为一大致上等腰梯形形状，大致上等腰梯形形状的两个腿部的每一个为四个内角密封圈结构的一个的一边缘。第一虚拟图案大致上均匀地分布在第一冗余区域的每一个中。
6.根据本公开又另一些实施例，提供一种半导体结构，包括一第一内部密封圈、一外部密封圈、以及多个虚拟图案。第一内部密封圈具有一第一部分和垂直于第一部分的一第二部分。外部密封圈，围绕第一内部密封圈，外部密封圈具有一第三部分和垂直于第三部分的一第四部分。第三部分平行于第一部分，且第四部分平行于第二部分。虚拟图案大致上均
匀地分布在第一部分和第三部分之间的一第一区域中以及在第二部分和第四部分之间的一第二区域中。
附图说明
7.当结合附图阅读时，从以下详细描述可以最好地理解本公开。需要强调的是，根据业界标准实践，各种特征并非按比例绘制，且仅用于说明目的。事实上，为了讨论的清晰性，可以任意增加或减少各种特征的尺寸。
8.图1a和图1b是根据本公开的各方面的具有多个电路区域和多个密封圈的半导体结构的俯视图，其中(图1a)示出了冗余区域(redundant regions)中的虚拟图案(dummy patterns)，而(图1b)没有示出了冗余区域中的虚拟图案。
9.图2是根据本公开的各方面的半导体结构的俯视图，其中内部密封圈(inner seal rings)被选择性地打开，并且互连(interconnects)被选择性地形成在电路区域之间。
10.图3是根据本公开的各方面的沿着图1a和图2的a切线(cut-a)的图1a和图2所示的半导体结构的一部分的剖视图。
11.图4是根据本公开的各方面的沿着图1a和图2的b切线(cut-b)的图1a和图2所示的半导体结构的一部分的剖视图。
12.图5是根据本公开的各方面的沿着电路区域之间的互连之一的图2所示的半导体结构的一部分的剖视图。
13.图6是根据本公开实施例的图1a和图2中的区域c所示的半导体结构的特写俯视图。
14.图7是根据本公开实施例图1a和图2所示的半导体结构的各个层的剖视图。
15.附图标记如下：
16.100:半导体结构
17.150:电路区域
18.170:组件隔离
19.180:切割道
20.202:基板
21.204:井
22.210:介电层
23.212a:子密封圈
24.212b:子密封圈
25.212c:子密封圈
26.212d:子密封圈
27.212e:外角结构
28.212f:内部线性结构
29.215:鳍层
30.218:导电特征
31.230:隔离结构
32.240:栅极层,栅极
33.242:栅极通孔层
34.251:金属层
35.252:通孔
36.260:保护层
37.261:沟槽
38.262:保护层
39.263:沟槽
40.264:铝垫
41.300:内部密封圈
42.310:角密封圈结构
43.350:外部密封圈
44.360:角密封圈结构
45.360-1:部分
46.360-2:部分
47.360-3:部分
48.360-4:部分
49.360-5:部分
50.400:冗余区域
51.400m:冗余区域
52.400s:冗余区域
53.410:虚拟图案
54.420:虚拟图案
55.500:开口
56.510:互连
57.c:区域
58.d1:宽度
59.m1:第一金属
60.m2:第二金属
61.m3:第三金属
62.m4:第四金属
63.m5:第五金属
64.m6:第六金属
65.via0:通孔0
66.via1:通孔1
67.via2:通孔2
68.via3:通孔3
69.via4:通孔4
70.via5:通孔5
具体实施方式
71.以下公开提供了许多不同的实施例、或示例，以用于实现所提供的标的的不同特征。下面描述元件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不是旨在限制。举例来说，在随后的描述中，在第二特征之上或上形成第一特征可以包括其中第一特征和第二特征直接接触形成的实施例，并且还可以包括其中额外特征可以形成在第一特征和第二特征之间的实施例，使得第一特征和第二特征可以不直接接触。此外，本公开可以在各种示例中重复参考数字及/或字母。这种重复是为了简单和清楚的目的，其本身并不表示所讨论的各种实施例及/或配置之间的关系。
72.此外，为了便于描述，本文中可以使用空间相对术语，例如“下方”、“之下”、“下”、“上方”、“上”等来描述如图所示的一个元件或特征与另一元件或特征的关系。除了图中描绘的方位之外，空间相对术语还旨在涵盖在使用或操作中的装置的不同方位。此装置可以用其他方式定位(旋转90度或其他方位)，并且本文所使用的空间相对描述词同样可以对应地解释。更进一步地，当使用“大约”、“近似”等来描述数字或数字范围时，除非另有说明，否则根据本领域中技术人员鉴于本文所公开的具体技术的知识，此术语涵盖所描述的数字的某些变化(例如 /-10％或其他变化)内的数字。举例来说，术语“大约5纳米(nm)”可以涵盖4.5纳米至5.5纳米、4.0纳米至5.0纳米等的尺寸范围。
73.本公开大体上有关于半导体结构和制造工艺，并且更具体地有关于提供包括二密封圈(dual seal rings)或双密封圈(double seal rings)的密封圈结构。二密封圈包括围绕两个或更多个内部密封圈的外部密封圈。每个内部密封圈围绕一电路区域(或一集成电路区域或一芯片区域)。内部密封圈的某些区域可以根据芯片架构而选择性地形成为开放或封闭的。举例来说，两个电路区域可以形成为在它们之间具有互连(晶片级互连(wafer-level interconnects)，亦可称为互连结构或内连线)，从而产生连接的裸晶；或者它们可以形成为分离的单独裸晶。在前一种情况下，围绕每个电路区域的内部密封圈部分打开，以允许互连穿过。在后一种情况下，围绕每个电路区域的内部密封圈是完全封闭的。在二者的任何一种情况下，外部密封圈都是完全封闭的。在前一种情况下，晶片在外部密封圈的外面被切割(diced)(或分割(cut))，并且外部密封圈为连接的裸晶提供全封闭的保护。在后一种情况下，晶片在内部密封圈之间被切割，并且外部密封圈也被切割，而且内部密封圈为单一芯片提供完全封闭的保护。
74.在本公开的实施例中，除了内部密封圈可以选择性地打开或关闭之外，外部密封圈和内部密封圈还具有相同的形状和相同的结构。进一步地，内部密封圈和外部密封圈均具有矩形周边(即它们的外部轮廓为矩形或大致上为矩形)，并且和在矩形周边的四个内角处的四个角密封圈(corner seal ring，csr)结构。角密封圈结构是三角形的，以用于各种机械问题。内部密封圈和外部密封圈之间的区域相对地大，例如大约30微米(μm)到40微米宽。这些区域被称为冗余区域(redundant regions)，因为它们没有电路元件(也就是说，执行电路功能的元件)。同样地，内部密封圈之间也存在冗余区域。在本公开中，虚拟图案(dummy patterns)均匀地放置在那些冗余区域中，以减少工艺变化并提高芯片面积利用率。虚拟图案插入在晶片的一或多层处。举例来说，虚拟图案可以插入在扩散层(diffusion layer)、鳍层(fin layer)(用于鳍式场效晶体管(finfets))、栅极层(gate layer)、接触(或接点)层(contact layer)、通孔层(via layers)和金属层(metal layers)(也就是说，
互连布线层(interconnect wiring layers))处。在实施例中，虚拟图案插入在从鳍层到最上(topmost)金属层的每一层处。虚拟图案之间可以具有不同的形状，例如矩形、正方形、长矩形等，或者也可以具有一致的形状(相同的形状)。在化学机械平坦化(chemical mechanical planarization，cmp)工艺或其他类型的制造工艺期间，插入虚拟图案显著减少或消除了半导体结构中的工艺变化(例如凹陷(dishing))。本领域中技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构的基础，以实现与本文所介绍的实施例相同的目的及/或实现相同的益处。
75.图1a是根据本公开的实施例的在冗余区域400中具有虚拟图案410和420的半导体结构(或半导体装置)100的俯视图。图1b是图1a的半导体结构100的俯视图，其中未示出虚拟图案410和420，以便可以更清楚地观察冗余区域400(包括冗余区域400s和400m)。
76.请一并参照图1a及图1b，半导体结构100(例如制造的晶片或其一部分)包括外部密封圈350，其包围(encloses)(或围绕(surrounds))多个内部密封圈300。每个内部密封圈300包围电路区域(或集成电路裸晶)150。图1a和图1b所示出的实施例示出了包围两个电路区域150的两个内部密封圈300。在其他实施例中(未示出)，外部密封圈350可以包围多于两个内部密封圈300和多于两个电路区域150。在一些实施例中，每个电路区域150可以执行相同的功能。举例来说，每个电路区域150可以是存储器芯片(memory chip)或处理器芯片(processor chip)。在一些实施例中，电路区域150可以执行不同的功能。举例来说，一个电路区域150可以是发射器芯片(transmitter chip)(例如无线发射器(wireless transmitter))，而另一个电路区域150可以是接收器芯片(receiver chip)(例如无线接收器(wireless receiver))。在图1a所示的实施例中，每个电路区域150被生产为单独的裸晶或芯片。举例来说，如图1a所示，半导体结构100沿着切割道(scribe lines)180被切割(或分割)。结果，外部密封圈350也被切割。内部密封圈300在切割过程期间保持完整，并且为每个单独的电路区域150(对于此实施例也称为单独的裸晶150)提供密封和保护功能。
77.图2是图1a和图1b所示的实施例的变体，其中内部密封圈300形成有在选择位置处的开口500，并且形成互连510(其是导体)以通过开口500连接多个电路区域150。互连510是晶片级(或裸晶级(die-level))互连，与一些芯片外互连(off-chip interconnects)相比，它具有更低的电阻和更好的抗扰性(noise immunity)。互连电路区域150(对于此实施例也称为连接裸晶150)形成更大的系统(或晶片上系统(system-on-wafer))。在这样的实施例中，如图2所示，半导体结构100沿着外部密封圈350外部的切割道180被切割(或分割)。因此，外部密封圈350为连接的裸晶150提供密封和保护功能。
78.在一实施例中，用于形成图1a所示的半导体结构100的掩模(masks)组(称为掩模组a)和用于形成图2所示的半导体结构100掩模组(称为掩模组b)共用一些公用掩模(common masks)。掩模也称为光掩模(photo mask或photomask)，并且是用于在半导体晶片上进行光刻，以形成半导体结构100的特征。举例来说，掩模组a和掩模组b可以共用一些扩散层的公用掩模、鳍层(用于鳍式场效晶体管)、栅极层、接触层、通孔层和金属层。鳍层是指在半导体基板(例如硅基板)上方突出形成有用于鳍式场效晶体管的半导体鳍的半导体层。掩模组a和掩模组b的区别在于形成互连510的那些层，例如一些金属层，特别是高级金属层(high-level metal layers)(例如第五金属(the fifth metal)(m5)层、第六金属(the sixth metal)(m6)层)及/或其他金属层。通过在掩模组a和掩模组b之间共用掩模，制造者
可以用降低的总成本选择性地生产单独的裸晶150、连接的裸晶150、或二者。举例来说，如果掩模组a和掩模组b各具有n个掩模，则制造者可能只需要生产m个公用掩模、n1个专用于掩模组a的掩模、n2个专用于掩模组b的掩模，其中m n1 n2小于2n。生产的掩模数量越少，制造者的成本就越低。单独的裸晶150和连接的裸晶150可以满足不同的市场需求。
79.图1a和图2所示的实施例中的外部密封圈350是相同的。除了图2中的那些开口500之外，图1和图2所示的实施例中的内部密封圈300是相同的。因此，为了简单起见，除非是关于开口500，下面对内部密封圈300和外部密封圈350的描述适用于此二实施例。
80.参考图1b，外部密封圈350具有矩形或大致上矩形的周边。换句话说，外部密封圈350的外轮廓(或外边界)为矩形或大致上为矩形。外部密封圈350还包括位于矩形或大致上为矩形周边的四个内角处的四个角密封圈(csr)结构360。在一实施例中，角密封圈结构360为三角形或大致上为三角形。举例来说，每个角密封圈结构360的周边是直角三角形或等腰直角三角形。三角形的腿部(legs)平行于外部密封圈350的周边边缘而延伸，并且三角形的斜边与内部密封圈300相邻。角密封圈结构360为外部密封圈350提供各种机械益处(mechanical benefits)，例如防止在切割过程期间芯片角落处的层剥离(layer peeling)。对应于角密封圈结构360，外部密封圈350的内部轮廓(或内部边界)为八边形或大致上八边形。
81.继续参考图1b，每个内部密封圈300具有与外部密封圈350相同的结构。换句话说，每个内部密封圈300具有矩形或大致上矩形的周边，并且在矩形或大致上矩形的周边的四个内角处具有四个角密封圈结构310。每个内部密封圈300的内部轮廓(或内部边界)为八边形或大致上八边形。在内部密封圈300和外部密封圈350中使用相同的结构有利地减少了制造者花在鉴定不同密封圈结构上的时间。在本实施例中，内部密封圈300尽可能靠近外部密封圈350而放置，以减少此结构的总占地面积(footprint)。举例来说，内部密封圈300的外角可以放置紧邻(即邻接)角密封圈结构360的斜边。然而，即使这样放置，在内部密封圈300和外部密封圈350之间仍然存在空区域(empty regions)400s，其中不存在电路元件或密封圈结构。空区域400s也被称为冗余区域400s。如图1b所示，每个冗余区域400s具有梯形形状或大致上梯形形状。在另一个实施例中，每个冗余区域400s是等腰梯形，而其腿部(legs)是角密封圈结构360的斜边的一部分。在一实施例中，梯形形状的高度在大约30微米到40微米的范围内，并且梯形形状的长度对于顶部和底部冗余区域400s的在大约1毫米(mm)到26毫米的范围内，并且对于左边和右边冗余区域400s在大约2毫米到大约66毫米的范围内。梯形形状的高度对于顶部和底部冗余区域400s是沿着“y”方向的尺寸，并且对于左边和右边冗余区域400s是沿着“x”方向的尺寸。梯形的长度对于顶部和底部冗余区域400s是沿着“x”方向的尺寸，并且对于左边和右边冗余区域400s是沿着“y”方向的尺寸。
82.此外，在一些实施例(例如图1a的实施例)中，内部密封圈300之间的区域也是冗余区域400m，而在替代实施例(例如图2的实施例)中，其的一部分变成电路区域。在一实施例中，冗余区域400m为矩形或大致上为矩形。在一实施例中，冗余区域400m具有大约60微米至大约200微米(例如大约65微米至大约180微米)的宽度(沿着“y”方向)、和大约1毫米到大约26毫米的长度(沿着“x”方向)。在以下讨论中，冗余区域400s和冗余区域400m均称为冗余区域400。
83.考虑到冗余区域400的尺寸，非常希望利用它们来为半导体结构100提供益处。在
本实施例中，将虚拟图案插入到冗余区域400中，包括在冗余区域400s中的虚拟图案410以及冗余区域400m中的虚拟图案420。将虚拟图案410和420插入冗余区域400有利地减少了工艺变化，例如减少或消除化学机械平坦化(cmp)期间的凹陷效应。在本实施例中，虚拟图案410均匀地或大致上均匀地插入冗余区域400s中。此外，根据是否形成互连510而选择性地插入冗余区域400m中的虚拟图案420。举例来说，如果没有形成互连510(如图1a所示)，则在冗余区域400m中均匀地或大致上均匀地插入虚拟图案420。如果形成互连510(如图2所示)，则在互连510定义的区域之外的冗余区域400m中，均匀地或大致上均匀地插入虚拟图案420。举例来说，如果互连510形成在第六金属(m6)层的选择性区域中而不是第五金属(m5)层中，则虚拟图案420均匀地或大致上均匀地插入在第六金属(m6)层处的冗余区域400m中以及互连510定义的区域之外，并且也均匀地或大致上均匀地插入在第五金属(m5)层处的冗余区域400m。
84.在一实施例中，虚拟图案410和420为矩形形状(包括长矩形及/或短矩形)、正方形、或其他形状。在一实施例中，虚拟图案410和420的形状可以是一致的。在一替代实施例中，虚拟图案410和420的形状可以是不一致的，也就是说，在它们之中具有混合形状(mixed shapes)。此外，虚拟图案410和420可以是任何尺寸，只要它们满足制造工艺的设计规则(design rules)即可。在一实施例中，位于半导体结构100的同一层的虚拟图案410与420彼此分离(也就是说，它们不相连)，它们之间的间距满足制造工艺的设计规则。此外，半导体结构100的垂直相邻层处的虚拟图案410和420可以连接。举例来说，通孔层处的虚拟图案410和420与通孔层上方的金属层处的虚拟图案410和420可以垂直地(也就是说，进入图1a和图2的页面中)连接。在一实施例中，虚拟图案410和420存在于半导体结构100的每一层，其中电路区域150中存在突出的电路特征。举例来说，虚拟图案410和420可以存在于半导体结构100的鳍层、栅极层、接触层、通孔层、和金属层。对于这些层，在冗余区域400中具有虚拟图案410和420可以有效地减少或消除化学机械平坦化期间的凹陷效应(dishing effects)，因为内部密封圈300、外部密封圈350、冗余区域400、和电路区域150中的图案密度(pattern density)可以控制为大致相同。
85.图3示出了根据本公开的各方面的沿着图1a的a切线的半导体结构100的一部分的剖视图。由于在此剖视图中，图1a和图2所示出的实施例是相同的，所以图3也是沿着图2的a切线的半导体结构100的一部分的剖视图。参照图3，外部密封圈350包括多个子密封圈(sub seal rings)，例如子密封圈212a、212b、212c、和212d，这将在下面进一步讨论。此外，虚拟图案410存在于冗余区域400s中。在本实施例中，半导体结构100的不同层处的虚拟图案410相互连接。在一替代实施例中，半导体结构100的不同层的虚拟图案410并未连接。
86.参照图3，半导体结构100包括基板202。在本实施例中，基板202为硅基板。在各种实施例中，基板202可以替代地包括其他半导体材料，例如锗(germanium)、碳化硅(silicon carbide)、砷化镓(gallium arsenide)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenide)、锑化铟(indium antimonide)、硅锗(sige)、磷砷化镓(gaasp)、砷化铟铝(alinas)、砷化铝镓(algaas)、砷化铟镓(gainas)、磷化铟镓(gainp)、磷砷化铟镓(gainasp)、或其组合。基板202可以包括诸如p型井(p-well)及/或n型井(n-well)204(见图7)的掺杂有源区域(doped active regions)。基板202还可以还包括其他特征，例如掩埋层(buried layer)及/或外延层(epitaxy layer)。此外，基板202可以
是绝缘体上半导体(semiconductor on insulator)，例如绝缘体上硅(silicon on insulator，soi)。在其他实施例中，基板202可以包括掺杂外延层、梯度半导体层(gradient semiconductor layer)及/或可以还包括上覆(overlying)在不同类型的另一半导体层上的半导体层，例如硅锗层上的硅层。基板202包括配置为n型金属氧化物半导体(nmos)装置(例如，n型场效晶体管(nfet))或p型金属氧化物半导体(pmos)装置(例如，p型场效晶体管(pfet))的有源区域(例如n

或p

掺杂区域)。基板202可以包括下伏层(underlying layers)、装置、接面(junctions)、和其他特征(未示出)。外部密封圈350、内部密封圈300、冗余区域400、与虚拟图案410和420以及电路区域150内建于基板202中或上。基板202还包括在内部密封圈300和电路区域150之间的组件隔离170(图4)、以及围绕外部密封圈350并且可选地穿过外部密封圈350的切割道区域(用于切割道180)。
87.外部密封圈350包括子密封圈212a、212b、212c、和212d。子密封圈212a比其他子密封圈宽，因此可以称为主子密封圈(main sub seal ring)。具有多个巢套子密封圈(nested sub seal rings)确保在切割(例如，裸晶锯切(die sawing))期间至少保护内部子密封圈免受破裂(cracks)的影响。举例来说，子密封圈212c和212d可以保护子密封圈212a和212b免受切割期间可能发生的损坏。
88.子密封圈212a、212b、212c、和212d中的每一个包括设置在基板202上的一或多个导电特征218(例如设置在基板202的有源区域上)。导电特征218可以包括多个垂直堆叠的导体，并且可以包括掺杂的半导体、金属、导电氮化物、导电氧化物、或其他类型的导电材料。在导电特征218之上，子密封圈212a、212b、212c、和212d中的每一个还包括多个金属层251，金属层251相互堆叠并且通过金属通孔252垂直连接。金属层251和金属通孔252可以包括铜、铜合金、或其他导电材料，并且可以使用镶嵌(damascene)或双镶嵌(dual damascene)工艺而形成。金属层251和金属通孔252中的每一个可以包括围绕金属芯(metal core)(例如铜)的导电阻挡层(例如tin或tan)。在一实施例中，每一金属层251形成为围绕内部密封圈300与电路区域150的环状或类环状结构(例如大致上方形的环)。换句话说，每一金属层251形成封闭结构，并且沿着内部密封圈300和电路区域150所占据区域的边缘延伸。在本实施例中，环状或类环状结构是指封闭结构，其可以是矩形、正方形、大致上矩形、大致上正方形、或其他多边形形状。在一实施例中，外部通孔252(分别离内部密封圈300和电路区域150最近和最远的通孔252)形成为环形。因此，它们也称为通孔条(via bars)。内部通孔252形成为形成与外部通孔252平行的线的离散通孔(discrete vias)。在本实施例中，子密封圈212a和212c中的每一个还包括铝垫(aluminum pad)264。
89.导电特征218、金属层251和金属通孔252嵌入介电层210中。介电层210可以包括氧化硅、氮化硅、氮氧化硅、低介电系数(low-k)介电材料、极低介电系数(extreme low-k，elk)介电材料、或其他合适的介电材料(举例来说，包括硅、氧、氮、碳、或其他合适的绝缘成分(isolation constituent))、或其组合。半导体结构100还包括位于介电层210上方的保护层260、以及位于保护层260上方的另一保护层262。每个铝垫264包括设置在保护层260上方的顶部、和贯穿保护层260的底部，并且保护层260与子密封圈212a、212c电性连接。在一实施例中，每个铝垫264形成为围绕内部密封圈300和电路区域150的环形形状。因此，铝垫264也可以被称为铝环264。铝垫264可以与暴露在电路区域150的顶表面上的接合垫(bond pads)(未示出)同时形成。保护层262设置在保护层260和铝垫264之上。保护层260和262可
以是由氧化物、氮化物及其组合所形成，并且可以由相同或不同的材料所形成。
90.沟槽261设置在子密封圈212b上方的保护层262中。另一沟槽263设置在子密封圈212d上方的保护层262中。在一实施例中，沟槽261和263中的每一个的形成为围绕内部密封圈300和电路区域150的环形形状。双沟槽261、263的有利特征是如果在切割期间，在切割道中出现裂缝，裂缝将被沟槽263阻止。即使裂缝蔓延(propagates)穿过沟槽263，如果有的话，裂缝的应力也会被沟槽261显著降低。半导体结构100可以包括图3未示出的其他特征和层。
91.如图3所示，虚拟图案410插入在外部密封圈350中具有特征(或导电特征)的每一层处。在图3所示出的实施例中，半导体结构100的相邻层处的虚拟图案410彼此连接。在一替代的实施例中，半导体的相邻的层处的虚拟图案410彼此分离、或者一些虚拟图案410垂直连接而一些虚拟图案410垂直断开(disconnected)或离散(discrete)。
92.图4示出了根据本公开的各方面的沿着图1a的b切线的半导体结构100的一部分的剖视图。由于在此剖视图中，图1a和图2所示出的实施例是相同的，所以图4也是沿着图2的b切线的半导体结构100的一部分的剖视图。参照图4，类似于外部密封圈350，内部密封圈300也包括多个子密封圈，例如子密封圈212a、212b、212c、和212d。内部密封圈300的特征与外部密封圈350的特征相同，除此之外，举例来说，它们之间的子密封圈的尺寸可以不同。
93.半导体结构100还包括在内部密封圈300和电路区域150之间的组件隔离170。组件隔离170包括隔离结构(例如浅沟槽隔离(shallow trench isolation))230。隔离结构230可以包括氧化硅、氮化硅、氮氧化硅、其他合适的隔离材料(举例来说，包括硅、氧、氮、碳、或其他合适的隔离成分)、或其组合。隔离结构230可以包括不同的结构，例如浅沟槽隔离(shallow trench isolation，sti)结构及/或深沟槽隔离(deep trench isolation，dti)结构。在一些实施例中，半导体结构100可以包括组件隔离170中的各种虚拟线(dummy lines)和虚拟通孔(dummy vias)。
94.图5示出了根据本公开的各方面的沿着图2的一些互连510(沿着“y”方向)的半导体结构100的一部分的剖视图。在本实施例中，互连510形成在最高(highest)金属层(本示例中为第10金属层)处、虚拟图案420形成在次高金属层处(本示例中为第9金属层)的金属层，另一互连510形成在第三高金属层(本示例中为第8金属层)处，并且另一虚拟图案420也形成在第三高金属层下方的金属层处。虚拟图案420与互连510隔离。制造者可以在任何金属层(通常选择几个金属层以实现图1a和图2所示实施例之间的最大掩模共用)处形成互连510，并且在不存在互连510以及通孔层的其他金属层中形成虚拟图案420。即使在形成互连510的金属层中，虚拟图案420也可以插入在同一层上与互连510相邻的区域中(如图2所示)。此外，即使未示出，开口500形成在上方所述的第10金属层和第8金属层处的内部密封圈300中，以允许互连510穿过去，并且在其他层中，内部密封圈300被完全封闭。为了增进此示例，掩模组a(用于图1a的实施例)和掩模组b(用于图2的实施例)可能仅在第10金属层和第8金属层不同，同时与其他层共用公用掩模。
95.图6示出了根据本公开实施例的图1a和图2中的区域c所示的半导体结构100的特写俯视图。参照图6，外部密封圈350和内部密封圈300中的每一个包括子密封圈212a、212b、212c、和212d。外部密封圈350包括内角密封圈结构360。内部密封圈300包括内角密封圈结构310。外部密封圈350和内部密封圈300中的每一个还包括外角结构212e，外角结构212e包
括多个离散特征(discrete features)，此离散特征形成三角形或大致上三角形。对于每个子密封圈212a、212b、212c、和212d，其顶部和侧部通过倾斜部分连接。外角结构212e设置靠近子密封圈212d的倾斜部分。外角结构212e与子密封圈212d的顶部和侧部形成直角或近似直角。对于子密封圈212a的内部，外部密封圈350和内部密封圈300中的每一个还包括内部线性结构212f，内部线性结构212f包括形成线性或大致上线性形状的多个离散金属特征。从外部密封圈350的内部线性结构212f到内部密封圈300的子密封圈212d和外角结构212e的空间是冗余区域400s。在一实施例中，冗余区域400s的宽度d1为大约30微米至大约40微米。虚拟图案410位于冗余区域400s内。角密封圈结构360包括多个部分360-1、360-2、360-3、360-4、和360-5。部分360-1、360-3和360-5中的每一个包括多个离散特征。部分360-2是“l”形状的长连续特征。部分360-4是长的连续线性特征。部分360-2和360-4都连接到子密封圈212a。内部密封圈300的外角结构212e的尖端(tip)邻接角密封圈结构360的部分360-5。角密封圈结构310在构造上类似于角密封圈结构360。
96.图7示出了半导体结构100的剖视图，并示出了其中的各个层包括井(wells)(或扩散层)204、隔离结构230、鳍层215、栅极层240、栅极通孔层242、接触层(未示出，但与栅极层240处于同一水平)、接触通孔(或通孔0(via0))层(未示出，但与栅极通孔层242处于同一水平)、第一至第六金属(m1、m2、m3、m4、m5、和m6)层251，以及第一至第五通孔(通孔1(via1)、通孔2(via2)、通孔3(via3)、通孔4(via4)、和通孔5(via5))层252。半导体结构100可以包括图7中未示出的其他层或特征。
97.在一实施例中，井204形成在电路区域150中的基板202之中或之上。井204包括配置为n型晶体管的p型掺杂区域、和配置为p型晶体管的n型掺杂区域。鳍层215包括从基板202突出的鳍状半导体材料(或鳍)。在一实施例中，用于n型金属氧化物半导体场效晶体管(nmosfet)的鳍包括单晶硅、或本质硅(intrinsic silicon)、或其他合适的半导体材料；并且p型金属氧化物半导体场效晶体管(pmosfet)的鳍可以包括硅、锗、硅锗、或其他合适的半导体材料。在一实施例中，虚拟图案410/420也以半导体鳍的形式而形成在鳍层中，尽管它们可以或可以不形成功能晶体管(functional transistors)。隔离结构230已经在前面讨论过，并且隔离鳍。
98.栅极层240包括具有栅极介电层和栅极电极层的栅极结构。栅极介电层可以包括二氧化硅(silicon dioxide)、氮氧化硅(silicon oxynitride)及/或高电介质介电材料，例如hfo2、hfsio、hfsio4、hfsion、hflao、hftao、hftio、hfzro、hfalox、zro、zro2、zrsio2、alo、alsio、al2o3、tio、tio2、lao、lasio、ta2o3、ta2o5、y2o3、srtio3、bazro、batio3(bto)、(ba,sr)tio3(bst)、si3n4、二氧化铪/氧化铝(hfo
2-al2o3)合金、其他合适的高电介质介电材料、或其组合。高电介质介电材料一般是指具有高介电常数的介电材料，举例来说，大于氧化硅的介电常数(k≈3.9)。栅极电极层可以包括钛、铝、碳化钽(tantalum carbide)、碳化氮化钽(tantalum carbide nitride)、氮化硅钽(tantalum silicon nitride)、氮化钛(titanium nitride)、氮化钽(tantalum nitride)、钌、钼、钨、铂、钨、钴、铜及/或其他合适的材料。在一实施例中，虚拟图案410/420也以栅极介电层和栅极电极层的形式而形成在栅极层中，尽管它们可以或可以不形成功能晶体管栅极(functional transistor gates)。
99.栅极通孔层(gate via layer)242、接触层(未示出)、接触通孔层(contact via layer)(未示出)、通孔层252、和金属层251中的每一个可以包括钛、钽、钨、钴、钼、钌、或导
电氮化物(例如氮化钛、氮化钛铝、氮化钨、氮化钽)、或其组合，并且可以通过化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)及/或其他合适的工艺所形成。在一实施例中，虚拟图案410/420也形成在上述每一层中，并且使用与在电路区域150中形成对应特征的相同的材料和工艺。
100.尽管不旨在进行限制，但本公开的实施例提供了以下优点中的一或多个。举例来说，本公开的实施例提供具有双密封圈结构的半导体结构。双密封圈结构包括包围两个或更多个内部密封圈的外部密封圈。每个内部密封圈包围一个电路区域。半导体结构可用于形成连接的裸晶或单独的裸晶。外部密封圈为连接的裸晶提供密封和保护功能。内部密封圈为单独的裸晶提供密封和保护功能。外部密封圈和内部密封圈具有相同的结构(均具有内角密封圈结构)，外部密封圈和内部密封圈是强健的以在切割过程期间能够抵抗应力。外部密封圈和内部密封圈之间的冗余区域、和内部密封圈之间的冗余区域均填充有虚拟图案，以减少工艺变化并平衡各种工艺(包括化学机械平坦化)期间的形貌负载(topography loading)。进一步地，在一些实施例中，在外部密封圈和内部密封圈中形成多个(例如，四个)子密封圈，以进一步提高密封圈的操作可靠性。本公开的实施例可以容易地整合到现有的半导体制造工艺中。
101.根据本公开一些实施例，提供一种半导体结构，包括两个电路区域、两个内部密封圈、一外部密封圈、四个第一冗余区域、以及多个第一虚拟图案。两个内部密封圈的每一个围绕两个电路区域的一个。外部密封圈围绕两个内部密封圈。内部密封圈和外部密封圈的每一个具有一大致上矩形的周边，大致上矩形的周边具有四个内角密封圈结构。四个第一冗余区域在两个内部密封圈和外部密封圈之间，四个第一冗余区域的每一个为大致上梯形形状。第一虚拟图案大致上均匀地分布在四个第一冗余区域中。
102.在一些实施例中，半导体结构还包括：一第二冗余区域，在两个内部密封圈之间，第二冗余区域为一矩形形状；以及多个第二虚拟图案，大致上均匀地分布在第二冗余区域中。在一些实施例中，半导体结构配置以沿着第二冗余区域切割，并切割穿过外部密封圈。在一些实施例中，两个内部密封圈具有多个开口，且半导体结构还包括：多个互连，穿过开口并电性连接两个电路区域。在一些实施例中，半导体结构还包括：多个第二虚拟图案，大致上均匀地分布在两个内部密封圈之间，并且与互连相邻。在一些实施例中，半导体结构配置以沿着在外部密封圈之外的一区域被切割。在一些实施例中，第一虚拟图案存在于半导体结构的每一层中，其中在电路区域处存在垂直突出的电路特征。在一些实施例中，半导体结构的相同层处的第一虚拟图案彼此分离。在一些实施例中，半导体结构的垂直相邻的两层处的第一虚拟图案垂直连接。
103.根据本公开另一些实施例，提供一种半导体结构，包括两个电路区域、两个内部密封圈、多个导体、一外部密封圈、多个第一冗余区域、以及多个第一虚拟图案。两个内部密封圈的每一个围绕两个电路区域的一个。两个内部密封圈具有多个开口。导体穿过开口，并连接两个电路区域。外部密封圈围绕两个内部密封圈和导体。内部密封圈和外部密封圈的每一个具有一大致上矩形的周边，大致上矩形的周边具有四个内角密封圈结构。第一冗余区域在内部密封圈和外部密封圈之间，第一冗余区域的每一个为一大致上等腰梯形形状，大致上等腰梯形形状的两个腿部的每一个为四个内角密封圈结构的一个的一边缘。第一虚拟图案大致上均匀地分布在第一冗余区域的每一个中。
104.在一些实施例中，半导体结构还包括：多个第二虚拟图案，大致上均匀地分布在两个内部密封圈之间且邻近导体。在一些实施例中，第二虚拟图案的一些者存在于一层中，层于存在有导体的一些者的另一层之下或之上。在一些实施例中，第一虚拟图案存在于半导体结构的每一层中，其中在电路区域处存在垂直突出的多个电路特征。在一些实施例中，半导体结构的相同层处的第一虚拟图案彼此分离。在一些实施例中，第一虚拟图案至少存在于半导体结构的一鳍层、一栅极层、一接触层、多个通孔层及多个金属层中。
105.根据本公开又另一些实施例，提供一种半导体结构，包括一第一内部密封圈、一外部密封圈、以及多个虚拟图案。第一内部密封圈具有一第一部分和垂直于第一部分的一第二部分。外部密封圈，围绕第一内部密封圈，外部密封圈具有一第三部分和垂直于第三部分的一第四部分。第三部分平行于第一部分，且第四部分平行于第二部分。虚拟图案大致上均匀地分布在第一部分和第三部分之间的一第一区域中以及在第二部分和第四部分之间的一第二区域中。
106.在一些实施例中，半导体结构还包括一第二内部密封圈，第二内部密封圈具一有第五部分和垂直于第五部分的一第六部分，其中外部密封圈还包括垂直于第三部分的一第七部分，其中第三部分平行于第五部分，且第六部分平行于第七部分，其中虚拟图案大致上均匀分布于第五部分与第三部分之间的一第三区域以及第六部分与第七部分之间的一第四区域。
107.在一些实施例中，半导体结构还包括：一第一电路区域及一第二电路区域，分别被第一内部密封圈和第二内部密封圈围绕；以及多个互连，穿过第一内部密封圈和第二内部密封圈中的多个开口，并且电性连接第一电路区域和第二电路区域。在一些实施例中，外部密封圈没有开口。在一些实施例中，虚拟图案至少存在于半导体结构的一栅极层、一接触层、多个通孔层、和多个金属层中。
108.前述概述了几个实施例的特征，以便本领域中技术人员可以更好地理解本公开的各方面。本领域中技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他制成和结构的基础，以实现与本文所介绍的实施例相同的目的及/或实现相同的优点。本领域中技术人员也应该认识到，这样的均等构造并不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，他们可以对本文进行各种变化、替换、和变更。