半导体器件及其制造方法与流程

1.本发明一般涉及氮基半导体器件。更具体地说，本发明涉及一种具有负电荷离子的半导体器件。


背景技术：

2.近年来，对高空穴迁移率晶体管(high-hole-mobility transistors,hhmt)的深入研究非常普遍，特别是在大功率开关和高频应用方面。iii族氮基高空穴迁移率晶体管利用具有不同带隙的两种材料之间的异质结界面形成量子阱状结构，此结构容纳二维空穴气(2dhg)区域，以满足高功率/频率器件的要求。除了hemt，具有异质结构的器件的示例还包括异质结双极晶体管(heterojunction bipolar transistors,hbt)、异质结场效应晶体管(heterojunction field effect transistor,hfet)和调制掺杂fet(modulation-doped fets,modfet)。


技术实现要素：

3.根据本发明的一个方面，提供了一种半导体器件。半导体器件包括第一氮基半导体层、第二氮基半导体层、栅极电极和掺杂的氮基半导体层。第二氮基半导体层设置在第一氮基半导体层上，并且其具有的带隙大于第一氮基半导体层的带隙。栅极电极设置在第二氮基半导体层上方。掺杂的氮基半导体层设置在第二氮基半导体层和栅极电极之间。掺杂的氮基半导体层具有一对相对突出部分以及中间部分。突出部分未被栅极电极所覆盖，中间部分在突出部分之间。第二氮基半导体层具有第一部分和第二部分，第一部分位于中间部分下方，第二部分位于突出部分下方。第二氮基半导体层具有从高电负性元素群中选择的掺质的掺杂浓度，其中掺质从高电负性元素群中选择，其中掺杂浓度从第一部分到第二部分的掺杂浓度增加。
4.根据本发明的一个方面，提供了一种制造半导体器件的方法。方法包括以下步骤。形成第一氮基半导体层。在第一氮基半导体层上形成第二氮基半导体层。在第二氮基半导体层上形成掺杂的氮基半导体毯覆层。在掺杂的氮基半导体毯覆层上形成栅极电极毯覆层。第一介电层形成在栅极电极毯覆层上。将栅极电极毯覆层和第一介电层图案化以形成由图案化的第一介电层覆盖的栅极电极，从而暴露掺杂的氮基半导体毯覆层。执行离子注入工艺，以使第二氮基半导体层的至少一部分掺杂有选自高电负性元素群的掺质，其中至少一部分在暴露的掺杂的氮基半导体毯覆层下方。去除暴露的掺杂的氮基半导体毯覆层。
5.根据本发明的一个方面，提供了一种半导体器件。半导体器件包括第一氮基半导体层、第二氮基半导体层、栅极电极和掺杂的氮基半导体层。第二氮基半导体层设置在第一氮基半导体层上，并且其具有的带隙大于第一氮基半导体层的带隙。栅极电极设置在第二氮基半导体层上方。掺杂的氮基半导体层设置在第二氮基半导体层和栅极电极之间。掺杂的氮基半导体层具有一对相对的侧表面，侧表面彼此间隔的距离大于栅极电极的宽度。第二氮基半导体层具有掺质的掺杂浓度，掺质从高电负性元素群中选择，并且掺杂浓度在第
二掺杂的氮基半导体层的侧表面之间先降然后升。
6.根据本发明的一个方面，提供了一种半导体器件。半导体器件包括第一氮基半导体层、第二氮基半导体层、栅极电极、源极电极、漏极电极和一群负电荷离子。第二氮基半导体层设置在第一氮基半导体层上，并且其具有的带隙大于第一氮基半导体层的带隙，以便在它们之间形成具有二维电子气(2deg)区域的异质结。栅极电极设置在第二氮基半导体层上方。源极电极和漏极电极设置在第二氮基半导体层上方。栅极电极位于源极电极和漏极电极之间，以界定栅极电极和漏极电极之间的漂移区。将一群负电荷离子注入漂移区和2deg区，并与栅极电极和漏极电极隔开，与栅极电极和漏极电极正下方的区隔开。栅极电极比漏极电极更接近负电荷离子，以使负电荷离子耗尽栅极电极附近的2deg区域的至少一部分。
7.根据本发明的一个方面，提供了一种制造半导体器件的方法。方法包括以下步骤。形成第一氮基半导体层。在第一氮基半导体层上形成第二氮基半导体层。在第二氮基半导体层上形成掺杂的氮基半导体毯覆层。在掺杂的氮基半导体毯覆层上形成具有至少一个开口的掩模，以暴露掺杂的氮基半导体毯覆层的至少一部分。使用负电荷离子来执行离子注入工艺，以将负电荷离子分布在掺杂的氮基半导体毯覆层的暴露部分中，以及将负电荷离子分布在掺杂的氮基半导体毯覆层的暴露部分下方的第二氮基半导体层的一部分中。将掩模从掺杂的氮基半导体毯覆层上去除。掺杂的氮基半导体毯覆层以使该掺杂的氮基半导体毯覆层的暴露部分被去除，从而形成掺杂的氮基半导体层。对掺杂的氮基半导体毯覆层进行图案化，以去除掺杂的氮基半导体毯覆层的暴露部分，从而形成掺杂的氮基半导体层。将掩模从掺杂的氮基半导体毯覆层上去除。对掺杂的氮基半导体毯覆层进行图案化，以去除掺杂的氮基半导体毯覆层的暴露部分，从而形成掺杂的氮基半导体层。
8.根据本发明的一个方面，提供了一种半导体器件。半导体器件包括第一氮基半导体层、第二氮基半导体层、至少一个高电阻区块、栅极电极和掺杂的氮基半导体层。第二氮基半导体层设置在第一氮基半导体层上，并且其具有的带隙大于第一氮基半导体层的带隙。至少一个高电阻区块由一群负电荷离子形成，并嵌入第二氮基半导体层中。源极电极和漏极电极设置在第二氮基半导体层上方，并与高电阻区块隔开。栅极电极设置在第二氮基半导体层上方以及在源极电极和漏极电极之间。栅极电极与高电阻区块垂直和水平分离。掺杂的氮基半导体层设置在第二氮基半导体层和栅极电极之间，并与高电阻区块垂直分离。
9.根据本发明的一个方面，提供了一种半导体器件。半导体器件包括第一氮基半导体层、第二氮基半导体层、一群负电荷离子和场板。第二氮基半导体层设置在第一氮基半导体层上，并且其具有的带隙大于第一氮基半导体层的带隙，以便在它们之间形成具有二维电子气(2deg)区域的异质结。栅极电极和漏极电极设置在第二氮基半导体层上方，以界定它们之间的漂移区。将负电荷离子群注入漂移区，并与栅极电极和漏极电极正下方的区域隔开，以在第二氮基半导体层中形成至少一个高电阻区块。场板设置在栅极电极上，并在栅极电极和高电阻区块之间的区域中延伸。
10.根据本发明的一个方面，提供了一种制造半导体器件的方法。方法包括以下步骤。形成第一氮基半导体层。在第一氮基半导体层上形成第二氮基半导体层。在第二氮基半导体层上形成栅极电极。形成第一介电层以覆盖栅极电极。在第二氮基半导体层和第一介电
层上形成具有开口的掩模，以使第二氮基半导体层的至少一部分从开口暴露。执行离子注入工艺，以使第二氮基半导体层的暴露部分掺杂有掺质，以便在第二氮基半导体层中形成高电阻区块，其中掺质选自高电负性元素群。在栅极电极上形成场板，并场板在栅极电极和高电阻区块之间的区域中延伸。
11.根据本发明的一个方面，提供了一种半导体器件。半导体器件包括第一氮基半导体层、第二氮基半导体层、至少一个高电阻区块、漏极电极、栅极电极和场板。第二氮基半导体层设置在第一氮基半导体层上，并且其具有的带隙大于第一氮基半导体层的带隙。至少一个高电阻区块由一群负电荷离子形成，并掺杂在第二氮基半导体层中。漏极电极设置在第二氮基半导体层上方，并与高电阻区块隔开。栅极电极设置在第二氮基半导体层上方，并与高电阻区块垂直和水平分离。场板设置在栅极电极上方。场板在第二氮基半导体层上的垂直投影至少部分地与高电阻区块重叠。
12.通过上述配置，通过将掺质至少注入第二氮基半导体层(例如势垒层)，可以修改半导体器件的电场分布。因此，可以在不使用任何场板或仅使用单个场板的情况下制造半导体器件。
附图说明
13.当结合附图阅读时，从以下具体实施方式能容易地理解本揭露内容的各方面。应注意的是，各个特征可以不按比例绘制。实际上，为了便于论述，可任意增大或减小各种特征的尺寸。本发明的实施例在下文中可对照附图以进行更详细的描述，其中：
14.图1a是根据本发明的一些实施例的半导体器件的垂直截面图；
15.图1b是图1a中区域a的放大垂直截面图；
16.图2a、图2b、图2c、图2d、图2e、图2f、图2g和图2h显示了根据本发明一些实施例的半导体器件制造方法的不同阶段图；
17.图3是根据本发明的一些实施例的半导体器件区域的放大垂直截面图；
18.图4是根据本发明一些实施例的半导体器件的垂直截面图；
19.图5a是根据本发明一些实施例的半导体器件的俯视图；
20.图5b是图5a中半导体器件的垂直截面图；
21.图5c是图5b中半导体器件的一个区域中负电荷离子的分布；
22.图6a、图6b、图6c和图6d显示了根据本发明的一些实施例的制造半导体器件的方法的不同阶段图；
23.图7是根据本发明的一些实施例的半导体器件的俯视图；
24.图8是根据本发明的一些实施例的半导体器件的俯视图；
25.图9是根据本发明的一些实施例的半导体器件的俯视图；
26.图10a是根据本发明的一些实施例的半导体器件的俯视图；
27.图10b是图10a中半导体器件的垂直截面图；
28.图10c是图10b中半导体器件的一个区域中带负电离子的分布；
29.图11a、图11b、图11c、图11d、图11e、图11f、图11g和图11h示出了根据本发明的一些实施例的半导体器件制造方法的不同阶段图；
30.图12是根据本发明的一些实施例的半导体器件的垂直截面图；
v族化合物。iii-v族化合物可包括，例如但不限于，铝、镓、铟、氮或其组合。因此，缓冲层12的示例性材料还可以包括，例如但不限于，氮化镓(gan)、氮化铝(aln)、氮化铝镓(algan)、氮化铝铟镓(inalgan)或其组合。在一些实施例中，半导体器件1a可进一步包括成核层(nucleation layer,未示出)。成核层可以形成于衬底10和缓冲层12之间。成核层可被配置为提供过渡层(transition)以适应衬底10和缓冲层的iii族氮化物层之间的失配/差异。成核层的示例性材料可包括，例如但不限于，氮化铝(aln)或其任何合金。
44.氮基半导体层14a设置在缓冲层12上/上方/之上。氮基半导体层16a设置在氮基半导体层14a上/上方/之上。氮基半导体层14a的示例性材料可包括，例如但不限于，氮化物或iii-v族化合物，例如氮化镓(gan)、氮化铝(aln)、氮化铟(inn)、in
x
alyga
(1
–
x
–
y)
n，其中x y≤1，al
x
ga
(1
–
x)
n其中x≤1。氮基半导体层16a的示例性材料可包括，例如但不限于，氮化物或iii-v族化合物，例如氮化镓(gan)、氮化铝(aln)、氮化铟(inn)、in
x
alyga
(1
–
x
–
y)
n，其中x y≤1，alyga
(1
–
y)
n其中y≤1。
45.可选择氮基半导体层14a和16a的示例性材料，以使氮基半导体层16a的带隙(即禁带宽度(forbidden band width))大于/高于氮基半导体层14a的带隙，这导致它们的电子亲合性彼此不同，并在其间形成异质结(heterojunction)。例如，当氮基半导体层14a被选择为具有约3.4ev的带隙的非刻意掺杂的氮化镓(gan)层(或可被称为未掺杂氮化镓层)时，氮基半导体层16a可被选择为具有约4.0ev的带隙的氮化铝镓(algan)层。因此，氮基半导体层14a和16a可分别作为沟道层(channel layer)和势垒层(barrier layer)。在沟道层和势垒层之间的结合界面处产生三角形阱势，以使电子在三角形阱中积聚，从而在异质结附近产生二维电子气(two-dimensional electron gas,2deg)区域。因此，半导体器件1a可包括至少一个氮化镓基(gan-based)的高电子迁移率晶体管(high-electron-mobility transistor,hemt)。
46.电极20和22可设置在氮基半导体层16a上/上方/之上。电极20和22可与氮基半导体层16a接触。在一些实施例中，电极20可以作为源极电极。在一些实施例中，电极20可作为漏极电极。在一些实施例中，电极22可以作为源极电极。在一些实施例中，电极22可作为漏极电极。电极20和22的作用取决于器件设计。
47.在一些实施例中，电极20和22可包括，例如但不限于，金属、合金、掺杂的半导体材料(例如掺杂的晶体硅)、化合物(例如硅化物和氮化物)、其他导体材料或其组合。电极20和22的示例性材料可包括，例如但不限于，钛(ti)、铝硅(alsi)、氮化钛(tin)或其组合。电极20和22中的每一个可以是单层，也可以是相同或不同组成的多层。电极20和22与氮基半导体层16a形成欧姆接触。此外，可以通过向电极20和22施加钛(ti)、铝(al)或其他合适的材料来实现欧姆接触。在一些实施例中，每一个电极20和22由至少一个共形层和导电填充形成。共形层可以包覆导电填料。共形层的示例性材料，例如但不限于，钛(ti)、钽(ta)、氮化钛(tin)、铝(al)、金(au)、铝硅(alsi)、镍(ni)、铂(pt)或其组合。导电填料的示例性材料可包括，例如但不限于，铝硅(alsi)、铝铜(alcu)或其组合。
48.掺杂的氮基半导体层32a可设置在氮基半导体层16a上/上方/之上。掺杂的氮基半导体层32a可与氮基半导体层16a接触。掺杂的氮基半导体层32a可设置于(位于)电极20和22之间。掺杂的氮基半导体层32a可以具有，例如是，矩形轮廓。在一些实施例中，掺杂的氮基半导体层32a可以具有，例如是，梯形轮廓。
49.栅极电极34可设置在掺杂的氮基半导体层32a上/上方/之上。栅极电极34可与掺杂的氮基半导体层32a接触，以使掺杂的氮基半导体层32a可设置/夹设在栅极电极34和氮基半导体层16a之间。掺杂的氮基半导体层32a具有一对相对的侧表面，它们彼此之间所间隔出的距离大于栅极电极34的宽度。栅极电极34可设置/位于电极20和22之间。电极22和栅极电极34之间的距离大于电极20和栅极电极34之间的距离。栅极电极34和掺杂的氮基半导体层32a可以作为栅极结构。
50.在图1a的示例性图示中，半导体器件1a是增强模式器件(enhancement mode device)，当栅极电极34大约处于零偏置(zero bias)时，其处于常闭状态(normally-off state)。具体而言，掺杂的氮基半导体层32a可与氮基半导体层16a形成至少一个p-n结，以耗尽2deg区域，这样，与对应的栅极电极34下方的位置相对应的2deg区域的至少一个区块与2deg区域的其余部分具有不同的特性(例如，不同的电子浓度)，因此被阻断。
51.由于这种机制，半导体器件1a具有常闭特性。换句话说，当没有向栅极电极34施加电压或施加到栅极电极34的电压小于阈值电压(即，在栅极电极34下方形成反转层所需的最小电压)时，栅极电极34下方的2deg区域的区块持续被阻断，故没有电流流过此区域。
52.掺杂的氮基半导体层32a的示例性材料可以是p型掺杂材料。掺杂的氮基半导体层32a可包括，例如但不限于，p型掺杂的iii-v族氮化物半导体材料，例如p型氮化镓(gan)、p型氮化铝镓(algan)、p型氮化铟(inn)、p型氮化铝铟(alinn)、p型氮化铟镓(ingan)、p型氮化铝铟镓(alingan)或其组合。在一些实施例中，p型掺杂材料通过p型不纯物，例如铍(be)、锌(zn)、镉(cd)和镁(mg)等掺质来实现。
53.在一些实施例中，栅极电极34可包括金属或金属化合物。栅极电极34可形成为单层，或具有相同或不同组成的多层。金属或金属化合物的示例性材料可包括，例如但不限于，钨(w)、金(au)、钯(pd)、钛(ti)、钽(ta)、钴(co)、镍(ni)、铂(pt)、钼(mo)、氮化钛(tin)、氮化钽(tan)、金属合金或其化合物或其他金属化合物。在一些实施例中，栅极电极34的示例性材料可包括，例如但不限于，氮化物、氧化物、硅化物、掺杂的半导体或其组合。电极20和22以及栅极电极34可以构成具有2deg区域的氮化镓基(gan-based)的hemt器件。
54.在一些实施例中，氮基半导体层14a包括未掺杂的氮化镓，氮基半导体层16a包括氮化铝镓(algan)，并且掺杂的氮基半导体层32a是p型氮化镓层，其可以向上弯曲底层能带结构并耗尽2deg区域的相应区块，从而将半导体器件1a置于关闭状态。
55.为了避免栅极电极边缘附近的强峰值电场引起的击穿现象，半导体器件中通常采用多场板(即外加场板的数量大于两个)，以使电场分布更加均匀。然而，过多场板的配置可能会导致不必要的寄生/杂散电容，而限制器件的最大工作频率，降低器件电性能和可靠性。此外，多场板的引入将增加装置的工艺复杂性。因此，需要将器件的性能提高。
56.至少为了避免上述问题，本发明提供了一种抑制击穿现象的新方法。
57.在本发明的实施例中，藉由将带负电离子(从高电负性元素群中选择)区域性地掺杂到氮基半导体层16a(例如，势垒层)中以修改其电特性，从而改善半导体器件1a中的电场分布。高电负性元素群中元素的电负性(electronegativity)大于氮的电负性，如氟(f)或氯(cl)。详细机制描述如下。
58.参考图1b，掺杂的氮基半导体层32a包括中间部分322a，以及一对相对的突出部分324a和326a。中间部分322a在栅极电极34正下方。中间部分322a的宽度可由栅极电极34所
界定。中间部分322a被栅极电极34所覆盖。中间部分322a的边界与栅极电极34的相对两侧壁重合。
59.中间部分322a位于突出部分324a和326a之间。突出部分324a和326a未被栅极电极34所覆盖。突出部分324a的宽度与突出部分326a的宽度相同。在一些实施例中，突出部分324a的宽度可以不同于突出部分326a的宽度。例如，突出部分326a的宽度可以大于突出部分326a的宽度，以使宽度设计可以匹配电极20、22和栅极电极34的距离关系，从而改善半导体器件1a的电性能。
60.参考图1b，氮基半导体层16a包括部分162a、164a、166a、168a和169a。部分162a位于中间部分322a下方。部分164a和166a分别位于部分324a和326a下方。掺杂的氮基半导体层32a具有左侧表面，其左侧表面从部分164a和168a之间的界面向上延伸。掺杂的氮基半导体层32a具有右侧表面，其右侧表面从部分166a和169a之间的界面向上延伸。部分168a和169a分别紧靠部分164a和169a。部分168a具有的上表面低于部分324a的位置，以使部分168a和324a可以共同形成台阶轮廓。类似配置可应用于部分169a和326a。
61.在半导体器件1a的制造过程中，在形成掺杂的氮基半导体层32a和栅极电极34之后，对所得结构执行离子注入工艺，其中栅极电极34作为掩模。应用于离子注入工艺的掺质可以从高电负性元素群中选择。在一些实施例中，高电负性元素群可包括氟(f)或氯(cl)。
62.沿线a-a'，线b-b'，和线c-c'的掺杂浓度分布如图1b所示。请参照沿线a-a
′
的浓度分布，由于在离子注入工艺中栅极电极34可以阻止/阻碍掺质掺入/进入部分162a和322a，因此在部分162a和322a中，掺质的掺杂浓度为零或接近零。
63.此外，在其他区域，可以通过改变离子注入能量以良好地控制掺质的掺杂深度，以使在离子注入工艺中，大部分的掺质可以掺杂到部分164a、166a、168a和169a中。
64.请参照沿线b-b'的浓度分布，突出部分324a和326a的大部分中掺质的掺杂浓度为零或接近零。突出部分324a和326a分别具有靠近部分164a和166a的底部部分，并且上述的底部部分被掺杂，以使在其内部的掺质的掺杂浓度沿着其厚度方向(例如，方向d2)从零线性地变化至一非零常数。
65.氮基半导体层16a的部分164a和166a的掺杂浓度沿其厚度方向(例如，方向d2)保持恒定。掺杂的氮基半导体层32a的突出部分324a和326a中的每一个被掺杂，以使其所具有的掺质的掺杂浓度小于部分164a和166a的掺杂浓度。
66.氮基半导体层14a具有位于氮基半导体层16a的部分164a/166a下方的顶部，并且此顶部的掺质的掺杂浓度沿着其厚度方向(例如，方向d2)从一非零常数线性地变化至零。
67.由于负电荷离子被引入/注入到层(例如，氮基半导体层16a)中的间隙位置，从高电负性元素群中选择的负电荷离子可作为氮基半导体层16a中的负固定电荷，从而导致势垒层的电势增加。因此，部分164a和部分166a正下方的2deg区域的区块被耗尽。因此，此配置可以降低栅极电极34边缘附近的电场线密度，以减轻栅极电极34附近电场的峰值强度，从而抑制击穿现象。故，半导体器件1a在不需使用场板的情况下可以具有良好的电性能。
68.此外，为了避免负电荷离子对半导体器件1a中2deg区域的其余部分产生影响，应去除部分168a和部分169a中的掺质。
69.具体而言，在离子注入工艺之后，可以形成介电层52以覆盖部分324a和326a，并且部分168a和169a未被介电层52所覆盖。然后，执行退火处理以去除氮基半导体层16a的部分
168a和169a中的一些掺质。
70.就此而言，请参照沿线c-c'的浓度分布，部分168a和169a的掺杂浓度可为零或在其上表面接近零。这种浓度分布可以通过执行退火工艺来实现。
71.应注意，在退火工艺之前，可在部分324a和326a上形成介电层52，以避免掺质由于退火工艺而从部分324a和326a扩散。由于掺质可以通过执行退火工艺从部分168a和169a去除，因此2deg区域的相应区块可免受掺质的干扰。
72.在离子注入工艺和退火工艺之后，掺质可以保持/保留在部分164a和166a中，而不是在部分168a和169a以及大部分的部分162a中。由于退火工艺，部分168a和169a的掺杂浓度为零或接近零。由于在离子注入工艺中栅极电极34的阻碍，氮基半导体层的部分162a的大部分掺杂浓度为零或接近零。
73.在一些实施例中，部分162a具有与部分164a/166a邻接的部分，此部分的掺杂浓度沿其宽度方向(例如，方向d1)线性地变化。由于退火工艺，部分168a/169a的掺杂浓度小于部分164a/166a的掺杂浓度。从部分168a到部分169a的掺杂浓度，沿着方向d1依序为：保持为零、从零增加至一非零常数、保持此非零常数、从此非零常数减小至零、保持为零、增加到非零常数、保持非零常数，然后再减小至零。在一些实施例中，氮基半导体层16a的掺杂浓度的增加/减少是连续的。
74.这种掺杂浓度分布的原因是：为2deg区而形塑耗尽区。若是分布密度太高，电阻率也会很高，这不利于器件的导通电阻。若是分布密度太低，器件将很难保持有效的常闭状态，故而导致漏电流问题。
75.参考图1a和1b，介电层50可设置在栅极电极34上/上方/之上。介电层50具有一对相对侧表面，其分别连接栅极电极34的两个相对侧表面。介电层50的示例性材料可以包括，例如但不限于，介电材料。例如，介电层50可以包括氮化硅(sin
x
)层、氧化硅(sio
x
)层、氮氧化硅(sion)、碳化硅(sic)、氮化硅硼(sibn)、氮化碳硅硼(sicbn)、氧化物、氮化物、等离子体增强氧化物(plasma enhanced oxide,peox)或其组合。
76.介电层52可设置在掺杂的氮基半导体层32a上/上方/之上。介电层52覆盖栅极电极34和介电层50的侧表面。介电层52覆盖掺杂的氮基半导体层32a的突出部分324a和326a，并且掺杂的氮基半导体层32a的两个相对侧表面未被介电层52所覆盖。介电层52的示例性材料可以相同或相似于介电层50的材料。
77.介电层54可设置在氮基半导体层16a上/上方/之上，并覆盖介电层52以形成突出部分。介电层54具有多个通孔th以暴露氮基半导体层16a。电极20和22可以通过通孔th延伸(即，电极20和22贯穿介电层54)，以便与氮基半导体层16a接触。介电层54的示例性材料可以相同或相似于介电层50的材料。
78.钝化层60可设置在电极20、22和介电层54上/上方/之上。钝化层60的示例性材料可以相同或相似于钝化层60的材料。此外，钝化层60可以作为平坦化层(planarization layer)，其具有支撑其他层/元件的水平上表面。在一些实施例中，钝化层60可以形成为较厚的层，并且在钝化层60上执行平坦化工艺，例如化学机械抛光(chemical mechanical polish,cmp)工艺，以去除多余部分，从而形成水平的上表面。
79.接触通孔70设置在钝化层60内。接触通孔70可以贯穿钝化层60。接触通孔70可纵向地延伸以连接电极20和22。接触通孔72位于栅极电极34正上/上方/之上。接触通孔72贯
穿介电层50、52和54以及钝化层60，以便连接栅极电极34。接触通孔70和72的上表面未被钝化层60所覆盖。接触通孔70和72的示范性材料可包括，例如但不限于，导电材料，例如金属或合金。
80.图案化电路层80可设置在钝化层60及导电通孔70和72上/上方/之上。图案化电路层80与导电通孔70和72接触。图案化电路层80可以具有金属线(metal lines)、焊垫(pads)、迹线(traces)或其组合，以使图案化电路层80可以形成至少一个电路。图案化电路层80的示例性材料可以相同或相似于接触通孔70和72的材料。
81.图2a、图2b、图2c、图2d、图2e、图2f、图2g和图2h显示了制造半导体器件1a的方法的不同阶段图，如下所述。在下文中，沉积技术可包括但不限于原子层沉积(atomic layer deposition(ald))、物理气相沉积(physical vapor deposition(pvd))、化学气相沉积(chemical vapor deposition(cvd))、金属有机cvd(metal organic cvd(mocvd))、等离子体增强cvd(plasma enhanced cvd(pecvd))、低压cvd(low-pressure cvd(lpcvd))、等离子体辅助气相沉积(plasma-assisted vapor deposition)、外延生长(epitaxial growth)或其他合适的工艺。
82.参考图2a，可通过使用沉积技术在衬底10上/上方/之上形成缓冲层12。通过使用沉积技术，可以在缓冲层12上/上方/之上形成氮基半导体层14a。通过使用沉积技术，可以在氮基半导体层14a上/上方/之上形成氮基半导体层16a，从而在它们之间形成异质结(heterojunction)。可在氮基半导体层16a上/上方/之上形成掺杂的氮基半导体毯覆层82。栅极电极毯覆层84可以形成在掺杂的氮基半导体毯覆层82上/上方/之上。栅极电极毯覆层84的材料可以是导电材料；因此，栅极电极毯覆层84可以作为导电毯覆层。介电毯覆层86可以形成在栅极电极毯覆层84上/上方/之上。
83.参考图2b，可以在介电层86上形成掩模层ml1。掩模层ml1的形成可包括图案化工艺。在图案化工艺之后，可以暴露介电层86的一些部分。
84.参考图2c，在栅极电极毯覆层84和介电毯覆层86上执行图案化工艺，以形成栅极电极34和介电层50。栅极电极34被介电层50覆盖。掺杂的氮基半导体毯覆层82的至少一部分被栅极电极34和介电层50所暴露。
85.参考图2d，使用栅极电极34作为掩模来执行离子注入工艺，以使在暴露的掺杂的氮基半导体毯覆层82下方的氮基半导体层16a的至少一部分掺杂有掺质，其中此掺质为从高电负性元素群中选择的，此掺质被描绘为小粒子。在一些实施例中，掺杂的氮基半导体毯覆层82的至少一部分掺杂有掺质。在一些实施例中，高电负性元素群可包括氟(f)或氯(cl)。就此而言，可以通过改变离子注入能量来调整掺质的掺杂深度，以使大多数掺质可以掺杂到氮基半导体层16a中。在一些实施例中，可以将掺质掺杂到掺杂的氮基半导体毯覆层82的一部分(与氮基半导体层16a相邻的部分)中。在一些实施例中，可以将掺质掺杂到与氮基半导体层16a相邻的氮基半导体层14a的一部分中。
86.参考图2e，可以形成介电毯覆层90以覆盖图2d所成结构。
87.参考图2f，在介电毯覆层90上执行图案化工艺，以形成介电层52以覆盖栅极电极34和介电层50，从而暴露出掺杂的氮基半导体毯覆层82的至少一部分。
88.参考图2g，在掺杂的氮基半导体毯覆层82上执行图案化处理，以去除暴露的掺杂的氮基半导体毯覆层82的多余部分，从而形成掺杂的氮基半导体层32a。氮基半导体层16a
的至少一部分可被暴露。形成的掺杂的氮基半导体层32a的宽度比栅极电极34的宽度宽。
89.然后，可执行退火工艺以去除暴露的氮基半导体层16a中的掺质。由于在退火工艺中掺杂的氮基半导体层32a被介电层52所覆盖，氮基半导体层16a的一部分(位于掺杂的氮基半导体层32a正下方)内的掺质仍然可以保持/保留。
90.参考图2h，可以形成介电层54，以覆盖图2g所成结构，从而暴露出氮基半导体层16a的至少一部分。介电层54的形成包括沉积技术和图案化工艺。在一些实施例中，可以执行沉积技术以形成毯覆层，并且可以执行图案化工艺以去除其多余部分。在一些实施例中，图案化工艺可包括光刻(photolithography)、曝光(exposure)和显影(development)、蚀刻(etching)、其他合适的工艺或其组合。此后，可以形成电极20和22、接触通孔70和72、钝化层60和图案化电路层80，从而获得如图1a所示的半导体器件1a的配置。
91.图3是根据本发明的一些实施例的半导体器件1b的区域的放大垂直截面图。方向d1和d2如图3所示。半导体器件1b类似于如图1a和图1b所示的半导体器件1a。在本实施例中，掺杂浓度轮廓与上一个实施例不同。
92.在本实施例中，整个部分324b和326b的掺杂浓度为零或接近零。整个氮基半导体层14b的掺杂浓度为零或接近零。
93.参照沿线a-a'的浓度分布，氮基半导体层16b的部分166b的掺杂浓度可沿其厚度方向(例如，方向d2)线性地变化。或者，氮基半导体层16b的部分166b的掺杂浓度可以沿着其厚度方向(例如，方向d2)先增加然后降低。掺杂浓度和深度之间的关系曲线可以是曲线。
94.参照沿线c-c'的浓度分布，部分168b和169b的掺杂浓度大于零。也就是说，部分168b和169b的掺杂浓度可以大于在部分164b和166b之间的氮基半导体层16b的部分的掺杂浓度。
95.在半导体器件1b的制造过程中，可以通过调整参数来控制上述掺质的掺杂分布。在一些实施例中，参数可包括离子注入能量。在一些实施例中，参数可包括光罩的轮廓，例如灰度掩模(gray-tone mask)或半色调掩模(half-tone mask)，以便在离子注入工艺中调整离子注入能量。在一些实施例中，参数可以包括退火时间。
96.图4是根据本发明的一些实施例的半导体器件1c的垂直截面图。半导体器件1c类似于如图1a描述和所示的半导体器件1a，不同之处在于：氮基半导体层16a被氮基半导体层16c替换。
97.氮基半导体层16c包括部分162c、164c和169c。部分162c位于栅极电极34正下方。部分164c位于部分162c和169c之间。氮基半导体层16c的部分169c具有上表面，其低于部分164c和中间部分162c的位置。部分162c、164c和169c可共同形成台阶轮廓。
98.在半导体器件1c的制造过程中，掺杂的氮基半导体层32c的图案化工艺可以进一步去除氮基半导体层16c的一些顶部。去除氮基半导体层16c的顶部可以形成台阶轮廓。这样的轮廓有利于控制掺质的分布。
99.图5a是根据本发明的一些实施例的半导体器件1d的俯视图。图5b是图5a中半导体器件1d的垂直截面图。半导体器件1d类似于如图1a描述和所示的半导体器件1a，不同之处在于：负电荷离子的分布不同。方向d1、d2和d3标记在图5a和5b中。方向d1、d2和d3彼此不同。在一些实施例中，方向d1、d2和d3相互垂直。
100.半导体器件1d包括衬底10、缓冲层12、氮基半导体层14d和16d、电极20和22、掺杂
的氮基半导体层32d、栅极电极34、介电层54、钝化层60、接触通孔70、图案化电路层80、一群负电荷离子92。于下方段落省略对上述相同或类似层的描述。
101.在栅极电极34和电极22之间界定漂移区dr。一群负电荷离子92(从高电负性元素群中选择)被注入/掺杂到氮基半导体层14d中的漂移区dr和2deg区上，以使高电阻区块94d由此群负电荷离子92所形成。高电阻区块94d嵌入氮基半导体层16d(例如，势垒层)中。
102.掺杂的氮基半导体层32d和栅极电极34与负电荷离子92垂直隔开/分离。掺杂的氮基半导体层32d和栅极电极34与高电阻区块94d垂直隔开/分离。负电荷离子92与栅极电极32和电极22正下方的区/区域隔开。负电荷离子92与氮基半导体层16d和介电层54之间形成的界面相邻。高电阻区块94d与电极20和22隔开。栅极电极34垂直和水平与高电阻区块94d分离。栅极电极34比电极22更接近负电荷离子92，以使负电荷离子92可以耗尽栅极电极34附近的2deg区域的至少一部分，从而重新排列/重新分布其内的电场分布。
103.因此，可以降低栅极电极34边缘附近的电场线密度，以减轻栅极电极34附近电场的峰值强度，从而抑制击穿现象。半导体器件1d在不需使用场板的情况下可以具有良好的电性能。
104.参考图5a，从半导体器件1a的俯视图观之，栅极电极34和电极20、22可沿着方向d3延伸。负电荷离子92沿方向d3分布，以在漂移区dr中形成连续的高电阻条带94。高电阻条带94d、栅极电极34、电极20和电极22沿同一方向d3延伸。
105.图5c是图5b中半导体器件1d的区域中带负电离子的分布。负电荷离子92从氮基半导体层16d的上表面分布至其下表面。负电荷离子92的分布密度从氮基半导体层16d的上表面到下表面变化。沿着氮基半导体层16d的上表面指向下表面的方向d2(即，从介电层54指向氮基半导体层16d的方向)，氮基半导体层16d中的负电荷离子92的分布密度不均匀。氮基半导体层16d中负电荷离子92的分布密度沿方向d2先增大后减小。在一些实施例中，负电荷离子92沿氮基半导体层16d的厚度方向(例如，方向d2)的分布可以是正态分布(normal distribution)。
106.这种分布密度的原因是：为2deg区而形塑耗尽区。若是分布密度太高，电阻率也会变得很高，这不利于器件的导通电阻。若是分布密度太低，器件将很难保持有效的常闭状态，故至少会发生一次漏电流。通过如图5c所示的分布密度，半导体器件1d可免于使用场板，从而避免场板引起的工艺复杂性问题。因此，如图5b所示的结构不包括任何场板。但在本发明中，是否在半导体器件1d的结构中引入场板是未被限制的。
107.在一些实施例中，带负电离子92的分布可由离子注入工艺的注入能量决定。例如，通过控制注入能量，可以将负电荷离子掺杂到氮基半导体层16d中，以使负电荷离子92可以与氮基半导体层16d的上表面和下表面隔开。
108.图6a、图6b、图6c和图6d显示了制造半导体器件1d的方法的不同阶段图，如下所述。
109.参考图6a，可以通过使用沉积技术在衬底10上/上方/之上形成缓冲层12。通过使用沉积技术，可以在缓冲层12上/上方/之上形成氮基半导体层14d。通过使用沉积技术，可以在氮基半导体层14d上/上方/之上形成氮基半导体层16d，从而在它们之间形成异质结。可在氮基半导体层16d上/上方/之上形成掺杂的氮基半导体毯覆层82。在掺杂的氮基半导体毯覆层82上形成具有至少一个开口op的掩模层ml2。掩模层ml2的开口op可暴露掺杂的氮
基半导体毯覆层82的至少一部分ep，其中掩模层ml2的开口op为条带状。
110.参考图6b，使用负电荷离子92执行离子注入工艺，以分布负电荷离子92。负电荷离子92分布在掺杂的氮基半导体毯覆层82的暴露部分ep中。负电荷离子92分布在氮基半导体层16d的部分p中，且此部分p位于掺杂的氮基半导体毯覆层82的暴露部分ep下方。
111.参考图6c，从掺杂的氮基半导体毯覆层82去除掩模层ml2。在掺杂的氮基半导体毯覆层82上形成栅极电极毯覆层84。
112.参考图6d，在掺杂的氮基半导体毯覆层82上执行图案化工艺，以去除掺杂的氮基半导体毯覆层82的暴露部分ep。因此，形成掺杂的氮基半导体层32d，并且掺杂的氮基半导体层32d与负电荷离子92隔开。栅极电极34(例如，栅极电极层)形成在掺杂的氮基半导体层32d上/上方/之上，并且与负电荷离子92隔开。栅极电极34的形成包括沉积技术和图案化工艺。此后，可以形成电极20和22、接触通孔70和72、介电层54、钝化层60和图案化电路层80，从而获得如图5b所示的半导体器件1d的配置。
113.图7是根据本发明的一些实施例的半导体器件1e的俯视图。半导体器件1e类似于如图5a描述和所示的半导体器件1d，不同之处在于：高电阻区块94d被多个分离的高电阻区块94e代替。
114.在本实施例中，负电荷离子92沿着方向d3分布，方向d3相同于与电极20和22的延伸方向。响应于负电荷离子92，在漂移区dr中形成高电阻区块94e。高电阻区块94e沿方向d3设置。从半导体器件1e的俯视图来看，每一个高电阻区块94e呈矩形。
115.图8是根据本发明的一些实施例的半导体器件1f的俯视图。半导体器件1f类似于如图5a描述和所示的半导体器件1d，不同之处在于：高电阻区块94d被多个分离的高电阻区块94f代替。
116.在本实施例中，负电荷离子92沿着方向d3分布，方向d3相同于与电极20和22的延伸方向。响应于负电荷离子92，在漂移区dr中形成高电阻区块94f。高电阻区块94f沿方向d3设置。由半导体器件1f的俯视图观之，每一个高电阻区块94f呈椭圆形。在一些实施例中，由半导体器件1f的俯视图观之，每一个高电阻区块94f呈圆形。
117.图9是根据本发明的一些实施例的半导体器件1g的俯视图。半导体器件1g类似于参考图5a描述和所示的半导体器件1d，不同之处在于：高电阻区块94d被多个分离的高电阻区块94g代替。
118.在本实施例中，负电荷离子92沿着方向d3分布，其中方向d3相同于电极20和22的延伸方向。响应于负电荷离子92，在漂移区dr中形成高电阻区块94g。高电阻区块94g沿方向d3设置。每一个高电阻区块94g具有短侧和长侧，其中长侧在短侧和电极22之间。具体地，由半导体器件1g的俯视图观之，每一个高电阻区块94g呈梯形。
119.对于半导体器件1e、1f和1g，高电阻区块94e/94f/94g形成为彼此分离，并且其总电阻可以降低。
120.在半导体器件1e、1f和1g的制造过程中，在离子注入工艺中所使用的掩模层具有多个分离的开口op，以暴露位于其下方的掺杂的氮基半导体毯覆层。相应半导体器件俯视图中高阻带的形状可由开口op的形状决定。
121.图10a是根据本发明的一些实施例的半导体器件1h的俯视图。图10b是图10a中的半导体器件1h的垂直截面图。方向d1、d2和d3标记在图中。10a和10b。方向d1、d2和d3彼此不
同。在一些实施例中，方向d1、d2和d3相互垂直。
122.半导体器件1h包括衬底10、缓冲层12、氮基半导体层14h和16h、电极20和22、掺杂的氮基半导体层32h、栅极电极34、介电层50、52、54、钝化层60、接触通孔70、图案化电路层80、一群负电荷离子92和场板96。省略对上述相同或类似层的描述。
123.漂移区dr界定在栅极电极32和电极22之间。一群负电荷离子92被注入/掺杂到漂移区dr和2deg区域上，从而在氮基半导体层16h(例如，势垒层)中形成/嵌入高电阻区块94h，其中负电荷离子92从高电负性元素群中选择。
124.栅极电极34和电极22沿方向d3延伸，负电荷离子92沿方向d3分布，形成高电阻区块94h。高电阻区块94h可以作为漂移区dr中的高电阻条带94h。掺杂的氮基半导体层32h和栅极电极34与负电荷离子92/高电阻区块94h垂直隔开/分离。掺杂的氮基半导体层32h垂直和水平与高电阻区块94h分离。栅极电极34垂直和水平与高电阻区块94h分离。栅极电极34比电极22更靠近高电阻区块94h。负电荷离子92与栅极电极32和电极22正下方的区/区域隔开。
125.介电层50和52可设置在栅极电极34和氮基半导体层16h上/上方/之上。介电层50和52覆盖栅极电极34。氮基半导体层16h未被介电层50和52所覆盖。介电层54可设置在氮基半导体层16h上/上方/之上，并覆盖介电层50、52和高电阻区块94h。
126.场板96可设置在介电层54上/上方/之上。场板96可设置在栅极电极34上/上方/之上。场板96可以在栅极电极34和高电阻区块94h之间的区域中延伸。场板96沿方向d1延伸，从栅极电极34向高电阻区块94h延伸。场板96与介电层54形成界面。场板96与介电层54共形。
127.场板96有两个相对的端部e1和e2。端部e1位于栅极电极34正上方。端部e2位于低于端部e1的位置。场板96的端部e2与高电阻区块94h垂直重叠。高电阻区块94h比场板96的端部e2更靠近电极22。场板96在氮基半导体层16h上的垂直投影至少部分地与高电阻区块94h重叠。因此，可以降低场板96边缘附近的电场线密度，从而减轻场板96附近电场的峰值强度，从而抑制击穿现象。
128.场板96的示例性材料可包括但不限于导电材料，例如钛(ti)、钽(ta)、氮化钛(tin)、氮化钽(tan)或其组合。在一些实施例中，还可以使用其他导电材料，例如铝、铜掺杂硅，以及包括这些材料的合金。
129.在本发明中，通过根据单场板96的位置设计负电荷离子92的掺杂位置，场板96和高电阻区块94h可以共同调整半导体器件1h的电场分布。因此，半导体器件1h在不需使用过多场板的情况下，可具有良好的电场分布。半导体器件的可靠性可以进一步提升。
130.图10c是图10b中半导体器件1h区域中负电荷离子的分布。图10c中氮基半导体层16h中的负电荷离子92的分布可以与图5c中氮基半导体层16d中的负电荷离子92的分布相同或相似。
131.如下所述，图11a、图11b、图11c、图11d、图11e、图11f、图11g和图11h中示出了用于制造半导体器件1h的方法的不同阶段图。
132.参考图11a，通过使用沉积技术，可以在衬底10上/上方/之上形成缓冲层12。通过使用沉积技术，可以在缓冲层12上/上方/之上形成氮基半导体层14h。通过使用沉积技术，可以在氮基半导体层14h上/上方/之上形成氮基半导体层16h，从而在其之间形成异质结。
可在氮基半导体层16h上/上方/之上形成掺杂的氮基半导体毯覆层82。在掺杂的氮基半导体毯覆层82上形成栅极电极毯覆层84。介电毯覆层86可以形成在栅极电极毯覆层84上/上方/之上。
133.参考图11b，可以在介电层86上形成掩模层ml3。掩模层ml3的形成可包括图案化工艺。在图案化工艺之后，可以暴露介电层86的一些部分。
134.参考图11c，在介电毯覆层90和栅极电极毯覆层84上执行图案化处理，以形成介电层50和栅极电极34。可以形成介电毯覆层90以覆盖介电层50、栅极电极34和氮基半导体毯覆层82。
135.参考图11d，在介电毯覆层90和氮基半导体毯覆层82上执行图案化处理，以形成介电层52和掺杂的氮基半导体层32h。介电层52覆盖栅极电极34和掺杂的氮基半导体层32h。
136.在氮基半导体层16h和介电层52上/上方/之上形成具有至少一个开口op的掩模层ml4。氮基半导体层16h的至少一部分被开口op所暴露。掩模层ml4的开口op为条带状。然后，执行离子注入工艺，以使氮基半导体层16h的暴露部分掺杂有选自高电负性元素群的掺质，以便在氮基半导体层16h中形成高电阻区块94h。
137.参考图11e，从氮基半导体层16h和介电层52去除掩模ml4。
138.参考图11f，形成介电毯覆层54'以覆盖介电层52和氮基半导体层16h。形成场板毯覆层98(即，导电毯覆层)以覆盖介电层54’并覆盖栅极电极34。
139.参考图11g，在场板毯覆层98上形成掩模层ml5。屏蔽层ml5与高电阻率层94h垂直重叠。掩模层ml5的右端部分位于高电阻区块94h正上方。掩模层ml5的左端部分位于栅极电极34正上方。
140.参考图11h，使用掩模层ml5在场板毯覆层98上执行图案化工艺，以形成场板96。场板96形成在栅极电极34上方，并在栅极电极34和高电阻区块94h之间的区域中延伸。场板96的左端与栅极电极34垂直重叠。场板96的右端与高电阻区块94h垂直重叠。此后，可以形成电极20和22、接触通孔70、钝化层60和图案化电路层80，从而获得如图10b所示的半导体器件1h的配置。
141.图12是根据本发明的一些实施例的半导体器件1i的垂直截面图。半导体器件1i类似于如图10b描述和所示的半导体器件1h，不同之处在于：高电阻区块94h被高电阻区块94i取代。高电阻区块94i没有场板96i所覆盖。在垂直方向上，高电阻条带94i和场板96i的边界完全重合。
142.图13是根据本发明的一些实施例的半导体器件1j的俯视图。半导体器件1j类似于如图10a描述和所示的半导体器件1h，不同之处在于：高电阻区块94h被多个分离的高电阻区块94j取代。
143.在本实施例中，负电荷离子92沿着方向d3分布，其中方向d3与场板96j的延伸方向相同。响应于负电荷离子92，在漂移区中形成高电阻区块94j。高电阻区块94g沿方向d3设置。从半导体器件1j的俯视图来看，每一个高电阻区块94d呈矩形。
144.图14是根据本发明的一些实施例的半导体器件1k的俯视图。半导体器件1k类似于参考图10a描述和图示的半导体器件1h，不同之处在于：高电阻区块94h被多个分离的高电阻区块94k取代。
145.在本实施例中，负电荷离子92沿方向d3分布，此方向d3与场板96k的延伸方向相
同。响应于负电荷离子92，在漂移区形成高电阻区块94k。高电阻区块94j沿方向d3设置。从半导体器件1k的俯视图来看，每一个高电阻区块94k呈椭圆形。
146.图15是根据本发明的一些实施例的半导体器件1l的俯视图。半导体器件1f类似于如图10a描述和所示的半导体器件1h，不同之处在于：高电阻区块94h被多个分离的高电阻区块94l取代。
147.在本实施例中，负电荷离子92沿着与场板96l的延伸方向相同的方向d3分布。响应于负电荷离子92，在漂移区中形成高电阻区块94l。高电阻区块94l沿方向d3设置。每一个高电阻区块94l具有短侧和长侧，短侧和长侧在掺杂的氮基半导体层32h和电极22之间。具体地，由半导体器件1l的俯视图观之，每一个高电阻区块94l呈梯形。
148.关于半导体器件1j、1k和1l，高电阻区块94j/94k/94l为彼此分离，并且其总电阻可以降低。
149.在半导体器件1j、1k和1l的制造过程中，在离子注入工艺中所用的掩模层具有多个分离的开口op，以暴露位于下方氮基半导体层(例如势垒层)的多个部分。而在相应半导体器件俯视图中，高电阻区块的形状可由开口op的形状决定。
150.图16是根据本发明的一些实施例的半导体器件1m的垂直截面图。半导体器件1m类似于如图10a描述和所示的半导体器件1h，不同之处在于：其省略了介电层50和52。
151.由于省略了这些介电层，介电层54m直接覆盖栅极电极。介电层54m可与栅极电极34形成界面。负电荷离子92嵌入氮基半导体层16m中以形成高电阻区块94m。高电阻区块94m位于氮基半导体层14m上方。
152.场板99设置在介电层54m上。场板99与介电层54m共形。场板99具有台阶形状的轮廓。场板99的左端部分e1位于栅极电极34正上方。场板99的右端部分位于高电阻区块94m正上方。由于省略了介电层50和52，故可减小半导体器件1h的厚度。
153.参考图17a，在衬底10上形成缓冲层12和氮基半导体层14m和16m。在氮基半导体层16m中形成高电阻区块94m。在氮基半导体层16m上形成掺杂的氮基半导体层32和栅极电极34。
154.参考图17b，在氮基半导体层16m上形成介电层54m，以覆盖掺杂的氮基半导体层32和栅极电极34。在介电层54m上形成场板毯覆层99’。
155.参考图17c，在场板毯覆层99'上形成掩模层ml5。掩模层ml5的左端部分位于栅极电极34正上方。掩模层ml5的右端部分位于高电阻区块94m正上方。
156.参考图17d，在场板毯覆层99'上执行图案化处理，以形成场板99。通过使用掩模层ml5执行图案化工艺。在图案化工艺之后，可以从场板99去除掩模层ml5。
157.基于上述描述，在本发明的实施例中，根据栅极电极或单场板的位置以决定负电荷离子在势垒层中的掺杂位置；因此，在不使用任何场板或仅使用单个场板的情况下，可以进一步提高半导体器件的电性能。因此，半导体器件可以具有良好的电性能和可靠性。
158.本发明的以上描述是为了达到说明以及描述目的而提供。本发明并非意图全面性地或是将本发明限制成上所公开的精确形式。意图详尽无遗或仅限于所公开的精确形式。对于本领域技术人员来说，显着地，可存在许多修改以及变化。
159.如本文所用且未另行定义的术语，像是“实质上地”、“实质的”、“近似地”以及“约”，其为用于描述以及解释小的变化。当与事件或状况一起使用时，术语可以包括事件或
状况有精确发生的示例，以及事件或状况近似发生的示例。例如，当与数值一起使用时，术语可以包含小于或等于所述数值的
±
10％的变化范围，例如小于或等于
±
5％、小于或等于
±
4％、小于或等于
±
3％、小于或等于
±
2％、小于或等于
±
1％、小于或等于
±
0.5％，小于或等于
±
0.1％，或小于或等于
±
0.05％。对于术语“实质共面”，其可指在数微米(μm)内沿同一平面定位的两个表面，例如在40微米(μm)内、在30μm内、在20μm内、在10μm内，或1μm内沿着同一平面定位。
160.如本文所使用的，除非上下文另有明确规定，否则单数术语“单个”、“一个”和“所述单个”可包括复数参考词。在一些实施方式的描述中，所提供的在另一群件“上方”或“上面”的组件可以包括的状况有，前一群件直接在后一群件上(例如，与后一群件有物理接触)的状况，以及一个或多个中介组件位于前一群件和后一群件之间的状况。
161.虽然已经参考本发明内容的具体实施方式来描述和说明本揭露内容，但是这些描述和说明并未被到限制。本领域技术人员应当理解，在不脱离所附权利要求所定义的本发明内容的真实精神和范围的情况下，可以进行各种修改和替换为等效物。附图并非一定是按比例绘制而成的。由于制造工艺和公差的因素，本发明内容中所呈现的工艺与实际装置之间可能存在区域别。本发明内容的其他实施方式可能没有具体说明。说明书和附图应当视为是说明性的，而不是限制性的。可作出修改以使特定情况、材料、物质组成、方法或过程能够适应本发明内容的目的、精神和范围。所有这些修改都会落在本文所附权利要求的范围内。虽然本文所揭露的方法是通过参照特定顺序执行特定操作来描述的，但是应当理解，可以进行组合、子划分或重新排序这些操作，以形成等效的方法，并且此并不会脱离本发明的教示。因此，除非在此有特别指出，否则，此些操作的顺序和分组是未被限制的。