双轨式电源切断系统及方法与流程

1.本公开的实施例是有关于一种半导体存储系统，且更具体来说涉及半导体存储系统的双轨式电源切断管理系统及方法。


背景技术：

2.在低功率存储器中，电源栅极通常用于关闭周边设备及存储阵列。当存储器退出睡眠模式(例如，关机、深度睡眠及轻度睡眠)时，大功率栅极可用于使存储器的内部供应电压斜升。
3.存储器可有多种形式。举例来说，静态随机存取存储器(static random-access memory)是一种使用锁存电路系统(触发器)来储存每一位的随机存取存储器。sram是易失性存储器，因此当移除电源时数据会丢失。存储库为逻辑储存单元。存储库通常包括储存单元(存储胞元)的多个行及多个列。控制信号被路由至存储库以启动操作，例如读取及写入操作。操作存储库具有相关的功率成本，传输用于操作这些存储库的控制信号也是如此。这些功率成本包括存储器进入低功率状态及离开低功率状态期间的时间段。


技术实现要素：

4.根据本公开的一些实施例，提供了用于集成式双轨式存储器(例如，sram)电源切断的系统及方法。在一实例中，电路系统包括时钟产生器、逻辑电压轨、存储器电压轨及用于逻辑电压轨的功率检测器。功率检测器被配置成在电源切断期间当逻辑电压轨斜降到指定的电压以下时产生隔离功率信号。隔离功率信号进一步通过一系列逻辑电路系统连接到时钟产生器，使得时钟产生器在逻辑电压轨电源切断期间被禁用。
5.根据本公开的一些实施例，提供了用于对具有多个电源轨的存储阵列电源切断的系统及方法。具体来说，当存储器电压轨在sram内保持通电的同时对集成式双轨式系统的逻辑电压轨电源切断。此可能发生在逻辑电压轨紧接在存储器电压轨之前斜降时，或者存储器电压轨在逻辑电压轨已进行电源切断后的一段时间内保持通电处。在此示例性实施例中，功率检测电路系统连接到逻辑电压轨电源线，使得当逻辑电压轨斜降到低于设计的电压阈值时，将产生隔离功率信号。隔离信号连接到内部信号的多个逻辑电路，以保持动态功率，否则当晶体管由浮接电压触发时可能会浪费动态功率。特别来说，时钟产生器的内部时钟可被禁用，以防止sram内额外的读取/写入循环。
6.根据本公开的一些实施例，提供了一种电源切断管理电路。在一些实施例中，所述电源切断管理电路使用检测第一电源轨上的功率并将第一电源轨的功率传递到各种电平转换器以禁用相关信号的方式来对双轨式存储器进行电源切断。具体来说，电源切断电路系统被配置成当第一电源轨的电源轨低于阈值电压时禁用时钟产生器。
附图说明
7.结合附图阅读以下详细说明，会最好地理解本公开的各个方面。
8.图1是绘示根据实施例的被配置成用于存储器(例如，sram)中双轨式电源系统电源切断的电源管理电路的框图。
9.图2是绘示根据实施例的被配置成用于存储器(例如，sram)中双轨式电源系统电源切断的电源管理电路的框图。
10.图3a到图3c是绘示根据实施例的存储器(例如，sram)中双轨式电源系统的功率检测器的时序图及逻辑布局图。
11.图4a到图4b是绘示根据实施例的被配置成用于存储器(例如，sram)中双轨式电源系统电源切断的电源管理电路的时序图及逻辑图。
12.图5a到图5b是绘示根据实施例的被配置成用于存储器(例如，sram)中双轨式电源系统电源切断的锁存器的时序图及逻辑图。
13.图6a到图6b是绘示根据实施例的被配置成用于存储器(例如，sram)中双轨式电源系统电源切断的锁存器的时序图及逻辑图。
14.图7a到图7b是绘示根据实施例的被配置成用于存储器(例如，sram)中双轨式电源系统电源切断的锁存器的附加时序图及逻辑图。
15.图8是绘示根据实施例的被配置成用于存储器(例如，sram)中双轨式电源系统电源切断的时钟产生器的图。
16.图9是绘示根据实施例的被配置成用于具有地址电平转换器的存储器(例如，sram)中双轨式电源系统电源切断的电源管理电路图。
17.图10是绘示根据实施例的被配置成用于具有写入启动电平转换器的存储器(例如，sram)中双轨式电源系统电源切断的电源管理电路图。
18.图11是绘示根据实施例的被配置成用于具有数据线电平转换器的存储器(例如，sram)中双轨式电源系统电源切断的电源管理电路图。
19.图12是绘示根据实施例的被配置成用于存储器(例如，sram)中双轨式电源系统电源切断的电源管理电路图。
20.图13是根据实施例的用于对存储器(例如，sram)中双轨式电源系统电源切断的示例性方法的流程图。
具体实施方式
21.以下公开内容提供用于实施所提供的主题的不同特征的许多不同实施例或实例。以下阐述组件及排列的具体实例以简化本公开。当然，这些仅为实例且不旨在进行限制。另外，本公开可能在各种实例中重复使用参考编号和/或字母。此种重复使用是出于简洁及清晰的目的，而不是自身指示所论述的各种实施例和/或配置之间的关系。
22.双轨式sram装置利用在sram装置内具有单独的区域的两个单独的正电压轨。一个示例性的双轨式架构为集成式双轨式(integrated dual rail，idr)sram，此利用输入引脚上的电平转换器在所述两个正电压轨之间进行转换。一般来说，双轨式被称为vdd(用于逻辑及组件)以及vddm(用于存储胞元)。还有一般来说接地的第三负电压线vss(电压源)。
23.当电压不在其最佳电平时，存储器可能导致性能问题。举例来说，由vdd供电栅极驱动的vdd信号的传输可能会在低vdd电平下减慢。在一些实施例中，双轨式架构可改善sram的低电压操作。关于低电压问题的性能可通过去耦合电源操作来改善，使得一个电压
轨用于对某些元件(驱动器、周边电路等)供电，而另一轨为其他元件供电。可通过在另一电源轨(vddm)的区域中维持启动信号以在实施例中维持性能。在一些实例中，vddm被用于对sram阵列供电，且vdd被用于对电路系统逻辑的其余部分供电。
24.本文中阐述了用于存储系统中的电源管理的系统及方法。在实施例中，功率检测器电路被添加到半导体存储系统(例如，sram)的双轨式电源系统，以追踪vdd电源，从而在电源切断期间提供隔离信号以供芯片的启动。以此种方式，因为由时钟产生器产生的内部时钟信号(internal clock signal，iclk)可在vdd电源切断期间被拉低，因此，双轨式架构的任一轨可首先进行电源切断，且因此，与现有的sram架构相比，可减少动态功率及漏电流。
25.针对集成式双轨式(idr)实施例阐述了用于对存储系统进行电源切断的系统及方法。集成式双轨式系统利用某些输入上的电平转换器而在两个电压轨的电压电平之间对信号电压进行转换，相关电压轨的电压电平被称为电压域。因此，双轨式系统因此具有各自与相关电源轨上的电压相关联的两个电压域。系统使用电源将电压从较低的电源轨电压转换到与较高电压轨相关联的电压域。然而，电平低的电源转换器可配置有由较低供应电压供电的通用反相器或缓冲器。集成式双轨式系统一般来说具有用于存储阵列(vddm)的一个电压轨以及用于输入引脚及逻辑电路系统(vdd)的单独的电压轨。在某些设计中，可利用集成式双轨式来在对其他组件进行电源切断的同时保持对某些组件供电。举例来说，可在关闭逻辑电路系统及输入的电源的同时保持对存储胞元供电以将数据留存在ram存储器中，从而保持功率。
26.此外，本文中阐述的idr电源切断电路系统降低了相关存储器(例如，sram)阵列的动态功率成本。具体来说，在vddm电源轨保持通电而vdd电源轨进行电源切断期间，电路系统消耗的动态功率更低。在这些实施例中，芯片启动信号被拉低，因此内部时钟(iclk)信号不会因为持续在时钟产生器处触发读取/写入信号被启动而耗费额外的功率。具体来说，芯片启动信号在vdd斜降期间被拉低，以防止时钟产生器通过芯片启动n型金属氧化物半导体(n type metal oxide semiconductor，nmos)晶体管触发额外的内部时钟信号。
27.在其他实施例中，由于电平转换器中的nmos晶体管不再由于相应输入及vdd连接的反相器上的浮接电压而被触发，因此vdd功率检测器可连接到所有引脚的电平转换器逻辑以减少漏电流。由功率检测器产生的信号将来自不同电平转换器的输出连接到逻辑低状态，使得电压在vdd进行电源切断期间不再浮接。在其他实施例中，vdd功率检测器电路系统产生隔离信号，所述隔离信号仅连接到用于时钟产生器的芯片启动电平转换器，且因此电源切断电路系统具有较小的面积损失(例如，0.5％)。
28.图1是绘示根据实施例的被配置成用于存储器(例如，sram)中双轨式电源系统电源切断的电源管理电路的框图。示例性电源管理电路100包括双轨式电源切断电路101、vdd功率检测器103、时钟产生器105及信号反相器107。在所示实施例中，双轨式电源切断电路101接收对第一电压轨111(vdd)、第二存储器电源轨113(vddm)、负电压轨或接地115(vss)、时钟信号121(clk)、芯片启动信号123(ce)、隔离vdd功率信号117(iso_vdd)、隔离vdd反相功率信号119(iso_vdd_b)及内部时钟信号125(iclk)的输入。双轨式电源切断电路101被配置成产生时钟锁存器信号127(clkl)及芯片启动锁存器信号129(cel)。vdd功率检测器103连接到第一电源轨111(vdd)、第二存储器电源轨113(vddm)及负电压轨或接地115(vss)。
vdd功率检测器103产生隔离vdd功率信号117(iso_vdd)。在本文中阐述的一些实施例中，vdd功率检测器103位于vddm域中。时钟产生器105被配置成从双轨式电源切断电路101接收时钟锁存器信号127(clkl)及芯片启动锁存器信号129(cel)。时钟产生器105还接收复位信号141(reset)、第二存储器电源轨113(vddm)、接地连接115(vss)及时钟信号121(clk)。信号反相器107被配置成从vdd功率检测器103接收隔离第一轨功率信号117(iso_vdd)。隔离信号反相器107将由双轨式电源切断电路101接收的隔离vdd功率信号117(iso_vdd)反相。时钟产生器105产生新的内部时钟信号125(iclk)，所述内部时钟信号125被双轨式电源切断电路101接收。输入信号(例如时钟121(clk)信号及芯片启动信号123(ce))一般来说是位于vdd域中，且因此具有相关联的电平转换器以转换到vddm域。
29.图2是绘示根据实施例的被配置成用于存储器(例如，sram)中idr双轨式电源系统电源切断的电源管理电路的框图。示例性电源管理电路200包括双轨式电源切断电路系统101、vdd功率检测器103及时钟产生器105。双轨式电源切断电路系统101包括芯片启动电平转换器210、时钟电平转换器220、芯片启动锁存器电路230及时钟锁存器电路240。芯片启动电平转换器210从第一电源轨111(vdd)、第二存储器电源轨113(vddm)、负电压轨或接地115(vss)、芯片启动信号123(ce)及隔离第一轨功率信号117(iso_vdd)接收输入。芯片启动电平转换器产生连接到芯片启动锁存器电路230的芯片启动输入121(cei)信号。时钟电平转换器220被配置成从第一电源轨111(vdd)、第二存储器电源轨113(vddm)、负电压轨或接地(vss)及时钟信号121(clk)接收输入。时钟电平转换器220产生连接到芯片启动锁存器电路230的时钟输入信号221(clki)。时钟电平转换器220还产生连接到时钟锁存器电路240的反相时钟存储器信号。
30.芯片启动锁存器电路230作为芯片启动输入信号211(cei)与时钟输入信号221(clki)之间的多晶体管锁存器操作。芯片启动锁存器电路230产生连接到时钟产生器105的芯片启动锁存器信号129(cel)。芯片启动输入信号211(cei)连接在芯片启动电平转换器210与芯片启动锁存器电路230之间。时钟输入信号221(clki)连接在时钟电平转换器220与芯片启动锁存器电路230之间。芯片启动锁存器电路230可包括多个晶体管(例如，p型金属氧化物半导体(p type metal oxide semiconductor，pmos)晶体管及nmos晶体管)。芯片启动锁存器电路230可被设计成使得当时钟输入信号221(clki)被拉低时，芯片启动输入信号211(cei)通过锁存器转移。芯片启动电平转换器210将时钟121(clk)输入信号从vdd域转换到输出反相时钟vddm及时钟。
31.时钟锁存器电路240作为反相时钟vddm 223(clkbm)信号与内部时钟125(iclk)之间的多晶体管锁存器操作。时钟锁存器电路240产生连接到时钟产生器105的时钟锁存器信号127(clkl)。反相时钟vddm223(clkbm)连接在时钟电平转换器220与时钟锁存器电路240之间。内部时钟信号125(iclk)连接在时钟产生器105与时钟锁存器电路240之间。时钟锁存器电路240可包括多个晶体管(例如，pmos及nmos晶体管)。芯片启动锁存器电路230可被设计成使得当内部时钟信号125(iclk)被拉低时，反相时钟vddm信号223(clkbm)通过锁存器转移。芯片启动锁存器电路还可包括反相器或或非(nor)逻辑栅极，使得反相时钟vddm 223(clkbm)被反相或以与时钟锁存器信号127(clkl)相同的逻辑状态传送过去。
32.芯片启动电平转换器210接收芯片启动信号123(ce)，并利用一系列晶体管及到vddm电源轨113的连接将信号从vdd域转换到vddm域。芯片启动电平转换器210包括耦合的
晶体管，当芯片启动信号123(ce)在vdd域中为逻辑高状态时，所述耦合的晶体管在vddm域中将芯片启动输入211(cei)输出为逻辑高状态。在图4a中更详细地阐述了示例性芯片启动电平转换器210。类似地，时钟电平转换器使用一系列晶体管及到vddm电源轨113的连接将时钟信号从vdd域转换到vddm域。时钟启动电平转换器220包括耦合的晶体管，当时钟信号121(ce)在vdd域中为逻辑高状态时，所述耦合的晶体管在vddm域中将时钟输入信号221(clki)输出为逻辑高状态。在图4a中更详细地阐述了示例性芯片启动电平转换器210。
33.图3a到图3c是绘示根据实施例的存储器(例如，sram)中双轨式电源系统的功率检测器的逻辑布局图及时序图。参照图3a，并如图1中的实施例中所绘示，vdd功率检测器103可连接到第一电源轨111(vdd)、第二存储器电源轨113(vddm)及接地(vss)。vdd功率检测器103被设计成产生隔离vdd信号117(iso_vdd)，所述隔离vdd信号117可连接到多个输入引脚及电平转换器，以发出vdd电源斜降的信号。图3b是示例性vdd功率检测器103电路图，所述电路图绘示隔离vdd信号117(iso_vdd)是如何基于vdd功率检测器103内的晶体管栅极处的阈值电压而产生的。图3c是绘示隔离vdd信号117(iso_vdd)基于第一电源轨111(vdd)的电压电平的逻辑状态的时序图。
34.参照图3b，在实施例中，vdd功率检测器103可被设计成包括多个晶体管(例如，nmos及pmos晶体管)，所述多个晶体管在配置中将隔离vdd功率信号117(iso_vdd)连接到第二存储器电源轨113(vddm)上的电压或者连接到接地115(vss)。举例来说，图3b中的示例性实施例含有六个晶体管，所述六个晶体管被配置成使得当第一pmos晶体管301及第二pmos晶体管303处于关闭状态且第一nmos晶体管305及第二nmos晶体管307处于导通状态时，隔离vdd功率信号117(iso_vdd)连接到接地。当第一pmos晶体管301及第二pmos晶体管303处于导通状态时，隔离vdd功率信号117(iso_vdd)连接到第二存储器电压轨(vddm)，使得电流流经晶体管，且第一nmos晶体管305及第二nmos晶体管307处于关闭状态，使得隔离vdd功率信号117(iso_vdd)相对于接地115(vss)浮接。
35.第一pmos晶体管301及第二pmos晶体管303被配置成使得vdd连接到两个晶体管的栅极。第一pmos晶体管301被配置成源极连接到第二存储器电压轨113(vddm)且漏极连接到第二pmos晶体管303的源极。第二pmos晶体管303被配置成源极连接到第一pmos晶体管301的漏极且漏极连接到隔离vdd功率信号117(iso_vdd)。以此种方式，由于晶体管处于导通状态，因此当vdd为低时，电流从第二存储器电压轨113(vddm)流向隔离vdd功率信号(iso_vdd)，且由于电流不流经pmos晶体管301、303，因此当第一电源轨vdd处于逻辑高状态时，第二存储器电压轨113(vddm)为开路操作。
36.第一nmos晶体管305及第二nmos晶体管307被配置成使vdd连接到两个晶体管的栅极。第一nmos晶体管305被配置成源极连接到第二nmos晶体管307的漏极且漏极连接到隔离vdd功率信号117(iso_vdd)。第二nmos晶体管307被配置成源极连接到接地115(vss)且漏极连接到第一nmos晶体管305的源极。以此种方式，当vdd高于栅极的阈值电压时，nmos晶体管305、307为短路操作，且当vdd低于栅极的阈值电压时，nmos晶体管305、307为开路操作。
37.进一步参照图3b，第二pmos晶体管303的源极及第一pmos晶体管301的漏极连接到均衡器pmos晶体管309的漏极。第一nmos晶体管305的源极及第二pmos晶体管307的漏极连接到均衡器nmos晶体管311的漏极。均衡器晶体管309、311的栅极端子被耦合，使得均衡器nmos晶体管311或均衡器pmos晶体管309以导通状态操作。均衡器晶体管309、311的栅极端
子进一步连接到隔离vdd功率信号117(iso_vdd)，使得当隔离vdd功率信号117(iso_vdd)处于逻辑高状态时均衡器pmos晶体管309关闭，且当隔离vdd功率信号117(iso_vdd)处于逻辑低状态时均衡器pmos晶体管309导通。当隔离vdd功率信号117(iso_vdd)处于逻辑低状态时，nmos均衡器晶体管311关闭，且当隔离vdd功率信号117(iso_vdd)处于逻辑高状态时，nmos均衡器晶体管311导通。以此种方式，当隔离vdd功率信号117(iso_vdd)处于逻辑低状态时，将两个pmos晶体管之间的节点拉至接地115(vss)，损耗可能由于第一pmos晶体管301与第二pmos晶体管303之间的电压差而造成的功率。当隔离vdd功率信号117(iso_vdd)处于逻辑高状态时，将两个nmos晶体管305、307之间的节点拉至第二存储器电压电源轨113(vddm)。此确保在vdd进行电源切断期间节点是浮接的，以通过在第一nmos晶体管305与第二nmos晶体管307两端产生匹配的电压差来防止从vddm到接地的连接，使得两个nmos晶体管同时导通。交叉耦合确保在vdd斜降或斜升期间不会出现短路，从而防止若所有晶体管301、303、305、307同时操作时可能出现的功率损失。
38.参照图3c，vdd功率检测器103被设计成产生隔离vdd功率信号117(iso_vdd)，当第一电源轨111(vdd)低于电压阈值323时，所述隔离vdd功率信号117转变为逻辑高状态，且当第一电源轨111(vdd)高于电压阈值323时，所述隔离vdd功率信号117转变为逻辑低状态。如图3c所绘示的时序图示出在第一电压轨111(vdd)的斜降321期间，隔离vdd功率信号117(iso_vdd)将从逻辑低状态转变为逻辑高状态。类似地，在第一电压轨111(vdd)的斜升325期间，隔离vdd功率信号117(iso_vdd)将从逻辑高状态转变为逻辑低状态。以此种方式，隔离vdd功率信号117(iso_vdd)向连接的电路系统指示第一电源轨111(vdd)是高于还是低于设计的阈值电压。当第一电源轨111(vdd)上的电压低于阈值时，隔离vdd功率信号117(iso_vdd)处于逻辑高状态，且当第一电源轨111(vdd)上的电压高于阈值时，隔离vdd功率信号117(iso_vdd)处于逻辑低状态。
39.图4a到图4b是绘示根据实施例的被配置成用于存储器(例如，sram)中双轨式电源系统电源切断的电源管理电路的逻辑图及时序图。图4a是绘示根据实施例的双轨式电源切断电路101(具体来说被配置成用于时钟及芯片启动信号的电源切断)内的组件的电路系统示意图。图4b是绘示根据实施例的图4a的示例性双轨式电源切断电路系统(具体来说功率检测、电平转换器、时钟及芯片启动信号)的信号逻辑状态转变的时序图。
40.双轨式电源切断电路系统101包括信号反相器107、芯片启动电平转换器210及时钟电平转换器220。信号反相器107被配置成对隔离vdd功率信号117(iso_vdd)进行反相以产生隔离vdd反相功率信号119(iso_vdd_b)。信号反相器107包括pmos晶体管401及nmos晶体管403。pmos晶体管401被配置成隔离vdd功率信号117(iso_vdd)连接在栅极处、第二存储器电源轨113(vddm)连接在漏极处且隔离vdd反相功率信号119(iso_vdd_b)连接在源极处。nmos晶体管403被配置成隔离vdd功率信号117(iso_vdd)连接在栅极处、隔离vdd反相功率信号119(iso_vdd_b)连接在漏极处且源极连接到接地115(vss)。在此配置中，pmos晶体管401或nmos晶体管403导通，使得电流流动，且一个关闭，使得电流不流动。当隔离vdd功率信号117为低时，pmos晶体管401允许电流流动，且当vdd功率信号117(iso_vdd)处于逻辑高状态时，pmos晶体管401为开路操作。当隔离vdd功率信号117(iso_vdd)为逻辑高状态时，nmos晶体管403允许电流流动，且当vdd功率信号117(iso_vdd)处于逻辑低状态时，nmos晶体管403为开路操作。因此，当隔离vdd功率信号117(iso_vdd)为逻辑低时，隔离vdd反相功率信
号119(iso_vdd_b)为逻辑高状态，且当隔离vdd功率信号117(iso_vdd)为逻辑高460状态时，vdd反相功率信号119(iso_vdd_b)为逻辑低。信号反相器107由第二存储器电源轨113(vddm)供电，且因此隔离vdd反相功率信号119(iso_vdd_b)处于vddm域中。
41.在此实施例中，芯片启动电平转换器210包括六个晶体管，第一nmos晶体管411、第一pmos晶体管412、第二nmos晶体管413、第二pmos晶体管414、第三nmos晶体管415及第四nmos晶体管417。
42.第一nmos晶体管411为芯片启动nmos晶体管。第二nmos晶体管413为用于芯片启动电平转换器210的隔离vdd反相功率信号nmos晶体管。第三nmos晶体管415为用于芯片启动电平转换器210的电源切断nmos晶体管。第四nmos晶体管417为芯片启动输入nmos晶体管。第一pmos晶体管412为用于芯片启动电平转换器210的第一vddm pmos晶体管。第二pmos晶体管414为芯片启动电平转换器210的第二vddm pmos晶体管。
43.在此实施例中，时钟电平转换器220包括六个晶体管，第一nmos晶体管421、第一pmos晶体管422、第二nmos晶体管423、第二pmos晶体管424、第三nmos晶体管425及第四nmos晶体管427。
44.第一nmos晶体管421为时钟信号nmos晶体管。第一pmos晶体管422为用于时钟电平转换器220的第一vddm pmos晶体管。第二nmos晶体管423为用于时钟电平转换器220的隔离vdd反相功率信号nmos晶体管。第二pmos晶体管424为用于时钟电平转换器220的第二vddm pmos晶体管。第三nmos晶体管425为用于时钟电平转换器220的电源切断nmos晶体管。第四nmos晶体管427为用于时钟电平转换器220的电源切断nmos晶体管。
45.芯片启动电平转换器210包括到第一电源轨(vdd)、第二存储器电源轨113(vddm)、芯片启动信号123(ce)、隔离vdd功率信号117(iso_vdd)、隔离vdd反相功率信号119(iso_vdd_b)及接地115(vss)的连接。第一nmos晶体管411被配置成与第二nmos晶体管413串联，其中芯片启动信号(ce)123连接在栅极处，漏极连接到第二pmos晶体管414的栅极，且源极连接到第二nmos晶体管413的漏极。第二nmos晶体管413与连接在栅极端子处的隔离vdd反相功率信号119(iso_vdd_b)连接，漏极端子连接到第一nmos晶体管411的源极，且源极连接到接地115(vss)。第一pmos晶体管412与第二pmos晶体管414为交叉耦合的pmos晶体管，在产生芯片启动输入信号211(cei)时操作以将输入信号、芯片启动信号123(ce)的电压拉至第二存储器电源轨113(vddm)上的电压。用于芯片启动电平转换器的反相器419连接在芯片启动信号123(ce)与第四nmos晶体管417的栅极之间，其中反相器419连接到vdd域。当芯片启动信号123(ce)为逻辑低470时，此反相器配置使得第四nmos晶体管417将芯片启动输入信号211(cei)拉至逻辑低状态。其原因在于反相器419将第四nmos晶体管417的栅极上的芯片启动信号123(ce)反相为逻辑高状态，因此允许电流经第四nmos晶体管417流到接地115(vss)。以同样的方式，当芯片启动信号123(ce)为逻辑高471状态时，芯片启动输入信号211(cei)信号可处于逻辑高状态。以此种方式，当vdd高于vdd功率检测器103的电压阈值323时，芯片启动电平转换器210将芯片启动信号123(ce)从vdd域传输到vddm域中的芯片启动输入信号211(cei)信号，并且当vdd低于电压阈值475时，将输出芯片启动输入信号211(cei)信号拉至逻辑低状态。
46.隔离vdd功率信号117(iso_vdd)连接到第三nmos晶体管415的栅极，使得当隔离vdd功率信号117(iso_vdd)处于逻辑高状态时，电流流经晶体管，且当隔离vdd功率信号117
(iso_vdd)处于逻辑低状态时，第三nmos晶体管415为开路操作。当隔离vdd功率信号117(iso_vdd)为逻辑高状态时，第三nmos晶体管415将芯片启动输入信号211(cei)拉至接地。所述配置进一步将芯片启动输入信号211(cei)连接到用于芯片启动电平转换器212的第一vddm pmos晶体管的栅极，使得当芯片启动输入信号211(cei)处于逻辑低状态时，晶体管允许电流流动。因此，隔离vdd功率信号117(iso_vdd)使得芯片启动输入信号211(cei)被拉至接地115(vss)或逻辑低状态，此进一步使得第一个耦合的vddm pmos晶体管412处于操作状态，而第二pmos晶体管414处于关闭状态，充当开路。由于隔离vdd功率信号117(iso_vdd)将芯片启动输入信号211(cei)拉至接地115(vss)，当第一电源轨111(vdd)上的电压下降到设计的电压阈值475以下时，芯片启动输入信号211(cei)处于逻辑低状态。
47.时钟电平转换器220包括到第一电源轨(vdd)、第二存储器电源轨113(vddm)、时钟信号121(clk)、隔离vdd功率信号117(iso_vdd)、隔离vdd反相功率信号119(iso_vdd_b)及接地115(vss)的连接。时钟nmos晶体管421被配置成与第二nmos晶体管423串联，其中时钟信号121(clk)连接在栅极处，漏极连接到第二pmos晶体管424的栅极，且源极连接到第二nmos晶体管423的漏极。第二nmos晶体管423被配置成具有连接在栅极端子处的隔离vdd反相功率信号119(iso_vdd_b)，连接到第一nmos晶体管421的源极的漏极端子及连接到接地115(vss)的源极。第一pmos晶体管422与第二pmos晶体管424是交叉耦合的pmos晶体管，在产生时钟输入信号221(clki)信号时，操作以将输入信号、时钟信号121(clk)的电压拉至第二存储器电源轨113(vddm)上的电压。反相器(时钟电平转换器反相器429)连接在时钟信号121(clk)与第四nmos晶体管427的栅极之间，且反相器连接到vdd域。当时钟信号121(clk)为逻辑低480状态时，此反相器配置使得第四nmos晶体管427将时钟输入信号221(clki)信号拉至逻辑低状态。其原因在于时钟电平转换器反相器429在第四nmos晶体管427的栅极上将逻辑低时钟121(clk)信号反相为逻辑高状态，因此允许电流经第四nmos晶体管427流到接地115(vss)。以同样的方式，当时钟121(clk)信号为逻辑高481时，时钟输入信号221(clki)可处于逻辑高状态。以此种方式，当vdd高于电压阈值480、481时，时钟电平转换器220将时钟121(clk)信号从vdd域传输到vddm域中的时钟输入信号221(clki)信号，并且当vdd低于电压阈值485时，将时钟输入信号221(clki)信号拉至逻辑低状态。此外，反相时钟vddm 223(clkbm)为第一nmos晶体管421的漏极处的电压，第一nmos晶体管421还连接到第二pmos晶体管424的栅极端子。反相时钟vddm 223(clkbm)信号为时钟输入信号221(clki)的反相490。
48.隔离vdd功率信号117(iso_vdd)连接到第三nmos晶体管425的栅极，使得当隔离vdd功率信号117(iso_vdd)处于逻辑高状态时，电流流经晶体管，且当隔离vdd功率信号117(iso_vdd)处于逻辑低状态时，第三nmos晶体管425为开路操作。当隔离vdd功率信号117(iso_vdd)为逻辑高状态时，第三nmos晶体管425将时钟输入信号221(clki)拉至接地。所述配置进一步将时钟输入信号221(clki)连接到用于时钟电平转换器220的第一vddm pmos晶体管的栅极，使得当时钟输入信号221(clki)处于逻辑低状态时，晶体管允许电流流动。因此，隔离vdd功率信号117(iso_vdd)使得时钟输入信号221(clki)被拉至接地115(vss)或逻辑低状态，此进一步使得第一个pmos晶体管422处于操作状态，而第二pmos晶体管424处于关闭状态，充当开路。由于隔离vdd功率信号117(iso_vdd)因此将时钟输入信号221(clki)拉至接地115(vss)，当第一电源轨111(vdd)上的电压下降到设计的电压阈值485以下时，时
钟输入信号221(clki)处于逻辑低状态。
49.交叉耦合的晶体管配置确保第一pmos晶体管412或第二pmos晶体管414以导通状态操作，使得电流从漏极流向源极，且另一者以关闭状态操作，使得电流不流动。当vdd下降到电压阈值323以下或当芯片启动信号123(ce)为逻辑低状态时，芯片启动输入信号211(cei)被拉至逻辑低状态。其原因在于第三nmos晶体管415或第四nmos晶体管417将处于导通状态，并将芯片启动输入(cei)信号211拉至逻辑低状态。当第二pmos晶体管414导通时，芯片启动输入被拉至vddm，此在用于芯片启动电平转换器的第一nmos晶体管411及隔离vdd反相功率信号nmos晶体管二者皆导通时发生。当隔离vdd反相功率信号119(iso_vdd_b)为逻辑高状态且芯片启动信号123(ce)为逻辑高状态时，这些晶体管导通，使得第二pmos晶体管414的栅极被拉至接地115(vss)。
50.交叉耦合的晶体管配置确保第一pmos晶体管422或第二pmos晶体管424以导通状态操作，使得电流从漏极流向源极，且另一者以关闭状态操作，使得电流不会流动。此进一步意味着反相时钟vddm 223(blkbm)或时钟输入信号221(clki)处于逻辑高状态，而另一者处于逻辑低状态。当vdd 111高于电压阈值时，隔离vdd功率信号117(iso_vdd)为逻辑低状态，隔离vdd反相功率信号119(iso_vdd_b)为逻辑高状态，第二nmos晶体管423导通，且第三nmos晶体管425关闭。若时钟信号为逻辑高状态，则第一nmos晶体管421导通，且第三nmos晶体管425及第四nmos晶体管427关闭。以此种方式，第二nmos晶体管423与第三nmos晶体管425的晶体管堆叠将把反相时钟vddm拉至接地115(vss)，且第三nmos晶体管425及第四nmos晶体管427将作为开路操作。因此，当vdd高于电压阈值323且时钟为逻辑高状态时，时钟输入信号221(clki)为逻辑高状态，且反相时钟vddm为逻辑低状态。在时钟信号与隔离vdd功率信号117(iso_vdd)的所有其他组合中，时钟输入信号221(clki)为逻辑低状态，且反相时钟vddm 223(clkbm)为逻辑高状态。在其中时钟输入信号221(clki)被拉低的情况下，第一pmos晶体管422被导通，且反相时钟vddm 223(clkbm)被拉至vddm 113。在其中反相时钟vddm 223(clkbm)信号被拉低的情况下，第二pmos晶体管424被导通，且时钟输入信号221(clki)被拉至vddm 113。
51.图5a到图5b是绘示根据实施例的被配置成用于存储器(例如，sram)中双轨式电源系统电源切断的锁存器的电路图及时序图。图5a是如图2中的框图中所绘示的芯片启动锁存器电路230的示例性实施例。图5b是绘示图5a中的示例性锁存器配置的信号逻辑状态转变的时序图。
52.示例性芯片启动锁存器230实施例包括八个晶体管：第一nmos晶体管501、第一pmos晶体管503、第二nmos晶体管505、第二pmos晶体管507、第三nmos晶体管511、第三pmos晶体管513、第四nmos晶体管515及第四pmos晶体管517。芯片启动锁存器电路230进一步包括第一反相器509、第二反相器519及第三反相器510。第一反相器509及第二反相器519在信号被第二nmos晶体管505及第三pmos晶体管513的栅极接收之前对时钟输入信号221(clki)信号进行反相。
53.第一nmos晶体管501是用于芯片启动锁存器230的第一芯片启动输入nmos晶体管。第一pmos晶体管503是用于芯片启动锁存器230的第一时钟输入pmos晶体管。第二nmos晶体管505是用于芯片启动锁存器230的第一时钟输入nmos晶体管。第二pmos晶体管507是用于芯片启动锁存器230的第一芯片启动输入pmos晶体管。第三nmos晶体管511是用于芯片启动
锁存器230的第二芯片启动输入nmos晶体管。第三pmos晶体管513是用于芯片启动锁存器230的第二时钟输入pmos晶体管。第四nmos晶体管515是用于芯片启动锁存器230的第二时钟输入nmos晶体管。第四pmos晶体管517是用于芯片启动锁存器230的第二芯片启动输入pmos晶体管。第一反相器509是芯片启动锁存器230时钟输入信号221(clki)反相器。第二反相器519是芯片启动锁存器230时钟输入信号221(clki)反相器。第三反相器510是芯片启动锁存器230内部信号反相器。
54.再次参考图4a到图4b，在第一电压轨111(vdd)进行电源切断期间，芯片启动输入信号211(cei)及时钟输入信号221(clki)二者皆连结到接地115(vss)。具体来说，是当第一电源轨111(vdd)上的电压低于设计的阈值电压且由芯片启动电平转换器210及时钟电平转换器220接收到隔离vdd功率信号117(iso_vdd)时。由于时钟输入信号221(clki)处于逻辑低状态，因此电流被允许流经第一pmos晶体管503及第二nmos晶体管505。由于时钟输入信号221(clki)在在第四nmos晶体管515的栅极端子上为逻辑低状态，且反相信号在pmos晶体管513的栅极端子上为逻辑高状态，因此当时钟输入信号221(clki)处于逻辑低状态时，电流不流经第三pmos晶体管513及第四nmos晶体管515。当电流流经第一nmos晶体管501及第一pmos晶体管503时，vddm信号电压被保持在反相器510的输入侧上。此逻辑高状态被第三反相器510反相，并使得芯片启动逻辑将芯片启动输入信号与逻辑低570状态互相匹配。类似地，当芯片启动输入信号211(cei)为逻辑高状态时，反相器的输入通过第二nmos晶体管505及第二pmos晶体管507拉至接地，使得芯片启动锁存器信号129(cel)信号将芯片启动输入信号211(cei)信号匹配为逻辑高550状态。当时钟输入信号221(clki)被拉低时，第三pmos晶体管513及第四nmos晶体管515被禁用，因此第三nmos晶体管511及第四pmos晶体管517的操作状态不影响芯片启动锁存器信号129(cel)的逻辑状态。
55.若时钟输入信号221(clki)为逻辑高状态，则第三pmos晶体管513及第四nmos晶体管515正在传输，而第一pmos晶体管503及第二nmos晶体管505关闭。因此，若当时钟输入信号221(clki)变为逻辑高状态时，芯片启动锁存器信号129(cel)处于逻辑低状态，则芯片启动锁存器信号129(cel)将保持在逻辑低580状态。其原因在于在第三pmos晶体管513开始传输从而在vddm处将反相器的输入拉高时第三nmos晶体管511导通。此外，保持在逻辑低状态的芯片启动锁存器将保持第四pmos晶体管517关闭。若当时钟输入信号221(clki)变为逻辑高状态时，芯片启动锁存器信号129(cel)处于逻辑高状态，则芯片启动锁存器信号129(cel)将保持在逻辑高560状态。其原因在于在第四nmos晶体管515传输从而在vss 115处将第三反相器510的输入拉低时第四pmos晶体管517导通。此外，保持在逻辑高状态的芯片启动锁存器信号129(cel)将保持第三nmos晶体管511关闭。以此种方式，当时钟输入信号221(clki)变高时，保持芯片启动锁存器信号129(cel)。由于第一nmos晶体管501及第一pmos晶体管503被禁用，因此不传输芯片启动输入信号211(cei)，且因此若触发590芯片启动输入信号211(cei)，则保持芯片启动锁存器信号129(cel)。
56.图6a到图6b是绘示根据实施例的被配置成用于存储器(例如，sram)中双轨式电源系统电源切断的锁存器的电路图及时序图。图6a是示例性锁存器电路图，且图6b是与图6a中的示例性锁存器电路图600相关联的时序图。除了图6a中所示的示例性锁存器600分别接收来自反相时钟vddm 223(clkbm)及内部时钟125(iclk)的输入，而不是芯片启动输入信号211(cei)及时钟输入信号221(clki)信号以外，图6a中所示的示例性锁存器600与图5a中所
示的示例性锁存器500相同。此外，时钟锁存器电路600的输出是时钟锁存器信号127(clkl)，而不是芯片启动锁存器信号129(cel)。图6a是如图2中的框图中所绘示的时钟锁存器电路240的示例性实施例。与图5a中所示的芯片启动锁存器500相同，当内部时钟125(iclk)信号处于逻辑低650、670状态时，示例性锁存器600将输入反相时钟vddm 223(clkbm)信号的逻辑状态传输为输出时钟锁存器信号127(clkl)。当内部时钟125(iclk)信号为逻辑高660状态时，输入反相时钟vddm 223(clkbm)信号不会被传输，相反，当内部时钟125(iclk)信号从逻辑低状态转变为逻辑高状态时，时钟锁存器信号127(clkl)保持在其逻辑状态。因此，当内部时钟信号125(iclk)为逻辑低状态且反相时钟vddm 223(clkbm)为逻辑高状态时，时钟锁存器信号127(clkl)在vddm 113处也处于逻辑低650状态。类似地，当内部时钟信号125(iclk)为逻辑低状态且反相时钟vddm 223(clkbm)为逻辑低状态时，时钟锁存器信号127(clkl)在vss 115处也处于逻辑低670状态。最后，由于未传输690反相时钟vddm 223(clkbm)输入，因此当内部时钟125(iclk)触发至逻辑高680状态时，时钟锁存器信号127(clkl)将保持在其当前逻辑状态。
57.在第一电源轨111(vdd)进行电源切断期间，反相时钟vddm 223(clkbm)被拉至逻辑高状态。因此，不允许电流流经第一反相时钟存储器pmos晶体管601，但是允许电流流经第一反相时钟存储器nmos晶体管607。此外，在第一电源轨111(vdd)进行电源切断期间，内部时钟信号125(iclk)被拉至逻辑低状态。因此，允许电流流经第一内部时钟pmos晶体管603及第一内部时钟nmos晶体管605。以此种方式，在第一电源轨111(vdd)进行电源切断期间，时钟锁存器信号反相器610的输入通过第一内部时钟nmos晶体管605及第一反相时钟存储器nmos晶体管607拉至接地。时钟锁存器信号反相器610因此在第一电源轨111(vdd)进行电源切断期间将逻辑低的接地输入反相，并将时钟锁存器信号127(clkl)拉至逻辑高状态。当内部时钟125(iclk)拉至接地115(vss)时，设置时钟输入pmos晶体管613及设置时钟输入nmos晶体管615晶体管被禁用。
58.在此实施例中，在第一电压轨111(vdd)进行电源切断期间，时钟锁存器信号127(clkl)被拉至逻辑高状态。将时钟锁存器信号241(clkl)拉至逻辑高状态的方案可被用来防止时钟产生器105基于芯片启动锁存器信号129(cel)的逻辑状态而被触发导通或关闭。因此，由于芯片启动信号上的浮接电压不会导通时钟产生器105，因此减少额外的动态功率使用的风险。因此，读取/写入循环利用的功率会更少。
59.图7a到图7b是绘示根据实施例的被配置成用于存储器(例如，sram)中双轨式电源系统电源切断的锁存器的附加电路图及时序图。除了图7a中所示的示例性锁存器700包括nor逻辑栅极710而不是时钟锁存器信号反相器610以外，图7a中所示的示例性锁存器700与图6a中所示的示例性锁存器600相同。nor逻辑栅极710接收锁存器电路的内部输入信号及隔离vdd功率信号117(iso_vdd)。nor逻辑栅极的输出是时钟锁存器信号127(clkl)。图7b是图7a中锁存器700配置的示例性时序图。
60.如图7b中所绘示，除非两个输入皆为逻辑低，否则nor栅极的输出为逻辑低状态。在第一电源轨111(vdd)进行电源切断期间，隔离vdd功率信号117(iso_vdd)为逻辑高状态，因此在第一电压轨111(vdd)进行电源切断期间，nor栅极的输出(时钟锁存器信号127(clkl))将被拉至逻辑低720状态。若第一电压轨111(vdd)高于阈值电压，则隔离vdd功率117(iso_vdd)信号将为逻辑低状态，且nor逻辑栅极710将作为反相器操作，与图5、图6中的
反相器510、610相同。类似于图6a到图6b，若当内部时钟125(iclk)转变至逻辑高状态时，时钟锁存器信号127(clkl)为逻辑低，则时钟锁存器信号127(clkl)将被设置在当前逻辑低730状态，直到内部时钟125(iclk)信号转变回逻辑低状态。
61.在此实施例中，在第一电压轨111(vdd)进行电源切断期间，时钟锁存器信号127(clkl)被拉至逻辑低状态。将时钟锁存器信号127(clkl)拉至逻辑低状态的方案可被用来防止时钟产生器105基于芯片启动锁存器信号129(cel)的逻辑状态而可触发导通或关闭。此实施例可在某些设计中被利用，以使得能够降低芯片启动锁存器信号129中的浮接阻止时钟产生器105启动的风险。
62.图8是绘示根据实施例的被配置成用于存储器(例如，sram)中双轨式电源系统电源切断的时钟产生器800的图。图8中的时钟产生器800可为图1中的示例性时钟产生器105的示例性实施例。时钟产生器800具有到时钟锁存器信号127(clkl)、芯片启动锁存器信号129(cel)、复位信号141(reset)、时钟信号121(clk)、第二存储器电源轨113(vddm)及接地115(vss)的连接。时钟产生器800还包括第一nmos晶体管803(n1)、第二nmos晶体管805(n2)、复位pmos晶体管809、复位锁存器810(latch)、用于锁存器输入807的逻辑(与(and))栅极、时钟启动信号801(clk_en)、内部反相时钟信号811(iclkb)及时钟产生器反相器813。连接用于锁存器输入807的逻辑(and)栅极以接收时钟锁存器127(clkl)信号及芯片启动锁存器信号129(cel)。用于锁存器输入807的逻辑(and)栅极产生时钟启动信号801(clk_en)。时钟启动信号801(clk_en)连接到第二nmos晶体管805(n2)的栅极端子及时钟产生器锁存器810(latch)。
63.第一nmos晶体管803(n1)及第二nmos晶体管805(n2)串联配置，使得当nmos晶体管803、805(n1及n2)二者皆以导通状态操作时，内部反相时钟811(iclkb)连接到接地。第一nmos晶体管803(n1)接收来自栅极端子的时钟121(clk)信号，并配置为内部反相时钟811(iclkb)位于漏极处且第二nmos晶体管805(n2)的漏极连接到源极。时钟信号一般来说处于vdd电压域中。第二nmos晶体管被配置成时钟启动信号801(clk_en)连接到栅极端子、第一nmos晶体管803(n1)的源极连接到漏极且源极连接到接地115(vss)。
64.当nmos晶体管803、805(n1及n2)二者皆处于导通状态时，时钟产生器800产生内部时钟信号125(iclk)。一般来说在操作状态下，第二nmos晶体管805(n2)导通，且时钟121(clk)在逻辑高状态与逻辑低状态之间触发，使得第一nmos晶体管803(n1)在导通状态与关闭状态之间触发。当由于内部反相时钟连接到接地115(vss)而nmos晶体管803、805(n1及n2)二者皆处于导通状态时，内部反相时钟811(iclkb)为逻辑低。当nmos晶体管中的任一者关闭，使得电流不流经晶体管时，内部反相时钟811(iclkb)为逻辑高状态。内部反相时钟811(iclkb)通过时钟产生器反相器813连接到内部时钟信号125(iclk)。因此，当在vdd进行电源切断期间nmos晶体管803、805(n1或n2)中的任一者被禁用(例如当第二nmos晶体管805(n2)被禁用)时，内部时钟125(iclk)被拉低。
65.复位pmos晶体管809配置成复位信号141(reset)连接到栅极端子、第二存储器电源轨113(vddm)连接到漏极且内部反相时钟811(iclkb)连接到源极。在此配置中，复位信号可在启动同时循环速率斜升期间触发复位pmos晶体管809或将时钟产生器800保持在复位状态。此外，时钟产生器800包括时钟同步系统820，所述时钟同步系统820包括具有时钟启动信号801(clk_en)及复位信号141(reset)信号的时钟产生器锁存器810(latch)。时钟产
生器锁存器810(latch)保持时钟启动801(clk_en)或复位信号141(reset)，使得内部反相时钟811(iclkb)可与复位信号同步。
66.在示例性实施例中，时钟产生器800被配置成使得当第一电源轨111(vdd)进行电源切断时，时钟启动801(clk_en)被拉至逻辑低状态。由于芯片启动锁存器信号129(cel)被拉低且当输入为逻辑低时，用于锁存器输出的逻辑and栅极的输出将总是输出逻辑低信号，因此时钟启动801(clk_en)被拉至逻辑低状态。当时钟启动801(clk_en)拉至逻辑低状态时，第二nmos晶体管805(n2)被禁用。因此，无论第一nmos晶体管803(n1)是否被启动，内部反相时钟都被拉至将内部反相时钟811(iclkb)拉至逻辑低状态的逻辑高状态。一般来说，时钟产生器锁存器810(latch)及复位pmos晶体管809既不在vdd进行电源切断期间也不在一般时钟产生器800操作期间被触发。复位晶体管及时钟产生器锁存器810(latch)一般在时钟产生器800启动(例如vdd斜升325)期间被触发。时钟产生器800信号位于vddm域(内部反相时钟811(iclkb)、内部时钟125(iclk)及时钟启动801(clk_en))中。时钟产生器800配置在vdd进行电源切断321期间迫使内部时钟125(iclk)为逻辑低状态，且因此若第二nmos晶体管805(n2)的芯片启动输入129、211、221(例如，cel、cei、clki)是浮接的且使晶体管处于操作状态，则减少了将被连续读取/写入信号消耗的动态功率。
67.图9是绘示根据实施例的被配置成用于具有地址电平转换器的存储器(例如，sram)中双轨式电源系统电源切断的电源管理电路的图。除了图9中所示的示例性电路系统900包括额外的地址电平转换器901以外，图9中所示的示例性电路系统900与图4a中所示的示例性电路系统400相同。地址电平转换器901可与时钟电平转换器220、芯片启动电平转换器210、写入启动电平转换器1001及数据线电平转换器1101包括在一起。除了地址电平转换器901接收地址信号910(adr[0:n-1])并输出地址信号vddm920(adrm[0:n-1])以外，其与芯片启动电平转换器210相同。类似于芯片启动电平转换器210，地址电平转换器901将地址信号910(adr[0:n-1])从vdd域传输到vddm域中的输出地址信号vddm 920(adrm[0:n-1])。此外，当vdd电压斜降到设计的电压阈值323以下时，地址电平转换器901将地址信号vddm 920(adrm[0:n-1])拉至逻辑低状态。特别来说，当地址电平转换器901接收到隔离vdd功率信号117(iso_vdd)时，其将地址信号vddm 920(adrm[0:n-1])拉至逻辑低状态。
[0068]
图10是绘示根据实施例的被配置成用于具有写入启动电平转换器的存储器(例如，sram)中双轨式电源系统电源切断的电源管理电路的图。除了图10中所示的示例性电路系统1000包括额外的写入启动电平转换器1001以外，图10中所示的示例性电路系统1000与图4a中所示的示例性电路系统400相同。写入启动电平转换器1001可与时钟电平转换器220、芯片启动电平转换器210、地址电平转换器901及数据线电平转换器1101一起被包括。除了写入启动电平转换器1001接收写入启动1010(we)信号并输出写入启动vddm 1020(wem)信号以外，其与芯片启动电平转换器210相同。类似于芯片启动电平转换器210，写入启动电平转换器1001将写入启动信号1010(we)从vdd域传输到vddm域中的输出写入启动vddm 1020(wem)。此外，当vdd电压斜降到设计的电压阈值323以下时，写入启动电平转换器1001将写入启动vddm 1020(wem)拉至逻辑低状态。特别来说，当写入启动电平转换器1001接收到隔离vdd功率信号117(iso_vdd)时，其将写入启动vddm 1020(wem)拉至逻辑低状态。
[0069]
图11是绘示根据实施例的被配置成用于具有数据线电平转换器的存储器(例如，sram)中双轨式电源系统电源切断的电源管理电路的图。除了图11中所示的示例性电路系
统1100包括额外的数据线电平转换器1101以外，图11中所示的示例性电路系统1100与图4a中所示的示例性电路系统400相同。数据线电平转换器1101可与时钟电平转换器220、芯片启动电平转换器210、地址电平转换器901及写入启动转换器1001包括在一起。除了数据线电平转换器1101接收数据线1110(d[0:m-1])并输出数据线vddm 1120(dm[0:m-1])以外，其与芯片启动电平转换器210相同。类似于芯片启动电平转换器210，数据线电平转换器1101将数据线1110(d[0:m-1])从vdd域传输到vddm域中的输出数据线vddm 1120(dm[0:m-1])。此外，当vdd电压斜降到设计的电压阈值323以下时，数据线电平转换器1101将数据线vddm 1120(dm[0:m-1])拉至逻辑低状态。特别来说，当数据线电平转换器1101接收到隔离vdd功率信号117(iso_vdd)时，其将数据线vddm 1120(dm[0:m-1])拉至逻辑低状态。在具有多存储阵列的存储器配置中，数据线1110(d[0:m-1])可为特定存储阵列的数据线，例如左存储阵列(d[0:ml-1])或右存储阵列(d[0:mr-1])的数据线。
[0070]
图12是绘示根据实施例的被配置成用于存储器(例如，sram)中双轨式电源系统电源切断的电源管理电路的图。在此实施例中，双轨式电源切断电路101被配置有到vdd功率检测器103的连接及到用于输入的相关电平转换器处的所有输入(例如，d[0:ml-1]、d[0:mr-1]、adr[0:n-1]、we、clk及ce)的连接。此实施例被设计成使得当相关电平转换器电路接收到隔离vdd功率信号117时，所有输入引脚皆被禁用。因此，当第一电压轨111(vdd)斜降到电压阈值323以下时，输入信号中的每一者被拉至逻辑低状态。针对图4a中的芯片启动信号123(ce)及时钟信号121(clk)阐述了此种电源切断设计。由于与输入信号相关联的晶体管(例如，411、417、421、427)在进行电源切断期间被禁用，因此此使得漏电流的可能性减小。由于与输入信号相关联的晶体管被禁用，因此vdd域反相器(例如419、429)处的任何浮接电压皆不能将相关晶体管触发成电流将流动的导通状态。没有此种电源切断设计，在电源切断期间触发成导通状态的晶体管将形成从vddm 113到接地115的路径，此路径会导致漏电流。以此种方式，在电源切断期间将所有输入信号拉至接地以减少漏电流。
[0071]
在其他实施例中，隔离vdd功率信号117(iso_vdd)连接到几个电平转换器，但不是用于所有输入信号的电平转换器。对于没有连接到隔离vdd功率信号117(iso_vdd)的电平转换器，在vdd 111电源切断期间，与所述输入信号相关联的晶体管可被触发成导通操作状态。由于电平转换器电路不包括用于在电源切断期间禁用输入信号的额外晶体管，因此这些实施例可以利用这些减少的面积损失。由于隔离vdd功率信号117(iso_vdd)没有拉至电平转换器以迫使相关的信号为逻辑低状态，因此额外的晶体管没有被放入所述设计中。因此带来更少的组件及更少的面积损失。此实施例平衡了面积损失与漏电流损耗，以满足特定的设计目标。在这些实施例中，隔离vdd功率信号117(iso_vdd)可连接到用于时钟信号121(clk)及芯片启动信号123(ce)的电平转换器，但是不用于例如写入启动信号(we)的输入信号。如图4a到图4b中所述，此设计在电源切断期间禁用时钟产生器105，以降低功耗，同时由于在其他电平转换器(例如，写入启动电平转换器1001)上缺少额外的晶体管而使得面积损失减少。
[0072]
图13是根据实施例的用于对存储器(例如，sram)中双轨式电源系统电源切断的示例性方法1300的流程图。为容易理解，图13的步骤是参照先前阐述的结构所提供，但是应理解，这些步骤可使用各种结构来执行。具体来说，是一种用于当vddm保持通电时在vdd电源切断期间保持供电的低功率方法。此方法可通过例如图1、图2、图12中100、200、1200中显示
的电路来实施。一般通过受控斜降对vdd电源线进行电源切断1310。vdd上的功率由检测电路系统1320(例如图1、图2、图3及图12中的vdd功率检测器103)检测。当检测到vdd低于电压阈值1330时，在功率检测电路系统处产生隔离信号。隔离信号可为图1、图2、图3、图4、图7、图9、图10、图11、图12中的隔离vdd功率117(iso_vdd)信号。在各种逻辑电路处接收隔离信号，以将时钟产生器1340禁用。逻辑电路可包括例如电平转换器(例如，芯片启动电平转换器、时钟电平转换器、写入启动电平转换器、地址线电平转换器、数据线电平转换器)、反相器及锁存器电路。逻辑电路可为图1、图2、图3、图4、图7、图9、图10、图11中的逻辑电路，例如信号反相器107、时钟锁存器电路240、芯片启动电平转换器210、时钟电平转换器220、地址电平转换器901、写入启动电平转换器1001及数据线电平转换器1101。时钟产生器可为图1、图2、图8及图12中的时钟产生器105。
[0073]
根据一些实施例，提供了用于集成式双轨式存储器(例如，sram)电源切断的系统及方法。在一实例中，电路系统包括时钟产生器、逻辑电压轨(vdd)、存储器电压轨(vddm)及用于vdd的功率检测器。功率检测器被配置成在电源切断期间当vdd斜降到指定的电压以下时产生隔离功率信号。隔离功率信号进一步通过一系列逻辑电路系统连接到时钟产生器，使得时钟产生器在vdd电源切断期间被禁用。以此种方式，利用电源切断方案的组件可通过防止时钟产生器触发额外的读取/写入循环来保持功率。所述电路系统可例如包括用于时钟信号及芯片启动信号的电平转换器电路。隔离功率信号可连接到芯片启动信号的电平转换器，使得芯片启动信号在vdd斜降期间被拉至逻辑低状态。类似地，在vdd斜降期间，通过隔离功率信号到时钟电平转换器的额外连接，时钟信号可被拉至指定的逻辑状态。在一个实例中，时钟信号被拉至逻辑高状态，使得通过允许在vdd斜升期间触发芯片启动信号，可更容易地对时钟产生器启动。在另一实例中，时钟信号被拉至逻辑低状态，使得即使芯片启动信号被触发至逻辑高状态，时钟产生器也被阻止触发读取/写入循环。在一些实施例中，锁存器电路系统被配置在输入信号电平转换器(例如，芯片启动信号、时钟、地址、写入启动)之间，使得锁存器仅在时钟产生器的内部时钟处于逻辑低状态时才传输。用于芯片启动的锁存器电路可通过在时钟电平转换器处产生的时钟输入信号被迫成为逻辑0，以确保时钟产生中的下拉nmos晶体管不被触发。在此实例中，用于芯片启动的锁存器电路被配置有时钟输入信号作为输入，而不是内部时钟信号。在一些实施例中，所述逻辑电路系统包括多个锁存器电路，以及多个电平转换器电路，被配置成在所述第一电压轨上的电压与第二电压轨上的电压之间对多个逻辑信号的电压进行转换。在一些实施例中，所述电平转换器电路包括用于与所述存储电路相关联的每一输入引脚的电平转换器；其中当所述电平转换器电路接收到所述隔离功率信号时，每一电平转换器输出被拉低。在一些实施例中，所述电平转换器电路包括用于时钟信号的电平转换器，以及用于所述启动信号的电平转换器。在一些实施例中，当用于所述时钟信号的所述电平转换器接收到所述隔离功率信号时，将用于所述时钟信号的所述电平转换器的所述输出接地。在一些实施例中，用于所述时钟信号的所述电平转换器的所述输出及用于所述启动信号的所述电平转换器的所述输出传播到启动锁存器电路。在一些实施例中，所述启动锁存器电路的输出由所述时钟产生器接收并触发所述时钟产生器。在一些实施例中，所述的双轨式电源切断系统，还包括时钟锁存器，所述时钟锁存器被配置成接收所述时钟产生器的输出及用于所述时钟信号的所述电平转换器的反向输出。在一些实施例中，所述时钟产生器被配置成接收所述启动锁存器电路的输
出及所述时钟锁存器的输出二种；其中在第一电源轨电源切断期间，所述时钟产生器被所述启动锁存器电路的所述输出或所述时钟锁存器电路的所述输出禁用。
[0074]
根据一些实施例，提供了用于对具有多个电源轨的存储阵列电源切断的系统及方法。具体来说，当vddm在sram内保持通电的同时对集成式双轨式系统的vdd电源切断。此可能发生在vdd紧接在vddm之前斜降时，或者vddm在vdd已进行电源切断后的一段时间内保持通电处。在此示例性实施例中，功率检测电路系统连接到vdd电源线，使得当vdd斜降到低于设计的电压阈值323时，将产生隔离功率信号。隔离信号连接到内部信号的多个逻辑电路，以保持动态功率，否则当晶体管由浮接电压触发时可能会浪费动态功率。特别来说，时钟产生器的内部时钟可被禁用，以防止sram内额外的读取/写入循环。在某些实施例中，通过在用于芯片启动的电平转换器处禁用芯片启动信号来禁用内部时钟信号。在其他实施例中，通过迫使时钟输入信号及芯片启动信号二者为逻辑低状态来禁用内部时钟信号。在额外的实施例中，隔离功率信号可连接到地址引脚、数据引脚或写入启动引脚。在某些实施例中，隔离功率信号被拉至所有输入引脚的电平转换器，使得用于相关电平转换器的所有晶体管可被拉至逻辑低状态。在这些实施例中，由于电平转换器内的晶体管不会被电平转换器的vdd反相器处的浮接电压触发，因此漏电流减小。在一些实施例中，对存储电路的电源轨进行电源切断的方法包括：当第二电压轨保持通电时对第一电压轨进行电源切断，其中对所述第一电压轨进行电源切断的所述方法包括：使用功率检测电路系统检测所述第一电压轨上的电压；当检测到所述第一电压轨低于电压阈值时，产生隔离信号；在多个逻辑电路处接收所述隔离信号以禁用时钟产生器。在一些实施例中，所述逻辑电路包括用于多个输入引脚的电平转换器电路。在一些实施例中，所述输入引脚包括多个地址引脚、多个数据引脚、时钟引脚及写入启动引脚。在一些实施例中，当相应的电平转换器中的每一者接收到所述隔离信号时，迫使所述电平转换器电路的输出为逻辑低状态。在一些实施例中，所述的方法，还包括多个锁存器电路，所述多个锁存器电路接收电平转换器的输出，并为所述时钟产生器产生传播芯片启动信号。在一些实施例中，所述电平转换器电路被配置成用于所述输入引脚的所有者，使得当所述电平转换器电路接收到所述隔离信号时将所有输入引脚禁用。在一些实施例中，其中基于所述传播芯片启动信号触发所述时钟产生器。在一些实施例中，其中除非所述传播芯片启动信号及时钟信号二者皆被启动，否则禁用所述时钟产生器。在一些实施例中，当所述逻辑电路接收到所述隔离信号时，迫使所述传播芯片启动信号及所述时钟信号为逻辑低状态。
[0075]
在额外的实施例中，阐述了一种电源管理电路，所述电源管理电路使用检测第一电源轨(vdd)上的功率并将vdd功率传递到各种电平转换器以禁用相关信号的方式来对双轨式存储器进行电源切断。具体来说，电源切断电路系统被配置成当vdd电源轨低于阈值电压时禁用时钟产生器。此可通过在vdd轨处产生电源切断信号的功率检测电路系统来完成。以此种方式，可在维持对用于存储胞元的电源轨供电的同时对vdd轨进行电源切断。功率信号可被配置成通过连接到各种输入引脚处的电平转换器的电源切断信号来传递vdd的电源切断。特别来说，当电平转换器一般通过一系列逻辑电路系统接收到电源切断信号时，用于时钟产生器的芯片启动信号可被拉低。在一些实施例中，锁存器被配置在相应的电平转换器与时钟产生器之间。在这些实施例中，连接到芯片启动电平转换器的锁存器将被配置成接收来自芯片启动转换器的信号及来自时钟电平转换器的时钟输入信号。此外，用于时钟
电平转换器的锁存器可被配置成在vdd斜降期间生成拉至逻辑低状态或逻辑高状态的锁存器信号。根据设计标准，时钟锁存器信号可被拉至逻辑高状态，以允许基于来自芯片启动锁存器的信号来触发时钟启动。在其他实施例中，时钟锁存器信号可被拉至逻辑低状态，以防止时钟启动基于芯片启动锁存器被意外触发。在另一些实施例中，不同的电路系统可被配置成向所有输入引脚电平转换器传递vdd电源切断。在这些实施例中，在vdd进行电源切断期间，将与输入引脚相关联的电平转换器内的晶体管禁用，以减少漏电流。在一些实施例中，用于双轨式存储器的电源切断电路包括用于检测第一电源轨上的电源的方式，多个电平转换器，被配置成在所述第一电源轨的电压与第二电源轨的电压之间对逻辑信号进行转换，以及逻辑电路，被配置成当所述第一电源轨电压低于阈值电压时禁用时钟产生器。在一些实施例中，所述第二电源轨被配置成当所述第一电源轨电源切断时维持对存储胞元供电。
[0076]
以上概述了若干实施例的特征，以使所属领域的技术人员可更好地理解本公开的各个方面。所属领域的技术人员应该理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的状态下对其作出各种改变、代替及变更。
[0077]
[符号的说明]
[0078]
100、200：电源管理电路
[0079]
101：电源切断电路/电源切断电路系统
[0080]
103：功率检测器
[0081]
105、800、1340：时钟产生器
[0082]
107、419、429、509、510、519、610、813：反相器
[0083]
111：电压轨/电源轨/vdd
[0084]
113：电源轨/电压轨/vddm
[0085]
115：接地/vss
[0086]
117：隔离vdd功率信号/隔离第一轨功率信号/隔离vdd信号
[0087]
119：隔离vdd反相功率信号
[0088]
121：时钟信号/时钟/芯片启动输入
[0089]
123：芯片启动信号
[0090]
125：内部时钟信号/内部时钟
[0091]
127、241：时钟锁存器信号
[0092]
129：芯片启动锁存器信号/芯片启动输入
[0093]
141：复位信号
[0094]
210、212：芯片启动电平转换器
[0095]
211：芯片启动输入信号/芯片启动输入
[0096]
220：时钟电平转换器/时钟启动电平转换器
[0097]
221：时钟输入信号/芯片启动输入
[0098]
223：反相时钟vddm/反相时钟vddm信号
[0099]
230：芯片启动锁存器电路/芯片启动锁存器
[0100]
240：时钟锁存器电路
[0101]
301、303、305、307、309、311、401、403、411、412、413、414、415、417、421、422、423、423、424、425、427、501、503、505、507、511、513、515、517、601、603、605、607、613、615、803、805、809：晶体管
[0102]
321：斜降/电源切断
[0103]
323、475、485、1330：电压阈值
[0104]
325：斜升
[0105]
400、900、1000、1100：电路系统
[0106]
460、471、550、560、660、680：逻辑高
[0107]
470、570、580、650、670、720、730：逻辑低
[0108]
480：逻辑低/电压阈值
[0109]
481：逻辑高/电压阈值
[0110]
490：反相
[0111]
500、700、810：锁存器
[0112]
590：触发
[0113]
600：锁存器电路图/锁存器电路/锁存器
[0114]
690：未传输
[0115]
710：nor逻辑栅极
[0116]
801：时钟启动信号/时钟启动
[0117]
807：锁存器输入
[0118]
811：内部反相时钟信号/内部反相时钟
[0119]
820：时钟同步系统
[0120]
901、1001、1101：转换器
[0121]
910：地址信号
[0122]
920：地址信号vddm
[0123]
1010：写入启动/写入启动信号
[0124]
1020：写入启动vddm
[0125]
1110：数据线
[0126]
1120：数据线vddm
[0127]
1300：方法
[0128]
1310：电源切断
[0129]
1320：检测电路系统