数据擦除方法、存储装置及存储系统与流程

1.本技术的实施方式涉及半导体结构的设计及制造领域，更具体地，涉及一种数据擦除方法、存储装置及存储系统。


背景技术：

2.当存储器件缩小到较小的裸片尺寸以减小制造成本并增加存储密度时，平面存储器单元的按比例缩放由于工艺技术限制和可靠性问题而面临挑战。三维存储器架构可以处理在平面存储器单元中的密度和性能限制。
3.在三维存储器中，可垂直地堆叠很多层存储器单元，以便可以极大地增加每单位面积的存储密度。为了进一步增加存储密度，可以垂直地堆叠多个层级，其中在每个层级中存在很多垂直堆叠的存储器单元。为了在具有多个层级的三维存储器中有效地读、写和擦除，每个层级可作为单独的存储器块被处理，即，每个层级可独立于其它层级被擦除。然而，随着对三维存储器性能的要求越来越高，擦除速度要求越来越快，对三维存储器的可靠性造成极高的风险。


技术实现要素：

4.本技术的实施方式提供了一种可至少部分解决现有技术中存在的上述问题的数据擦除方法、存储装置及存储系统。
5.本技术的实施方式一方面提供了一种非易失性存储装置的数据擦除方法，其中，存储装置包括具有多个存储串的存储块，每个存储串连接于位线和源极之间，并包括串联连接的多个存储单元，同一存储层的存储单元连接于同一条字线，对于待擦除的存储块，方法包括：向源极施加擦除电压，以及在施加擦除电压的时间内，向至少一个存储层的字线依次施加多个不同电压，其中，多个不同电压中至少包括第一偏置电压，以及电压值大于第一偏置电压的补偿电压。
6.在本技术一些示例性实施方式中，依次施加的多个不同电压的电压值的变化趋势为从补偿电压递减至第一偏置电压。
7.在本技术一些示例性实施方式中，依次施加的多个不同电压的电压值的变化趋势为从补偿电压递减至第一偏置电压后递增。
8.在本技术一些示例性实施方式中，在垂直存储层的方向上，多个存储层被分为多个存储区；向至少一个存储层的字线依次施加多个不同电压包括：向多个存储区中靠近源极的第一存储区的存储层的字线依次施加多个不同电压；方法还包括：向除第一存储区以外的其他存储区的存储层的字线施加第二偏置电压，第二偏置电压小于补偿电压。
9.在本技术一些示例性实施方式中，在垂直存储层的方向上，多个存储层被分为多个存储区，至少两个存储区的存储层的字线被施加补偿电压和第一偏置电压，且被施加的补偿电压的电压值不同。
10.在本技术一些示例性实施方式中，存储串包括沟道结构，存储单元包括控制栅和
沟道结构的被控制栅包围的部分；其中，存储层的字线被施加的补偿电压的电压值和沟道结构的被控制栅包围的部分在平行于存储层的截面的尺寸呈负相关关系。
11.在本技术一些示例性实施方式中，在垂直存储层的方向上，多个存储层被分为多个存储区，至少两个存储区的存储层的字线被施加补偿电压和第一偏置电压，且被施加第一偏置电压的时间长度不同。
12.在本技术一些示例性实施方式中，存储串包括沟道结构，存储单元包括控制栅和沟道结构的被控制栅包围的部分；其中，存储层的字线被施加第一偏置电压的时间长度与沟道结构的被控制栅包围的部分在平行于存储层的截面的尺寸呈正相关关系。
13.在本技术一些示例性实施方式中，第一偏置电压的电压值大于等于0v，小于等于1v。
14.在本技术一些示例性实施方式中，补偿电压的电压值小于擦除电压。
15.在本技术一些示例性实施方式中，存储块还包括位于存储单元和源极之间的底部冗余晶体管，以及位于存储单元和位线之间的顶部冗余晶体管；在施加擦除电压的时间内，连接于顶部冗余晶体管的字线和连接于底部冗余晶体管的字线浮置。
16.在本技术一些示例性实施方式中，存储块还包括位于存储单元和源极之间的底部选择晶体管，以及位于存储串和位线之间的顶部选择晶体管；在施加擦除电压的时间内，连接于顶部选择晶体管的字线和连接于底部选择晶体管的字线浮置。
17.本技术的实施方式另一方面提供了一种非易失性存储装置，包括：存储块，包括多个存储串，每个存储串连接于位线和源极之间，并包括串联连接的多个存储单元，同一存储层的存储单元连接于同一条字线；外围电路，耦合到存储块并对存储块中的存储单元执行擦除操作，外围电路被配置为：向源极施加擦除电压，以及在施加擦除电压的时间内，向至少一个存储层的字线依次施加多个不同电压，其中，多个不同电压中至少包括第一偏置电压，以及电压值大于第一偏置电压的补偿电压。
18.在本技术一些示例性实施方式中，在垂直存储层的方向上，多个存储层被分为多个存储区；外围电路被配置为：向多个存储区中靠近源极的第一存储区的存储层的字线依次施加多个不同电压；外围电路还被配置为：向除第一存储区以外的其他存储区的存储层的字线施加第二偏置电压，第二偏置电压小于补偿电压。
19.在本技术一些示例性实施方式中，在垂直存储层的方向上，多个存储层被分为多个存储区，至少两个存储区的存储层的字线被施加补偿电压和第一偏置电压，且被施加的补偿电压的电压值不同。
20.在本技术一些示例性实施方式中，存储串包括沟道结构，存储单元包括控制栅和沟道结构的被控制栅包围的部分；其中，存储层的字线被施加的补偿电压的电压值和沟道结构的被控制栅包围的部分在平行于存储层的截面的尺寸呈负相关关系。
21.在本技术一些示例性实施方式中，在垂直存储层的方向上，多个存储层被分为多个存储区，至少两个存储区的存储层的字线被施加补偿电压和所述第一偏置电压，且被施加第一偏置电压的时间长度不同。
22.在本技术一些示例性实施方式中，存储串包括沟道结构，存储单元包括控制栅和沟道结构的被控制栅包围的部分；其中，存储层的字线被施加第一偏置电压的时间长度与沟道结构的被控制栅包围的部分在平行于存储层的截面的尺寸呈正相关关系。
23.本技术的实施方式另一方面提供了一种非易失性存储系统，包括：非易失性存储装置，包括具有多个存储串的存储块和耦合到存储块的外围电路，每个存储串连接于位线和源极之间，并包括串联连接的多个存储单元，同一存储层的存储单元连接于同一条字线；以及耦合到存储装置并配置为控制存储装置的控制器；其中，外围电路被配置为：向源极施加擦除电压，以及在施加擦除电压的时间内，向至少一个存储层的字线依次施加多个不同电压，多个不同电压中至少包括第一偏置电压，以及电压值大于第一偏置电压的补偿电压。
24.根据本技术一个实施方式，非易失性存储装置在向源极施加擦除电压的过程中，向存储层的字线施加电压值较大的补偿电压，以降低沟道结构处的电场强度，使得存储层受到的压力减小，降低了击穿的情况，进而降低了编程失败或擦除失败的概率，可改善dppm。
附图说明
25.通过阅读参照以下附图所作的对非限制性实施例的详细描述，本技术的其它特征、目的和优点将会变得更明显。其中：
26.图1是根据本技术实施方式的非易失性存储装置的框图；
27.图2是根据本技术实施方式的存储块的等效电路图；
28.图3是根据图2示出的存储块的一部分的等效电路图；
29.图4是根据图3示出的存储串的部分结构示意图；
30.图5是一些工艺中非易失性存储装置的擦除操作方法的电压波形图；
31.图6是根据本技术的一些实施方式的非易失性存储装置的电压波形图；
32.图7是根据本技术的又一实施方式的非易失性存储装置的电压波形图；
33.图8是根据本技术的另一实施方式的非易失性存储装置的电压波形图；
34.图9是根据本技术的另一实施方式的非易失性存储装置的电压波形图；
35.图10是根据本技术另一实施方式的非易失性存储装置的电压波形图；
36.图11是根据本技术另一实施方式的非易失性存储装置的电压波形图；
37.图12是根据本技术另一实施方式的非易失性存储装置的电压波形图；
38.图13是根据本技术另一实施方式的非易失性存储装置的电压波形图；
39.图14是根据本技术另一实施方式的非易失性存储装置的电压波形图；
40.图15是根据本技术一个实施方式的非易失性存储装置的数据擦除方法的流程图；
41.图16是根据本技术实施方式的非易失性存储系统的框图；
42.图17是根据本技术示例性实施方式的非易失性存储系统的结构示意图；
43.图18是根据本技术示例性实施方式的另一非易失性存储系统的结构示意图。
具体实施方式
44.为了更好地理解本技术，将参考附图对本技术的各个方面做出更详细的说明。应理解，这些详细说明只是对本技术的示例性实施方式的描述，而非以任何方式限制本技术的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
45.应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特
征区域分开来，而不表示对特征的任何限制，尤其不表示任何的先后顺序。
46.在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。
47.还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本技术的实施方式时，使用“可”表示“本技术的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
48.除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本技术所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本技术中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
49.需要说明的是，在不冲突的情况下，本技术中的实施例及实施例中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本技术所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施例来详细说明本技术。
50.此外，在本技术中当使用“连接”或“联接”时可表示相应部件之间为直接的接触或间接的接触，除非有明确的其它限定或者能够从上下文推导出的除外。
51.图1是根据本技术实施方式的非易失性存储装置10的示意性框图，图2是根据本技术实施方式的存储块blk1的等效电路图，图3是根据图2示出的存储块blk1的一部分的等效电路图，图4是根据图3示出的存储串ms的部分结构示意图。
52.在本技术的一些实施方式中，参见图1，非易失性存储装置10可例如包括：存储块blk1～blkz和外围电路120。一个或多个存储块blk1～blkz可形成存储单元阵列110。参见图2，存储块blk1～blkz具有多个存储串ms11～msnm，每个存储串连接于位线bl和源极(例如，图2的公共源极线csl)之间，并包括串联连接的多个存储单元(例如，mc1～mck)，同一存储层的存储单元mc连接于同一条字线。外围电路120耦合到存储块blk1～blkz并对存储块blk1～blkz中的存储单元(例如，mc1～mck)执行擦除操作、编程操作等。
53.在本技术的一些实施方式中，参见图1和图2，外围电路120可例如包括地址解码器121、页缓冲器122、控制逻辑电路123、i/o电路124以及电压产生器125。
54.存储单元阵列110可通过诸如存储层字线wl、顶部冗余字线trl、底部冗余字线brl、顶部选择字线tsl以及底部选择字线bsl与地址解码器121连接，通过例如位线bl与页缓冲器122连接。存储单元阵列110的每个存储块可包括多个页(page)。示例性地，非易失性存储装置10以存储块blk为单位执行擦除操作，以页为单位执行编程操作或读取操作。
55.地址解码器121可响应于控制逻辑电路123而控制与存储单元阵列110连接的字线，例如，存储层字线wl、顶部冗余字线trl、底部冗余字线brl、顶部选择字线tsl以及底部选择字线bsl，其中，存储层字线wl与存储层连接，顶部冗余字线trl与顶部冗余层连接，底
部冗余字线brl与底部冗余层连接，顶部选择字线tsl与顶部选择层连接，底部选择字线bsl与底部选择层连接。换言之，地址解码器121可接收来自控制逻辑电路123的地址addr并对其进行解码，并根据解码后的地址addr选择存储单元阵列110中多个存储块blk1～blkz中的一个。示例性地，可选择所选择的存储块中的多个页中的一个。每条存储层字线wl可用于控制一个页。地址解码器121可将存储层字线wl所需的电压从电压产生器125提供至所选择的存储块blk中选择的存储层字线wl。
56.页缓冲器122可根据操作模式而作为写入驱动器或读出放大器。示例性地，在编程操作中，页缓冲器122可向存储单元阵列110的位线bl提供与需要编程的数据data相对应的位线电压。数据data可为需要编程的多位数据。在读取操作中，页缓冲器122可通过位线bl感测存储于所选择的存储单元中的数据，并将感测到的数据data输出至i/o电路124。页缓冲器122可包括分别连接至位线bl的多个页缓冲器。
57.控制逻辑电路123可响应于来自i/o电路124的命令cmd(例如编程命令和读取命令)和地址addr来控制地址解码器121、页缓冲器122以及电压产生器125。此外，控制逻辑电路123可控制非易失性存储装置10通过多步方法执行编程操作。多步方法可多次执行编程操作以配置期望的编程状态，并且可包括预/主编程方法、重编程方法、影子编程方法等。
58.电压产生器125可在控制逻辑电路123的控制下生成将要提供给包括存储层字线wl、顶部冗余字线trl、底部冗余字线brl、顶部选择字线tsl以及底部选择字线bsl所需的电压。
59.本领域技术人员应理解的是，本技术中所描述的地址解码器121、页缓冲器122、控制逻辑电路123、电压产生器125执行的操作可由处理电路执行。其中，处理电路可包括但不限于逻辑电路的硬件或者执行软件的处理器的硬件/软件组合。
60.在本技术的一个实施方式中，参见图2，存储块blk1包括多个存储串ms11～msnm。存储串ms11～mnm可在xy平面上二维阵列布置。每个存储串ms可沿z轴方向延伸。以ms11为例存储串ms可例如包括顶部选择晶体管tst11～tst12、顶部冗余晶体管trt1～trt4、存储单元mc1～mck、底部冗余晶体管brt1～brt4和底部选择晶体管bst11～bst12。即存储串ms可包括在位线bl和源极之间串联连接的多个存储单元mc。存储串ms还可包括：位于存储单元mc和源极之间的底部冗余晶体管brt、位于存储单元mc和位线bl之间的顶部冗余晶体管trt、位于存储单元mc和源极之间的底部选择晶体管bst，以及位于存储单元mc和位线之间的顶部选择晶体管tst。同一存储层的存储单元mc连接于同一条字线(例如，存储层字线wl)。其中，每个存储串ms上的选择晶体管tst/bst、冗余晶体管trt/brt以及存储单元mc的数量本技术对此不做具体的限定。冗余晶体管trt/brt和存储单元mc可为电荷捕获型mos晶体管，能够利用隧穿效应改变其阈值电压，从而使存储单元mc和/或冗余晶体管trt/brt处于不同的存储状态。选择晶体管tst/bst可为常规的mos晶体管或者电荷捕获型mos晶体管，本技术对此不做具体的限定。此外，由于顶部冗余晶体管trt与底部冗余晶体管brt的连接方法相同，本技术中图2省略了底部冗余晶体管brt以及对应的结构的编号描述。
61.存储块blk1上的多个存储串ms11～msnm可与公共源极线csl连接。例如，多个存储串ms11～msnm中的位于端部的多个底部选择晶体管bst的源极端可连接至公共源极线csl。
62.多个存储串ms11～msnm中的位于距离公共源极线csl相同高度或相似高度的存储单元mc1～mck的栅极端可连接至相同的存储层字线wl1～wlk。根据上述结构的描述，连接
至相同的存储层字线wl以被同时编程的存储单元mc可以构成一个页，并且一个存储块blk可包括多个页。相似地，多个存储串ms11～msnm中的位于距离公共源极线csl相同高度或相似高度的冗余晶体管trt/brt的栅极端可连接至相同的冗余字线trl/brl。
63.在y轴方向上排列的多个存储串(例如ms11至ms1m)中的位于距离公共源极线csl相同高度或相似高度的顶部选择晶体管tst(例如tst2)的栅极端可连接至相同的顶部选择字线tsl21。相似地，在y轴方向上排列的多个存储串(例如ms11至ms1m)中的位于距离公共源极线csl相同高度或相似高度的底部选择晶体管bst的栅极端可连接至相同的底部选择字线bsl。作为一种选择，如图2所示，位于距离公共源极线csl相同高度或相似高度的多个底部选择字线bsl可彼此连接。换言之，与存储层字线wl和冗余字线trl/brl相似，多个存储串ms11～msnm中的位于距离公共源极线csl相同高度或相似高度的底部选择晶体管bst(例如bst2)的栅极端可连接至相同的底部选择字线bsl。
64.存储块blk1上的多个存储串ms11～msnm可与多个位线bl1～blm连接。具体地，在x轴方向上排列的多个存储串(例如ms11至msn1)中的位于距离公共源极线csl相同高度或相似高度的，且位于端部的顶部选择晶体管tst的漏极端可连接至相同的位线bl。
65.应当理解的是，本技术以存储块blk1作为示例对其进行详细地说明，存储块blk1可与存储单元阵列110中其它的存储块blk2～blkz相同或者相似。
66.在本技术的一个实施方式中，图3示出了连接至相同的位线bl1的多个存储串ms11～ms71。存储串ms11～ms71中的顶部选择晶体管tst11～tst71的栅极端可分别连接至顶部选择字线tsl11～tsl71，存储串ms11～ms71中的顶部选择晶体管tst12～tst72的栅极端可分别连接至顶部选择字线tsl12～tsl72。
67.图4是根据本技术的一些实施例的示例性存储串ms的截面图，是图3中所示的存储串ms的示例。如图4所示，非易失性存储装置10还包括作为存储串ms的源极的阱区(未示出)，阱区位于半导体层200。存储串ms在半导体层200上方沿大致垂直半导体层200的方向延伸。半导体层200可以是半导体衬底，衬底可例如包括硅(例如，单晶硅)、硅锗(sige)、砷化镓(gaas)、锗(ge)、绝缘体上硅(soi)、绝缘体上锗(goi)或者任何其它适当材料。半导体层200可例如包括阱区，半导体层200的阱区可例如为p阱或n阱，本技术对此不作限制。
68.存储串ms可例如包括沟道结构220，沟道结构220可例如包括功能层221、沟道层222和沟道填充层223。功能层221可包括阻挡电荷流出的阻挡层(未示出)、在阻挡层的表面上以在半导体结构的操作期间存储电荷的电荷捕获层(未示出)、以及在电荷捕获层的表面上的隧道绝缘层(未示出)。功能层221可包括氧化物-氮化物-氧化物(ono)结构。沟道层222能够用于输运所需的电荷(电子或空穴)。沟道填充层223可包括氧化介质层，例如氧化硅等。
69.在一些实施例中，存储串ms的沟道结构220竖直延伸通过具有交错的导电层(例如，210)和电介质层(未示出)的存储器堆叠层(未示出)。导电层(例如，210)可例如分为顶部选择层、顶部冗余层、存储层、底部冗余层、底部选择层。根据一些实施例，围绕存储串ms的沟道结构220的存储层是存储串ms中的存储单元mc的控制栅。在存储串ms中，存储单元mc可例如是竖直串联布置。在一些实施例中，每个存储单元mc可例如包括控制栅(即存储层的部分)以及沟道结构220的被控制栅包围的部分。相似的，顶部选择晶体管tst包括围绕存储串ms的沟道结构220的顶部选择层以及沟道结构220的被顶部选择层包围的部分，围绕存储
串ms的沟道结构220的顶部选择层是顶部选择晶体管tst的控制栅。顶部冗余晶体管trt包括围绕存储串ms的沟道结构220的顶部冗余层以及沟道结构220的被顶部冗余层包围的部分，围绕存储串ms的沟道结构220的顶部冗余层是顶部冗余晶体管trt的控制栅。底部选择晶体管bst包括围绕存储串ms的沟道结构220的底部选择层以及沟道结构220的被底部选择层包围的部分，围绕存储串ms的沟道结构220的底部选择层是底部选择晶体管bst的控制栅。底部冗余晶体管brt包括围绕存储串ms的沟道结构220的底部冗余层以及沟道结构220的被底部冗余层包围的部分，围绕存储串ms的沟道结构220的底部冗余层是底部冗余晶体管brt的控制栅。形成控制栅的导电层(例如，210)又被称为耦合至存储串ms的字线(例如，图1中的存储层字线wl、顶部选择字线tsl、顶部冗余字线trl、底部选择字线bsl和底部冗余字线brl)，其能够接收用于例如通过读取、擦除和编程操作而控制存储单元mc的操作的字线偏置电压。导体层210可以包括导电材料，导电材料包括但不限于钨(w)、钴(co)、铜(cu)、铝(al)、多晶硅、掺杂硅、硅化物或其任何组合。
70.应当理解的是，图1至图4中以非易失性存储装置包括2层顶部选择层、4层顶部冗余层、4层底部冗余层和2层底部选择层为例，对其结构进行示意性说明，在不背离本技术的情况下，可根据需要调整各层的数量，本技术对此不作限制。
71.当编程存储单元mc时，电子储存在电荷捕获层的与存储单元mc相关联的部分中。这些电子被从半导体层200中的沟道拉入到电荷捕获层中，并且穿过隧穿层。存储单元mc的阈值(vth)正比于储存的电荷的量而增大。当擦除存储单元mc时，电子被驱回半导体层200中的沟道。在一些工艺中，非易失性存储装置的擦除操作方法的电压波形图如图5所示。擦除操作期间，可例如通过公共源极线csl向源极施加擦除电压v
erase
，使顶部冗余层、底部冗余层、顶部选择层和底部选择层浮置，即，顶部冗余字线trl、底部冗余字线brl、顶部选择字线tsl和底部选择字线bsl浮置，将所有存储层字线wl接地。
72.然而，由于目前工艺条件的限制，作为深孔刻蚀工艺的结果，存储串ms的沟道结构220沿y方向可例如包括非均匀横向尺寸(例如，直径)。在一些实施例中，存储串ms的沟道结构220的直径从底部到顶部增大。随着对三维存储器性能的要求越来越高，擦除速度要求越来越快，擦除电压也需要不断提高。而擦除电压的提高会影响三维存储器的诸多性能，例如，容易导致底部字线的功能层退化，引发的漏电，造成存储块blk失效。另外，对三维存储器的可靠性和读窗口也会造成退化，对可靠性造成极高的风险。示例性地，由于沟道结构220的底部尺寸小，电场强度大，底部存储层受到的压力比较大，在经过上万次的编程擦除操作之后，容易出现三维存储器烧坏情况，造成编程或者擦除失败，导致百万分比的缺陷率(defective parts per million，dppm)变差。
73.在本技术的一些实施方式中，外围电路120被配置为：向源极施加擦除电压，并在施加擦除电压的时间内，向至少一个存储层的字线依次施加多个不同电压。其中，多个不同电压中至少包括第一偏置电压，以及电压值大于第一偏置电压的补偿电压。
74.根据本技术的实施方式，非易失性存储装置在施加擦除电压的过程中，向存储层的字线施加电压值较大的补偿电压，以降低沟道结构处的电场强度，使得存储层受到的压力减小，降低了击穿的情况，进而降低了编程失败或擦除失败的概率，可改善dppm。
75.在本技术的一些实施方式中，外围电路120可被配置为：在向存储串ms的源极(例如半导体层200的阱区)施加擦除电压的同时，向存储层的字线施加多个不同电压。
76.应当理解的是，在不背离本技术教导的情况下，外围电路120也可被配置为：在向存储串ms的源极(例如半导体层200的阱区)施加擦除电压后的预设时间内，向存储层的字线依次施加多个不同电压，其中，预设时间的级别可例如为毫秒级。由于半导体层200的电压上升需要一定时间，外围电路120可被配置为：在向半导体层200施加擦除电压之前或之后，向存储层的字线施加多个不同电压，本技术对此不作限制。
77.在本技术的一个实施方式中，第一偏置电压的电压值大于等于0v，小于等于1v，以提高数据擦除速度。
78.在本技术的一个实施方式中，补偿电压的电压值大于第一偏置电压，小于擦除电压v
erase
。示例性地，补偿电压的电压值范围为(0v，3v]，或者，补偿电压的电压值范围为[1v，3v]。通过在存储层的字线施加补偿电压，使得存储层的字线和半导体层200之间电压差减小，可减小非易失性存储装置在数据擦除的起始阶段因存储层受到较大压差而造成的损伤。施加补偿电压后，施加电压值较小的第一偏置电压，使得存储层的字线和半导体层200之间电压差增加，擦除效率增强。
[0079]
应当理解的是，在不背离本技术教导的情况下，补偿电压的电压值大小可根据实际情况调整，例如，根据非易失性存储器的外围电路设计等调整，本技术对此不作限制。
[0080]
在本技术的一个实施方式中，补偿电压的电压值和第一偏置电压的差值范围可例如为(0v，3v]。然而，可以理解的是，补偿电压的电压值和第一偏置电压的差值大小可根据对非易失性存储装置的电压切换的能力和外围电路的能力确定，本技术对此不作限制。
[0081]
在本技术的一个实施方式中，依次施加的多个不同电压的电压值的变化趋势为从补偿电压递减至第一偏置电压。通过逐步减少施加在存储层的字线的电压的方式，对存储块blk进行数据擦除，可提高数据擦除效率。
[0082]
在本技术的一个实施方式中，依次施加的多个不同电压的电压值的变化趋势为从补偿电压递减至第一偏置电压后递增。其中，递增阶段施加的最大电压的电压值可小于等于补偿电压。在施加至存储层的字线的电压递减至第一偏置电压后，再增加施加至存储层的字线的电压，可降低数据擦除操作后期沟道结构220和半导体层200之间的压差，可减少擦除过深的情况。
[0083]
在本技术的一个实施方式中，在施加擦除电压的时间内，连接于顶部冗余晶体管trt的字线(即顶部冗余字线trl)和连接于底部冗余晶体管brt的字线(即底部冗余字线brl)浮置。应当理解的是，当一个元件(或部件、组件、构件等)被称为浮置时，意在说明该元件(或部件、组件、构件等)不与其他元件(或部件、组件、构件等)形成电通路。
[0084]
在本技术的一个实施方式中，在施加擦除电压的时间内，连接于顶部选择晶体管tst的字线(即顶部选择字线tsl)和连接于底部选择晶体管bst的字线(即底部选择字线bsl)浮置。
[0085]
以下对本技术的实施方式提及的向至少一个存储层的字线施加补偿电压和第一偏置电压的过程进行举例说明。
[0086]
图6至图14是本技术的实施方式的非易失性存储装置10的电压波形图。应当理解的是，图6至图14所示的实施方式中，外围电路120被配置为：向存储串的源极(即阱区)施加擦除电压v
erase
，并将连接于顶部冗余晶体管trt的字线(即顶部冗余字线trl)、连接于底部冗余晶体管brt的字线(即底部冗余字线brl)、连接于顶部选择晶体管tst的字线(即顶部选
择字线tsl)和连接于底部选择晶体管bst(即底部选择字线bsl)浮置。
[0087]
在本技术的一个实施方式中，非易失性存储装置10的电压波形图如图6所示。如图6所示，外围电路120还被配置为：在施加擦除电压v
erase
的时间内，向至少一个存储层的字线wl依次施加补偿电压v
offset
和第一偏置电压v
bias1
。向各存储层的字线wl施加的补偿电压v
offset
的电压值可相同。
[0088]
应当理解的是，在未背离本技术教导的情况下，非易失性存储装置10向各存储层的字线wl施加的第一偏置电压v
bias1
的电压值可以相同，也可以不同。
[0089]
在本技术的又一实施方式中，在垂直存储层的方向上，多个存储层被分为多个存储区，其中，靠近源极的存储区为第一存储区。非易失性存储装置10的电压波形图如图7所示。如图7所示，外围电路120被配置为：在施加擦除电压v
erase
的时间内，向第一存储区的存储层的字线wl
q1
依次施加补偿电压v
offset
和第一偏置电压v
bias1
，并向除第一存储区以外的其他存储区的存储层的字线wl
q3
施加第二偏置电压v
bias2
。
[0090]
应当理解的是，在未背离本技术教导的情况下，第二偏置电压v
bias2
可例如为使得其他存储区的存储层所存储的数据被存储的低电压。示例地，第二偏置电压可例如为[0v，1v]的低压，如接地电压0v，本技术对此不作限制。
[0091]
应当理解的是，在未背离本技术教导的情况下，第一存储区中存储层的层数和其他存储区的存储层的层数可根据非易失性存储装置10中沟道结构220的结构、尺寸等设置，本技术对此不作限制。
[0092]
应当理解的是，在未背离本技术教导的情况下，第一偏置电压v
bias1
和第二偏置电压v
bias2
的电压大小可以相同，也可以不同，本技术对此不作限制。
[0093]
在本技术的另一实施方式中，外围电路120被配置为：在施加擦除电压v
erase
的时间内，向至少一个存储层的字线wl依次施加多个电压值不同的补偿电压和第一偏置电压。
[0094]
作为一个示例，依次施加的多个不同电压的电压值的变化趋势为从补偿电压递减至第一偏置电压。例如，非易失性存储装置10的电压波形图如图8所示。外围电路120被配置为：在擦除电压v
erase
的持续时间的不同时序段内，向第一存储区的存储层的字线wl
q1
依次施加第一补偿电压v
offset1
、第二补偿电压v
offset2
、以及第一偏置电压v
bias1
。可选择的，外围电路120还被配置为：在施加擦除电压v
erase
的时间内，向除第一存储区以外的其他存储区的存储层的字线wl
q3
施加第二偏置电压v
bias2
。通过逐步减少施加在存储层的字线的电压的方式，对存储块blk进行数据擦除，可提高数据擦除效率。
[0095]
可选择的，在各个时序段内，第一存储区的各个存储层的字线wl被施加的补偿电压的电压值相同。
[0096]
可选择的，向第一存储区的各存储层的字线wl施加的第一偏置电压v
bias1
的电压值可相同。
[0097]
应当理解的是，图8以向至少一个存储层的字线wl依次施加2个电压值不同的补偿电压(v
offset1
和v
offset2
)为例进行举例说明，在不背离本技术教导的情况下，也可施加3个或3个以上的电压值不同的补偿电压，本技术对此不作限制。
[0098]
作为另一示例，依次施加的多个不同电压的电压值的变化趋势为从补偿电压递减至第一偏置电压后递增。例如，非易失性存储装置10的电压波形图如图9所示。外围电路120被配置为：在擦除电压v
erase
的持续时间的不同时序段内，向第一存储区的存储层的字线
wl
q1
依次施加第一补偿电压v
offset1
、第二补偿电压v
offset2
、第一偏置电压v
bias1
以及第三偏置电压v
bias2
。可选择的，外围电路120还被配置为：在施加擦除电压v
erase
的时间内，向除第一存储区以外的其他存储区的存储层的字线wl
q3
施加第二偏置电压v
bias2
。其中，递增阶段施加的最大电压的电压值可小于等于补偿电压，即v
bias3
≤v
offset1
。在施加至存储层的字线的电压递减至第一偏置电压后，再增加施加至存储层的字线的电压，可降低数据擦除操作后期沟道结构220和半导体层200之间的压差，可减少擦除过深的情况。
[0099]
可选择的，在各个时序段内，第一存储区的各个存储层的字线wl被施加的补偿电压的电压值相同。
[0100]
可选择的，向第一存储区的各存储层的字线wl施加的第一偏置电压v
bias1
的电压值可相同。
[0101]
应当理解的是，图9以向至少一个存储层的字线wl依次施加2个电压值不同的补偿电压(v
offset1
和v
offset2
)，递增阶段包括一个第三偏置电压v
bias3
为例进行举例说明，在不背离本技术教导的情况下，也可施加3个或3个以上的电压值不同的补偿电压，或者，在递增阶段施加更多不同电压值的偏置电压，本技术对此不作限制。
[0102]
在本技术的另一实施方式中，在垂直存储层的方向上，多个存储层被分为多个存储区，至少两个存储区的存储层的字线wl被施加补偿电压和第一偏置电压，且被施加的补偿电压的电压值不同。应当理解的是，各个存储区的存储层的字线可以是一个或多个，各个存储区的存储层的字线数量可以相同，也可以不同，本技术对此不作限制。
[0103]
例如，存储块blk的存储层可分为3个存储区，分别为：存储区1、存储区2和存储区3，存储区1和存储区2为靠近源极的第一存储区。同一存储层的字线wl被施加的补偿电压的电压值不变，非易失性存储装置10的电压波形图如图10所示。外围电路120被配置为：在施加擦除电压v
erase
的时间内，向存储区1的字线wl
q1
施加第一补偿电压v
offset1
、以及第一偏置电压v
bias1
，向存储区2的字线wl
q2
施加第三补偿电压v
offset3
、以及第一偏置电压v
bias1
。v
offset1
和v
offset3
不同。示例性地，存储串ms包括沟道结构，存储单元包括控制栅和沟道结构的被控制栅包围的部分；其中，存储层的字线被施加的补偿电压的电压值和沟道结构的被控制栅包围的部分在平行于存储层的截面的尺寸呈负相关关系。本示例中，存储区1的横向尺寸小于存储区2的横向尺寸，v
offset1
＞v
offset3
。对于沟道结构220的横向尺寸大的存储层的字线wl，其施加的补偿电压更小，对于沟道结构220的横向尺寸小的存储层的字线wl，其施加的补偿电压更大，以使得各个存储层的数据擦除更均匀。
[0104]
可选择的，外围电路120还被配置为：在施加擦除电压v
erase
的时间内，向除第一存储区以外的其他存储区的存储层的字线wl
q3
施加第二偏置电压v
bias2
。
[0105]
又如，存储块blk的存储层可分为3个存储区，分别为：存储区1、存储区2和存储区3，存储区1和存储区2为靠近源极的第一存储区。同一存储层的字线wl被施加多个电压值不同的补偿电压，非易失性存储装置10的电压波形图如图11所示。外围电路120被配置为：在施加擦除电压v
erase
的时间内，向存储区1的字线wl
q1
施加第一补偿电压v
offset1
、第二补偿电压v
offset2
、以及第一偏置电压v
bias1
，向存储区2的字线wl
q2
施加第三补偿电压v
offset3
、第四补偿电压v
offset4
、以及第一偏置电压v
bias1
。v
offset1
和v
offset2
、v
offset3
的电压值不同，v
offset3
和v
offset4
的电压值不同。可选择的，外围电路120还被配置为：在施加擦除电压v
erase
的时间内，向除第一存储区以外的其他存储区的存储层的字线wl
q3
施加第二偏置电压v
bias2
。
[0106]
可选择的，向第一存储区的各存储层的字线wl施加的第一偏置电压的电压值可以相同，也可以不同。本技术对此不作限制。
[0107]
应当理解的是，图10和图11以存储块blk的存储层分为3个存储区为例进行举例说明，在不背离本技术教导的情况下，也可分为4个或4个以上的存储区，本技术对此不作限制。
[0108]
应当理解的是，在不背离本技术教导的情况下，各个存储区的字线wl的数量可相同，也可不同，本技术不作限制。
[0109]
在本技术的一个实施方式中，第一存储区的字线wl被施加的补偿电压的电压值之间的差值的取值范围可例如为[0v，3v]。
[0110]
在本技术的一个实施方式中，存储层的字线wl被施加的补偿电压的电压值和沟道结构的被控制栅包围的部分在平行于存储层的截面的尺寸呈负相关关系。例如，存储区1处的沟道结构220在x方向的尺寸(以下称为横向尺寸)更小，存储区2处的沟道结构220的横向尺寸更大，v
offset1
＞v
offset3
。
[0111]
示例性地，一般来说，在远离半导体层200处，沟道结构220的横向尺寸大，在靠近半导体层200处，沟道结构220的横向尺寸小。由于沟道结构220的横向尺寸存在差异，使得不同沟道结构220处的存储单元mc起始的电场强度可能不同。例如，所包含的沟道结构220的横向尺寸大的存储单元mc的电场强度更小，所包含的沟道结构220的横向尺寸小的存储单元mc的电场强度更大。而对于存储块blk的数据擦除操作而言，通常需要将整个存储块blk的所有存储单元存储mc的数据都擦除，故可将存储块blk的存储层分区控制，即将存储单元mc分区控制。对于沟道结构220的横向尺寸大的存储层的字线wl，其施加的补偿电压更小，对于沟道结构220的横向尺寸小的存储层的字线wl，其施加的补偿电压更大，以使得各个存储层的数据擦除更均匀。
[0112]
在本技术的再一实施方式中，在垂直存储层的方向上，多个存储层被分为多个存储区，至少两个存储区的存储层的字线wl被施加补偿电压和第一偏置电压，且被施加第一偏置电压的时间长度不同。应当理解的是，各个存储区的存储层的字线可以是一个或多个，各个存储区的存储层的字线数量可以相同，也可以不同，本技术对此不作限制。
[0113]
下面以存储块blk的存储层可分为3个存储区：存储区1、存储区2和存储区3，存储区1和存储区2为靠近源极的第一存储区为例，进行示例性说明。
[0114]
例如，第一存储区的存储层的字线wl被施加一个补偿电压，非易失性存储装置10的电压波形图如图12所示。外围电路120被配置为：在施加擦除电压v
erase
的时间内，向存储区1的字线wl
q1
和存储区2的字线wl
q2
施加补偿电压v
offset
和第一偏置电压v
bias1
，向存储区3的字线施加第二偏置电压v
bias2
。其中，外围电路120向存储区1的字线wl
q1
和存储区2的字线wl
q2
施加的第一偏置电压v
bias1
的时间长度分别为t1和t2。示例地，存储串包括沟道结构，存储单元包括控制栅和沟道结构的被控制栅包围的部分；其中，存储层的字线被施加第一偏置电压的时间长度与沟道结构的被控制栅包围的部分在平行于存储层的截面的尺寸呈正相关关系，本示例中，存储区1的横向尺寸小于存储区2的横向尺寸，t1＜t2。对于沟道结构220的横向尺寸大的存储层的字线wl，其施加的第一偏置电压时间更长，对于沟道结构220的横向尺寸小的存储层的字线wl，其施加的第一偏置电压时间更短，以使得各个存储层的数据擦除更均匀。
[0115]
又如，第一存储区的存储层的字线wl被施加多个电压值不同的补偿电压，非易失性存储装置10的电压波形图如图13所示。外围电路120被配置为：在施加擦除电压v
erase
的时间内，向存储区1的字线wl
q1
和存储区2的字线wl
q2
依次施加第一补偿电压v
offset1
、第二补偿电压v
offset2
、以及第一偏置电压v
bias1
，向存储区3的字线施加第二偏置电压v
bias2
。其中，向存储区1的字线wl
q1
和存储区2的字线wl
q2
施加的第一偏置电压的时间长度分别为t1和t2，t1＜t2。向存储区1的字线wl
q1
和存储区2的字线wl
q2
施加第一补偿电压和第二补偿电压的时间长度可以相同，也可以不同，此处以时间长度不同为例进行了示例说明。
[0116]
再如，至少两个存储区的存储层的字线wl被施加多个电压值不同的补偿电压，且不同存储区的各存储层的字线wl被施加的电压值不同，非易失性存储装置10的电压波形图如图14所示。在施加擦除电压v
erase
的时间内，外围电路120被配置为：在施加擦除电压v
erase
的时间内，向存储区1的字线wl
q1
依次施加第一补偿电压v
offset1
、第二补偿电压v
offset2
、以及第一偏置电压v
bias1
，向存储区2的字线wl
q2
依次施加第三补偿电压v
offset3
、第四补偿电压v
offset4
、以及第一偏置电压v
bias1
，向存储区3的字线施加第二偏置电压v
bias2
。v
offset1
和v
offset2
、v
offset3
的电压值不同，v
offset3
和v
offset4
的电压值不同。向存储区1的字线wl
q1
和存储区2的字线wl
q2
施加的第一偏置电压的时间长度分别为t1和t2，t1＜t2。
[0117]
应当理解的是，为便于理解，本技术的实施方式中以向各第一存储区的存储层的字线wl施加的第一偏置电压的电压值相同为例进行示例性说明，在其他实施方式中，向各第一存储区的存储层的字线wl施加的第一偏置电压的电压值也可以不同。
[0118]
可选择的，向第一存储区的各存储层的字线wl施加的补偿电压的电压值可以相同，也可以不同。若向各存储层的字线wl施加的补偿电压的电压值不同，其电压值的差值范围可例如为(0v，3v]。本技术对此不作限制。
[0119]
应当理解的是，图12、图13和图14以存储块blk的存储层分为3个存储区为例进行举例说明，在不背离本技术教导的情况下，也可分为4个或4个以上的存储区，本技术对此不作限制。
[0120]
应当理解的是，在不背离本技术教导的情况下，各个存储区的字线wl的数量可相同，也可不同，本技术不作限制。
[0121]
在本技术的一个实施方式中，存储层的字线wl被施加第一偏置电压的时间长度与沟道结构的被控制栅包围的部分在平行于存储层的截面的尺寸呈正相关关系。例如，存储区1处的沟道结构220的横向尺寸更小，存储区2处的沟道结构220的横向尺寸更大，t1＜t2。
[0122]
示例性地，一般来说，在远离半导体层200处，沟道结构220的横向尺寸大，在靠近半导体层200处，沟道结构220的尺寸小。由于沟道结构220的横向尺寸存在差异，使得不同沟道结构220处的存储单元mc的数据擦除速度可能不同。例如，所包含的沟道结构220的横向尺寸大的存储单元mc的数据擦除速度慢，所包含的沟道结构220的横向尺寸小的存储单元mc的数据擦除速度快。而对于存储块blk的数据擦除操作而言，通常需要将整个存储块blk的所有存储单元存储mc的数据都擦除，故可将存储块blk的存储层分区控制，即将存储单元mc分区控制。对于沟道结构220的横向尺寸大的存储层的字线wl，其施加的第一偏置电压时间更长，对于沟道结构220的横向尺寸小的存储层的字线wl，其施加的第一偏置电压时间更短，以使得各个存储层的数据擦除更均匀。
[0123]
图15是根据本技术一个实施方式的非易失性存储装置的数据擦除方法3000的流
程图。参见图2，存储装置包括具有多个存储串ms的存储块mlk，存储串ms连接于位线bl和源极之间，并包括串联连接的多个存储单元mc，同一存储层的存储单元mc连接于同一条字线。如图15所示，对于待擦除的存储块mlk，本技术提供一种非易失性存储装置的数据擦除方法3000包括：
[0124]
s31，向源极施加擦除电压。
[0125]
s32，在施加擦除电压的时间内，向至少一个存储层的字线依次施加多个不同电压。其中，多个不同电压中至少包括第一偏置电压，以及电压值大于第一偏置电压的补偿电压。
[0126]
根据本技术的实施方式，在施加擦除电压的过程中，向存储层的字线施加电压值较大的补偿电压，以降低沟道结构处的电场强度，使得存储层受到的压力减小，降低了击穿的情况，进而降低了编程失败或擦除失败的概率，可改善dppm。
[0127]
在本技术的一个实施方式中，可在向存储串ms的源极(例如半导体层200的阱区)施加擦除电压的同时，向存储层的字线wl依次施加多个不同电压。
[0128]
应当理解的是，在不背离本技术教导的情况下，考虑到半导体层200的电压上升需要一定时间，也可在向存储串ms的源极(例如半导体层200的阱区)施加擦除电压后的预设时间内，向存储层的字线wl依次施加多个不同电压，其中，预设时间的级别可例如为毫秒级或秒级。本技术对此不作限制。
[0129]
在本技术的一个实施方式中，第一偏置电压的电压值大于等于0v，小于等于1v，以提高数据擦除速度。
[0130]
在本技术的一个实施方式中，补偿电压的电压值大于第一偏置电压，小于擦除电压v
erase
。示例性地，补偿电压的电压值范围为(0v，3v]，或者，补偿电压的电压值范围为[1v，3v]。通过在存储层的字线wl施加补偿电压，使得存储层的字线wl和半导体层200之间电压差减小，可减小非易失性存储装置在数据擦除的起始阶段因存储层受到较大压差而造成的损伤。施加补偿电压后，施加电压值较小的第一偏置电压，使得存储层的字线wl和半导体层200之间电压差增加，擦除效率增强。
[0131]
应当理解的是，在不背离本技术教导的情况下，补偿电压的电压值大小可根据实际情况调整，例如，根据非易失性存储器的外围电路设计等调整，本技术对此不作限制。
[0132]
在本技术的一个实施方式中，补偿电压的电压值和第一偏置电压的差值范围可例如为(0v，3v]。然而，可以理解的是，补偿电压的电压值和第一偏置电压的差值大小可根据对非易失性存储装置的电压切换的能力和外围电路的能力确定，本技术对此不作限制。
[0133]
在本技术的一个实施方式中，依次施加的多个不同电压的电压值的变化趋势为从补偿电压递减至第一偏置电压。通过逐步减少施加在存储层的字线wl的电压的方式，对存储块blk进行数据擦除，可提高数据擦除效率。
[0134]
在本技术的一个实施方式中，依次施加的多个不同电压的电压值的变化趋势为从补偿电压递减至第一偏置电压后递增。其中，递增阶段施加的最大电压的电压值可小于等于补偿电压。在施加至存储层的字线wl的电压递减至第一偏置电压后，再增加施加至存储层的字线wl的电压，可降低数据擦除操作后期沟道结构220和半导体层200之间的压差，从而可减少擦除过深的情况。
[0135]
在本技术的一个实施方式中，在施加擦除电压的时间内，连接于顶部冗余晶体管
trt的字线(即顶部冗余字线trl)和连接于底部冗余晶体管brt的字线(即底部冗余字线brl)浮置。
[0136]
在本技术的一个实施方式中，在施加擦除电压的时间内，连接于顶部选择晶体管tst的字线(即顶部选择字线tsl)和底部选择晶体管bst(即底部选择字线bsl)浮置。
[0137]
以下对本技术的实施方式提及的向至少一个存储层的字线施加补偿电压和第一偏置电压的过程进行举例说明。
[0138]
图6至图14是本技术的实施方式的非易失性存储装置10的电压波形图。应当理解的是，图6至图14所示的实施方式中，非易失性存储装置10向存储串的源极(即阱区)施加擦除电压v
erase
，并将连接于顶部冗余晶体管trt的字线(即顶部冗余字线trl)、连接于底部冗余晶体管brt的字线(即底部冗余字线brl)、连接于顶部选择晶体管tst的字线(即顶部选择字线tsl)和连接于底部选择晶体管bst(即底部选择字线bsl)浮置。
[0139]
在本技术的一个实施方式中，非易失性存储装置10的电压波形图参见图6，非易失性存储装置10在施加擦除电压v
erase
的时间内，向至少一个存储层的字线wl依次施加补偿电压v
offset
和第一偏置电压v
bias1
。向各存储层的字线wl施加的补偿电压v
offset
的电压值可相同。
[0140]
应当理解的是，在未背离本技术教导的情况下，非易失性存储装置10向各存储层的字线wl施加的第一偏置电压v
bias1
的电压值可以相同，也可以不同。
[0141]
在本技术的又一实施方式中，在垂直存储层的方向上，多个存储层被分为多个存储区，其中，靠近源极的存储区为第一存储区。非易失性存储装置10的电压波形图参见图7。非易失性存储装置10在施加擦除电压v
erase
的时间内，向第一存储区的存储层的字线wl
q1
依次施加补偿电压v
offset
和第一偏置电压v
bias1
，并向除第一存储区以外的其他存储区的存储层的字线wl
q3
施加第二偏置电压v
bias2
。
[0142]
应当理解的是，在未背离本技术教导的情况下，第二偏置电压v
bias2
可例如为使得其他存储区的存储层所存储的数据被存储的低电压。示例地，第二偏置电压可例如为[0v，1v]的低压，如接地电压0v，本技术对此不作限制。
[0143]
应当理解的是，在未背离本技术教导的情况下，第一存储区中存储层的层数和其他存储区的存储层的层数可根据非易失性存储装置10中沟道结构220的结构、尺寸等设置，本技术对此不作限制。
[0144]
应当理解的是，在未背离本技术教导的情况下，第一偏置电压和第二偏置电压的电压大小可以相同，也可以不同，本技术对此不作限制。
[0145]
在本技术的另一实施方式中，非易失性存储装置10在施加擦除电压v
erase
的时间内，向至少一个存储层的字线wl依次施加多个电压值不同的补偿电压和第一偏置电压。
[0146]
作为一个示例，依次施加的多个不同电压的电压值的变化趋势为从补偿电压递减至第一偏置电压。例如，非易失性存储装置10的电压波形图参见图8。非易失性存储装置10在擦除电压v
erase
的持续时间的不同时序段中，向第一存储区的存储层的字线wl
q1
依次施加第一补偿电压v
offset1
、第二补偿电压v
offset2
、以及第一偏置电压v
bias1
。可选择的，非易失性存储装置10在施加擦除电压v
erase
的时间内，向除第一存储区以外的其他存储区的存储层的字线wl
q3
施加第二偏置电压v
bias2
。通过逐步减少施加在存储层的字线的电压的方式，对存储块blk进行数据擦除，可提高数据擦除效率。
[0147]
可选择的，在各个时序段内，第一存储区的各个存储层的字线wl被施加的补偿电压的电压值相同。
[0148]
可选择的，向第一存储区的各存储层的字线wl施加的第一偏置电压的电压值也可相同。
[0149]
应当理解的是，图8以向至少一个存储层的字线wl依次施加2个电压值不同的补偿电压(v
offset1
和v
offset2
)为例进行举例说明，在不背离本技术教导的情况下，也可施加3个或3个以上的电压值不同的补偿电压，本技术对此不作限制。
[0150]
作为另一示例，依次施加的多个不同电压的电压值的变化趋势为从补偿电压递减至第一偏置电压后递增。例如，非易失性存储装置10的电压波形图如图9所示。外围电路120被配置为：在擦除电压v
erase
的持续时间的不同时序段内，向第一存储区的存储层的字线wl
q1
依次施加第一补偿电压v
offset1
、第二补偿电压v
offset2
、第一偏置电压v
bias1
以及第三偏置电压v
bias2
。可选择的，外围电路120还被配置为：在施加擦除电压v
erase
的时间内，向除第一存储区以外的其他存储区的存储层的字线wl
q3
施加第二偏置电压v
bias2
。其中，递增阶段施加的最大电压的电压值可小于等于补偿电压，即v
bias3
≤v
offset1
。在施加至存储层的字线的电压递减至第一偏置电压后，再增加施加至存储层的字线的电压，可降低数据擦除操作后期沟道结构220和半导体层200之间的压差，可减少擦除过深的情况。
[0151]
可选择的，在各个时序段内，第一存储区的各个存储层的字线wl被施加的补偿电压的电压值相同。
[0152]
可选择的，向第一存储区的各存储层的字线wl施加的第一偏置电压v
bias1
的电压值可相同。
[0153]
应当理解的是，图9以向至少一个存储层的字线wl依次施加2个电压值不同的补偿电压(v
offset1
和v
offset2
)，递增阶段包括一个第三偏置电压v
bias3
为例进行举例说明，在不背离本技术教导的情况下，也可施加3个或3个以上的电压值不同的补偿电压，或者，在递增阶段施加更多不同电压值的偏置电压，本技术对此不作限制。
[0154]
在本技术的另一实施方式中，在垂直存储层的方向上，多个存储层被分为多个存储区，至少两个存储区的存储层的字线wl被施加补偿电压和第一偏置电压，且被施加的补偿电压的电压值不同。应当理解的是，各个存储区的存储层的字线可以是一个或多个，各个存储区的存储层的字线数量可以相同，也可以不同，本技术对此不作限制。
[0155]
例如，存储块blk的存储层可分为3个存储区，分别为：存储区1、存储区2和存储区3，存储区1和存储区2为靠近存储串ms的源极的第一存储区。同一存储层的字线wl被施加的补偿电压的电压值不变，非易失性存储装置10的电压波形图参见图10。非易失性存储装置10在施加擦除电压v
erase
的时间内，向存储区1的字线wl
q1
施加第一补偿电压v
offset1
、以及第一偏置电压v
bias1
，向存储区2的字线wl
q2
施加第三补偿电压v
offset3
、以及第一偏置电压v
bias1
。v
offset1
和v
offset3
不同。示例性地，存储串ms包括沟道结构，存储单元包括控制栅和沟道结构的被控制栅包围的部分；其中，存储层的字线被施加的补偿电压的电压值和沟道结构的被控制栅包围的部分在平行于存储层的截面的尺寸呈负相关关系。本示例中，存储区1的横向尺寸小于存储区2的横向尺寸，v
offset1
＞v
offset3
。对于沟道结构220的横向尺寸大的存储层的字线wl，其施加的补偿电压更小，对于沟道结构220的横向尺寸小的存储层的字线wl，其施加的补偿电压更大，以使得各个存储层的数据擦除更均匀。
[0156]
可选择的，非易失性存储装置10在施加擦除电压v
erase
的时间内，向除第一存储区以外的其他存储区的存储层的字线wl
q3
施加第二偏置电压v
bias2
。
[0157]
又如，存储块blk的存储层可分为3个存储区，分别为：存储区1、存储区2和存储区3，存储区1和存储区2为靠近存储串ms的源极的第一存储区。同一存储层的字线wl被施加多个电压值不同的补偿电压，非易失性存储装置10的电压波形图参见图11。非易失性存储装置10在施加擦除电压v
erase
的时间内，向存储区1的字线wl
q1
施加第一补偿电压v
offset1
、第二补偿电压v
offset2
、以及第一偏置电压v
bias1
，向存储区2的字线wl
q2
施加第三补偿电压v
offset3
、第四补偿电压v
offset4
、以及第一偏置电压v
bias1
。v
offset1
和v
offset2
、v
offset3
的电压值不同，v
offset3
和v
offset4
的电压值不同。可选择的，非易失性存储装置10在施加擦除电压v
erase
的时间内，向除第一存储区以外的其他存储区的存储层的字线wl
q3
施加第二偏置电压v
bias2
。
[0158]
可选择的，向第一存储区的各存储层的字线wl施加的第一偏置电压的电压值可以相同，也可以不同。本技术对此不作限制。
[0159]
应当理解的是，图10和图11以存储块blk的存储层分为3个存储区为例进行举例说明，在不背离本技术教导的情况下，也可分为4个或4个以上的存储区，本技术对此不作限制。
[0160]
应当理解的是，在不背离本技术教导的情况下，各个存储区的字线wl的数量可相同，也可不同，本技术不作限制。
[0161]
在本技术的一个实施方式中，第一存储区的各个存储区的字线wl被施加的补偿电压的电压值之间的差值的取值范围可例如为[0v，3v]。
[0162]
在本技术的一个实施方式中，存储层的字线wl被施加的补偿电压的电压值和沟道结构的被控制栅包围的部分在平行于存储层的截面的尺寸呈负相关关系。例如，存储区1处的沟道结构220在x方向的尺寸(以下称为横向尺寸)更小，存储区2处的沟道结构220的横向尺寸更大，v
offset1
＞v
offset3
。
[0163]
示例性地，一般来说，在远离半导体层200处，沟道结构220的横向尺寸大，在靠近半导体层200处，沟道结构220的横向尺寸小。由于沟道结构220的横向尺寸存在差异，使得不同沟道结构220处的存储单元mc起始的电场强度可能不同。例如，所包含的沟道结构220的横向尺寸大的存储单元mc的电场强度更小，所包含的沟道结构220的横向尺寸小的存储单元mc的电场强度更大。而对于存储块blk的数据擦除操作而言，通常需要将整个存储块blk的所有存储单元存储mc的数据都擦除，故可将存储块blk的存储层分区控制，即将存储单元mc分区控制。对于沟道结构220的横向尺寸大的存储层的字线wl，其施加的补偿电压更小，对于沟道结构220的横向尺寸小的存储层的字线wl，其施加的补偿电压更大，以使得各个存储层的数据擦除更均匀。
[0164]
在本技术的再一实施方式中，在垂直存储层的方向上，多个存储层被分为多个存储区，至少两个存储区的存储层的字线wl被施加补偿电压和第一偏置电压，且被施加的补偿电压的电压值不同。应当理解的是，各个存储区的存储层的字线可以是一个或多个，各个存储区的存储层的字线数量可以相同，也可以不同，本技术对此不作限制。
[0165]
下面以存储块blk的存储层可分为3个存储区：存储区1、存储区2和存储区3，存储区1和存储区2为靠近存储串ms的源极的第一存储区为例，进行示例性说明。
[0166]
例如，第一存储区的存储层的字线wl被施加一个补偿电压，非易失性存储装置10
的电压波形图参见图12。非易失性存储装置10在施加擦除电压v
erase
的时间内，向存储区1的字线wl
q1
和存储区2的字线wl
q2
施加补偿电压v
offset
和第一偏置电压v
bias1
，向存储区3的字线施加第二偏置电压v
bias2
。其中，非易失性存储装置10向存储区1的字线wl
q1
和存储区2的字线wl
q2
施加的第一偏置电压v
bias1
的时间长度分别为t1和t2。示例地，存储串包括沟道结构，存储单元包括控制栅和沟道结构的被控制栅包围的部分；其中，存储层的字线被施加第一偏置电压的时间长度与沟道结构的被控制栅包围的部分在平行于存储层的截面的尺寸呈正相关关系，本示例中，存储区1的横向尺寸小于存储区2的横向尺寸，t1＜t2。对于沟道结构220的横向尺寸大的存储层的字线wl，其施加的第一偏置电压时间更长，对于沟道结构220的横向尺寸小的存储层的字线wl，其施加的第一偏置电压时间更短，以使得各个存储层的数据擦除更均匀。
[0167]
又如，第一存储区的存储层的字线wl被施加多个电压值不同的补偿电压，非易失性存储装置10的电压波形图参见图13。非易失性存储装置10在施加擦除电压v
erase
的时间内，向存储区1的字线wl
q1
和存储区2的字线wl
q2
依次施加第一补偿电压v
offset1
、第二补偿电压v
offset2
、以及第一偏置电压v
bias1
，向存储区3的字线施加第二偏置电压v
bias2
。其中，向存储区1的字线wl
q1
和存储区2的字线wl
q2
施加的第一偏置电压的时间长度分别为t1和t2，t1＜t2。向存储区1的字线wl
q1
和存储区2的字线wl
q2
施加第一补偿电压和第二补偿电压的时间长度可以相同，也可以不同，此处以时间长度不同为例进行了示例说明。
[0168]
再如，至少两个存储区的存储层的字线wl被施加多个电压值不同的补偿电压，且不同存储区的各存储层的字线wl被施加的电压值不同，非易失性存储装置10的电压波形图参见图14。非易失性存储装置10在施加擦除电压v
erase
的时间内，向存储区1的字线wl
q1
依次施加第一补偿电压v
offset1
、第二补偿电压v
offset2
、以及第一偏置电压v
bias1
，向存储区2的字线wl
q2
依次施加第三补偿电压v
offset3
、第四补偿电压v
offset4
、以及第一偏置电压v
bias1
，向存储区3的字线施加第二偏置电压v
bias2
。v
offset1
和v
offset2
、v
offset3
的电压值不同，v
offset3
和v
offset4
的电压值不同。向存储区1的字线wl
q1
和存储区2的字线wl
q2
施加的第一偏置电压的时间长度分别为t1和t2，t1＜t2。
[0169]
应当理解的是，为便于理解，本技术的实施方式中以向各第一存储区的存储层的字线wl施加的第一偏置电压的电压值相同为例进行示例性说明，在其他实施方式中，向各第一存储区的存储层的字线wl施加的第一偏置电压的电压值也可以不同。本技术对此不作限制。
[0170]
可选择的，向第一存储区的各存储层的字线wl施加的补偿电压的电压值可以相同，也可以不同。若向各存储层的字线wl施加的补偿电压的电压值不同，其电压值的差值范围可例如为(0v，3v]。本技术对此不作限制。
[0171]
应当理解的是，图12、图13和图14以存储块blk的存储层分为3个存储区为例进行举例说明，在不背离本技术教导的情况下，也可分为4个或4个以上的存储区，本技术对此不作限制。
[0172]
应当理解的是，在不背离本技术教导的情况下，各个存储区的字线wl的数量可相同，也可不同，本技术不作限制。
[0173]
在本技术的一个实施方式中，存储层的字线wl被施加第一偏置电压的时间长度与沟道结构的被控制栅包围的部分在平行于存储层的截面的尺寸呈正相关关系。例如，存储
区1处的沟道结构220的横向尺寸更小，存储区2处的沟道结构220的横向尺寸更大，t1＜t2。
[0174]
示例性地，一般来说，在远离半导体层200处，沟道结构220的横向尺寸大，在靠近半导体层200处，沟道结构220的尺寸小。由于沟道结构220的横向尺寸存在差异，使得不同沟道结构220处的存储单元mc的数据擦除速度可能不同。例如，所包含的沟道结构220的横向尺寸大的存储单元mc的数据擦除速度慢，所包含的沟道结构220的横向尺寸小的存储单元mc的数据擦除速度快。而对于存储块blk的数据擦除操作而言，通常需要将整个存储块blk的所有存储单元存储mc的数据都擦除，故可将存储块blk的存储层分区控制，即将存储单元mc分区控制。对于沟道结构220的横向尺寸大的存储层的字线wl，其施加的第一偏置电压时间更长，对于沟道结构220的横向尺寸小的存储层的字线wl，其施加的第一偏置电压时间更短，以使得各个存储层的数据擦除更均匀。
[0175]
图16是根据本技术实施方式的非易失性存储系统的框图。如图16所示，非易失性存储系统40包括非易失性存储装置10和控制器41。
[0176]
存储装置10可与上文中任意实施方式的所描述的非易失性存储装置相同，本技术对此不再赘述。
[0177]
控制器41可通过通道ch控制存储装置10，并且存储装置10可响应于来自主机50的请求基于控制器41的控制而执行操作。存储装置10可通过通道ch从控制器41接收命令cmd和地址addr并且访问响应于该地址而从存储单元阵列中选择的区域。换言之，存储装置10可对由地址选择的区域执行与命令相对应的内部操作。更具体地，控制器41通过通道ch发送执行上文中任意实施方式的所描述的数据擦除方法3000的命令以及地址addr，使存储装置10执行该数据擦除方法3000。
[0178]
在如图17所示的示例中，控制器41和单个非易失性存储装置10可以被集成到存储卡中。存储卡可以包括pc卡(pcmcia，个人计算机存储卡国际协会)、紧凑闪存(cf)卡、智能媒体(sm)卡、存储棒、多媒体卡(mmc、rs-mmc、mmcmicro)、sd卡(sd、minisd、microsd、sdhc)、通用闪存存储卡(ufs)等。存储卡还可以包括将存储卡与主机50耦合的存储卡连接器42。
[0179]
在如图18中所示的另一示例中，控制器41和多个非易失性存储装置10可以被集成到固态驱动(ssd)中。固态驱动还可以包括将固态驱动与主机(未示出)耦合的ssd连接器43。在一些实施方式中，固态驱动的存储容量和/或操作速度高于图17所示的存储卡的存储容量和/或操作速度。
[0180]
尽管在此描述了非易失性存储装置10和非易失性存储系统40的结构，但可以理解，一个或多个特征可以从该非易失性存储装置10和非易失性存储系统40中被省略、替代或者增加。
[0181]
以上描述仅为本技术的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本技术中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本技术中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。