半导体封装件及其形成方法与流程

1.本公开涉及半导体封装技术，并且更具体地涉及具有对半导体封装件导电部件的增强保护和封装可靠性的半导体封装件。


背景技术：

2.在用于半导体封装的晶圆重建工艺期间，通常形成与在管芯焊盘上形成的铜柱接触的环氧模塑化合物(emc)层，以将半导体封装件重分布层(rdl) 连接到下面的硅管芯电路。当emc层在模制工艺之后被减薄磨片时，铜柱通常暴露于研磨。这种研磨可能导致铜从铜柱扩散到周围的emc材料中，这可能导致短路或形貌问题。


技术实现要素：

3.在一实施例中，公开了一种半导体封装件，该半导体封装件包括：导电材料，该导电材料设置成与半导体管芯电接触；保护性模具结构，该保护性模具结构设置在半导体管芯上；以及介电层，该介电层设置在半导体管芯上并且在保护性模具结构与导电材料之间。
4.在另一实施例中，公开了一种制造半导体封装件的方法，该方法包括：在半导体管芯上形成介电层；形成与半导体管芯电接触的导电材料；以及在半导体管芯上形成保护性模具结构。介电层设置在保护性模具结构与导电材料之间。
5.在另一实施例中，公开了一种包括半导体管芯的半导体封装件。半导体管芯包括：半导体电路；接触焊盘，该接触焊盘设置在半导体电路上并与半导体电路电接触；以及钝化层，该钝化层设置在半导体电路上和接触焊盘的至少一部分上。半导体封装件还包括：介电层，该介电层设置在钝化层上和半导体管芯的侧部部分上；导电材料，该导电材料设置成与接触焊盘电接触；以及保护性模具结构，该保护性模具结构设置在介电层的一部分和半导体管芯上。介电层设置在保护性模具结构与导电材料之间。
6.前述发明内容仅是说明性的，并不旨在以任何方式进行限制。除了以上描述的说明性方面、实施例以及特征之外，通过参考附图以及以下详细描述，另外的方面、实施例以及特征将变得明显。在附图中，相同的附图标记表示相同或功能上相似的元件。
附图说明
7.图1图示了根据实施例的半导体封装件的截面图。
8.图2图示了根据实施例的处于封装制造的中间阶段的图1的半导体封装件的截面图，图示了包括要封装的半导体电路的半导体晶圆。
9.图3图示了根据实施例的处于封装制造的中间阶段的图2的半导体封装件的截面图，该封装制造在利用一个或多个机械或激光蚀刻工艺将切割线至少部分地蚀刻到半导体电路中以形成阶梯状结构之后。
10.图4图示了根据实施例的处于封装制造的中间阶段的图3的半导体封装件的截面图，该封装制造在切割线被进一步蚀刻到半导体电路中以形成用于根据实施例的阶梯状结
构的附加台阶之后。
11.图5图示了根据实施例的处于封装制造的中间阶段的图4的半导体封装件的截面图，该封装制造在已经在根据实施例的半导体电路、钝化层及导电焊盘的暴露表面上形成第一介电层之后。
12.图6图示了根据实施例的处于封装制造的中间阶段的图5的半导体封装件的截面图，该封装制造在第一介电层已经被图案化和蚀刻以暴露钝化层的部分和导电焊盘、rdl已经被沉积在钝化层的暴露部分上并且与导电焊盘接触、rdl 已经被平坦化以暴露第一介电层以及半导体晶圆已经被切块以将半导体电路的每个单元分离为单独的单元之后。
13.图7图示了根据实施例的处于封装制造的中间阶段的图6的半导体封装件的截面图，该封装制造在附接层已经被添加到单元中的每个单元的半导体电路的底部之后。
14.图8图示了根据实施例的处于封装制造的中间阶段的图7的半导体封装件的截面图，该封装制造在通过附接层将单元附接到释放层并且使用模制工艺在半导体封装件上形成保护性模具结构之后。
15.图9图示了根据另一实施例的处于封装制造的中间阶段的图5的半导体封装件的截面图。
16.图10图示了根据实施例的处于封装制造的中间阶段的图8的半导体封装件的截面图，该封装制造在第二介电层的沉积、图案化和蚀刻、rdl的第一附加层的沉积、图案化和蚀刻、第三介电层的沉积、图案化和蚀刻以及rdl的第二附加层的沉积、图案化和蚀刻之后。
17.图11图示了根据另一实施例的处于与图10类似的封装制造的中间阶段的半导体封装件的截面图，该半导体封装件包括导电膏。
18.图12图示了根据实施例的处于封装制造的中间阶段的图10的半导体封装件的截面图，该封装制造在rdl的第二附加层的暴露部分上形成导体之后。
19.图13图示了根据实施例的处于封装制造的中间阶段的图12的半导体封装件的截面图，该封装制造是在导体、rdl和第三介电层上形成保护层、在保护层上形成支撑结构并将衬底从释放层去除之后。
20.图14图示了根据实施例的处于封装制造的中间阶段的图13的半导体封装件的截面图，该封装制造在执行蚀刻或切割工艺以在半导体电路的单元之间向下切割沟道穿过释放层、保护性模具结构、第二介电层和第三介电层到达保护层之后。
具体实施方式
21.现在将参考以下描述和附图更详细地公开说明性实施例。提供附图仅出于说明的目的，并且因此附图不是按比例绘制的。在附图中，相同和对应的元件用相同的附图标记表示。
22.在以下描述中，阐述了许多具体细节以便提供对说明性实施例的各种实施例的理解，所述说明性实施例包括特定结构、部件、材料、尺寸、处理步骤和技术的示例。然而，本领域的普通技术人员应当理解，可以在没有这些具体细节的情况下实践本文所公开的说明性实施例。在其它实例中，没有详细描述公知的结构或处理步骤，以避免使说明性实施例模糊。
23.应当理解，当作为层、区域或衬底的元件被称为在另一元件“上”或“上方”时，它可
以直接在另一元件上，或者也可以存在中间元件。相反，当元件被称为“直接在另一元件上”或“直接在另一元件上方”时，不存在中间元件。还应当理解，当元件被称为“在另一元件之下”或“在另一元件下方”时，它可以直接在另一元件之下或下方，或者可以存在中间元件。相反，当元件被称为“直接在另一元件之下”或“直接在另一元件下方”时，不存在中间元件。
24.现在参考图1，将描述根据说明性实施例的半导体封装件100。
25.半导体封装件100包括半导体电路102，诸如例如半导体管芯、集成电路或其它半导体电路。导电焊盘106设置成与半导体电路102接触并将半导体电路 102连接到半导体封装件100的重分布层(rdl)114。钝化层104设置在半导体电路102上并且至少部分地设置在导电焊盘106上。第一介电层112以阶梯状布置136设置在钝化层104上并且至少部分地设置在半导体电路102上。保护性模具结构122设置在半导体电路102的一部分和第一介电层112的一部分上。第二介电层124设置在第一介电层112、保护性模具结构122和由第一介电层112暴露的rdl 114的一部分上。第三介电层126设置在第二介电层124 和rdl 114的部分上。导体130设置在由第三介电层126暴露的rdl 114的一部分上。
26.半导体封装件100包括使半导体封装件工艺和所得半导体封装件的品质改进的各种特征。例如，第一介电层112提供具有平坦层的半导体封装件100，在该平坦层上形成更精细的rdl特征。此外，rdl 114的可靠性通过消除或抑制rdl下方的介电不均匀性来提高。第一介电层112还确保rdl 114在研磨工艺期间保持与保护性模具结构122分开，从而抑制rdl 114的材料扩散到保护性模具结构122的其它部分中，这种扩散可能潜在地导致短路或形貌问题。管芯强度还通过添加阶梯状布置136来提高，阶梯状布置136抑制由诸如激光开槽或机械锯切的工艺引起的顶侧碎裂和电介质分层。阶梯状布置136还缓和了内部管芯应力。在板级热循环测试期间，半导体电路102的超低k(elk) 介电层上的应力也通过保护性模具结构122而减小，保护性模具结构122在半导体电路102周围提供5侧或全6侧保护结构。通过利用柔和的介电材料和坚固的环氧材料封装管芯的所有六个侧面以消除潜在的低k介电分层，还提高了封装件跌落测试的可靠性。
27.参考图2，半导体电路102包括例如半导体管芯、半导体器件、集成电路或任何其它半导体电路，其可以使用已知技术和工艺形成，并准备与导电焊盘106 和钝化层104一起封装为半导体晶圆101。半导体电路102可以包括例如基于硅(si)的衬底或通常用于形成半导体电路的任何其它材料。在一些实施例中，半导体晶圆101可以包括半导体电路102的多个单元，例如，半导体电路102 的单元1021、1022和1023，每个单元对应于分立的半导体器件或集成电路。虽然在图2中图示了半导体电路102的三个单元，但是在半导体晶圆101中可以包括半导体电路102的任何其它数量的单元。
28.导电焊盘106可以包括例如导电材料，诸如例如铜(cu)、铝(al)或任何其它导电材料，该导电材料使用通常在半导体封装之前的半导体晶圆101的制造期间执行的通用工艺形成为与半导体电路102接触。
29.钝化层104可以包括例如氧化硅(siox)、氮化硅(sinx)或通常形成在半导体晶圆上的任何其它钝化材料。例如，可以使用诸如例如热氧化、化学气相沉积(cvd)或其它钝化技术的普通钝化技术来形成钝化层104。
30.现在参考图1至图14，将描述用于形成半导体封装件100的制造工艺的说明性实施例。
31.图2图示了处于封装制造的中间阶段的半导体封装件100的截面图。例如，如图2所示，半导体晶圆101可以从半导体制造商获得。在一些实施例中，半导体晶圆101可以包括一条或多条切割线，例如切割线108和110，这些切割线例如使用普通蚀刻工艺被化学地或机械地蚀刻到半导体电路的每个单元 1021、1022和1023之间的钝化层104中。例如，可以利用光刻或其它掩模技术来限定切割线108和110的位置，并且可以利用被配置为对半导体电路102选择性地蚀刻钝化层104的定向蚀刻技术(诸如例如，反应离子蚀刻(rie))由半导体制造商蚀刻切割线108和110，或者在已经从半导体制造商获得半导体晶圆101之后蚀刻切割线108和110。切割线108和110限定了半导体晶圆101 上半导体电路102的每个单元可以与相邻单元分离的位置。
32.图3图示了处于封装制造的中间阶段的图2的半导体封装件100的截面图在，该封装制造在利用一个或多个机械或激光蚀刻工艺将切割线108和110至少部分地蚀刻到半导体电路102中以形成阶梯状结构136之后。例如，激光开槽工艺可以用于将切割线108和110蚀刻到预定深度，如图3所示。在一些实施例中，激光开槽工艺还可以通过蚀刻掉钝化层104的附加部分来加宽切割线108和110。在一些实施例中，也可以或可替代地使用机械蚀刻技术。例如，可以使用金刚石锯或其它切割工具进行蚀刻。
33.图4图示了根据进一步的实施例处于封装制造的中间阶段的图3的半导体封装件100的截面图，该封装制造在切割线108和110被进一步蚀刻到半导体电路102中以形成阶梯状结构136的附加台阶之后。例如，根据一些实施例，可以执行进一步的蚀刻工艺，例如激光开槽工艺或机械蚀刻工艺。在一些实施例中，诸如图3所示的初始蚀刻可以由激光开槽执行，并且可以使用机械蚀刻工艺执行诸如图4所示的进一步蚀刻，反之亦然。在其它实施例中，可以通过相同类型的蚀刻工艺(例如，激光开槽工艺、机械蚀刻工艺或另一蚀刻工艺) 来执行两个蚀刻步骤。在一些实施例中，如图4所示，初始蚀刻可以比进一步蚀刻宽，以限定阶梯状结构136的附加台阶。在其它实施例中，可以不执行图 4的蚀刻步骤，其中阶梯状结构136保持如图3所示。
34.图5图示了处于封装制造的中间阶段的图4的半导体封装件100的截面图，该封装制造在半导体电路102、钝化层104和导电焊盘106的暴露表面上已经形成第一介电层112之后。例如，在一些实施例中，第一介电层112可以包括光敏介电材料，诸如例如味之素堆积膜(ajinomoto build-up film(abf))、光刻胶(pr)、光敏聚酰亚胺(pspi)或其它光敏介电材料。在其它实施例中，第一介电层112可以包括非光敏介电材料，诸如例如环氧模塑化合物(emc)、底部填充物或其它非光敏介电材料。在一些实施例中，第一介电层112可以以包括任何其它合适的介电材料，诸如例如氧化硅、氮化硅、氢化碳氧化硅、硅基低k电介质、可流动氧化物、多孔电介质或包括多孔有机电介质的有机电介质。合适的低k介电材料的非限制性示例包括旋涂玻璃、可流动氧化物、高密度等离子体氧化物、硼磷硅酸盐玻璃(bpsg)或其任何组合。
35.可以使用任何合适的沉积技术形成第一介电层112，沉积技术包括化学气相沉积(cvd)、原子层沉积(ald)、物理气相沉积(pvd)、等离子体增强化学气相沉积(pecvd)、化学溶液沉积或其它沉积工艺。然后可以通过例如平坦化工艺(诸如化学机械平坦化(cmp)工艺)来使第一介电层112平坦化。
36.图6图示了处于封装制造的中间阶段的图5的半导体封装件100的截面图，该封装
制造在第一介电层112已经被图案化和蚀刻以暴露钝化层104的部分和导电焊盘106、rdl 114已经被沉积在钝化层104的暴露部分上并与导电焊盘 106接触、rdl 114已被平坦化以暴露第一介电层112、以及半导体晶圆101 (图5)已经被切块以将半导体电路102的每个单元分离成各个单元(例如单元1021、1022等)之后。
37.可以例如使用已知的光刻或其它掩模技术来图案化第一介电层112，并且使用诸如例如rie的蚀刻技术来对其进行蚀刻，蚀刻技术被配置为对钝化层104 及导电焊盘106选择性地蚀刻第一介电层114以暴露如图6所示的图案化区域中的钝化层104的部分和导电焊盘106。可以使用合适的沉积工艺(诸如例如 cvd、pecvd、pvd、电镀、热或电子束蒸发、溅射或其它沉积工艺)来沉积 rdl 114。在一些实施例中，沉积可以是保形的。在一些实施例中，rdl 114 可以形成为热铜柱凸块(cpb)。在沉积之后，可以使用诸如例如cmp等工艺来使rdl 114平坦化以暴露第一介电层112。
38.半导体晶圆101(图5)可以被切块以使用一个或多个标准工艺将半导体电路102的每个单元分离成单独的单元，例如单元1021、1022等。例如，半导体晶圆101可以层压有紫外线可固化背面研磨带，并且背面研磨(bg)工艺可以用于将半导体晶圆101研磨或减薄到目标厚度，以制备半导体电路102，用于切块成单独的单元1021、1022等。可以使用普通的切块工艺(包括例如划片、断裂、机械锯切、激光切割、等离子切割或任何其它切块工艺)将半导体晶圆 101切块成半导体电路102的单独单元1021、1022等。
39.尽管为了清楚起见，图6至图14仅示出了切块之后的半导体电路102的单元1021和1022，但是也可以对半导体电路102的其它单元执行类似的工艺。
40.图7图示了处于封装制造的中间阶段的图6的半导体封装件100的截面图，该封装制造在诸如例如管芯附接膜(daf)或粘合剂的附接层116已经针对单元1021和1022中的每一个被添加到半导体电路102的底部之后。
41.图8图示了处于封装制造的中间阶段的图7的半导体封装件100的截面图，该封装制造在单元1021和1022通过附接层116附接到释放层118并且使用模制工艺在半导体封装件100上形成保护性模具结构122之后。释放层118可以包括例如临时粘结材料、可移除带或任何其它材料。释放层118附接到衬底120，衬底120形成用于在封装工艺期间安装半导体电路102的单元1021和1022的结构。在一些实施例中，可以在半导体封装件上对保护性模具结构122进行包覆模制，并且然后使用工艺(诸如例如研磨、cmp或另一工艺)来使该保护性模具结构平坦化，以暴露第一介电层112和rdl 114。
42.图9图示了根据另一实施例的处于封装制造的中间阶段的图5的半导体封装件100的截面图。在该实施例中，从如图5中所示的半导体封装件100开始，将单元1021和1022分开并且通过如以上所描述的附接层116将它们附接到释放层118，而不首先图案化第一介电层112或沉积rdl 114。然后使用模制工艺在如图9所示的半导体封装件100上形成保护性模具结构122。可以(例如) 使用研磨、cmp或另一工艺来使保护性模具结构122平坦化，以暴露第一介电层112。在说明性实施例中，在图9的封装制造工艺之后，可以图案化并蚀刻第一介电层112以暴露钝化层104，并且可以以与以上针对图6描述的方式类似的方式沉积导电焊盘106和rdl 114，从而产生图8中所示的半导体封装件 100。
43.图10展示了处于封装制造的中间阶段的图8的半导体封装件100的截面图，该封装制造在第二介电层124的沉积、图案化和蚀刻、rdl 114的附加层1142的沉积、图案化和蚀
刻、第三介电层126的沉积、图案化和蚀刻以及rdl 114 的附加层1143的沉积、图案化和蚀刻之后。第二介电层124和第三介电层126 可以包括与以上针对第一介电层112描述的材料类似的材料，并且可以使用与以上针对第一介电层124描述的技术类似的技术来形成、图案化和蚀刻。在一些实施例中，例如在第二介电层124和第三介电层126包括光敏介电材料的情况下，可以利用涂覆、曝光和显影工艺来图案化和蚀刻第二介电层124和第三介电层126。可以使用诸如以上描述的用于沉积rdl 114的技术来沉积rdl 114 的附加部分1142和1143。
44.第二介电层124沉积在第一介电层112、rdl 114和保护性模具结构122 上，随后进行图案化和蚀刻以暴露rdl 114的第一部分1141。第二介电层124 的蚀刻可以对rdl 114的材料具有选择性。在第二介电层124包括光敏材料的实施例中，可以利用涂覆、曝光和显影工艺来图案化和蚀刻第二介电层124。在第二介电层124包括非光敏材料的实施例中，可以利用钻孔或其它蚀刻工艺来蚀刻第二介电层124。
45.使用以上描述的沉积技术将rdl 114的层1142沉积在rdl 114的部分1141上和第二介电层124上。使用与以上针对第一介电层112和第二介电层124描述的技术类似的技术来图案化rdl 114的层1142，并使用标准蚀刻工艺(诸如例如rie)根据图案来对该层进行蚀刻。例如，图案可以限定由rdl 114的层 1142形成的路径或连接。蚀刻可以对第二介电层124的材料具有选择性。
46.第三介电层126沉积在第二介电层124和rdl 114的层1142上，随后进行图案化和蚀刻以暴露rdl 114的层1142的一部分，例如，图10中显示为设置在rdl 114的层1143下方的部分。第三介电层124的蚀刻可以对rdl 114的材料具有选择性。在第三介电层126包括光敏材料的实施例中，可以利用涂覆、曝光和显影工艺来图案化和蚀刻第三介电层126。在第三介电层126包括非光敏材料的实施例中，可以利用钻孔或其它蚀刻工艺来蚀刻第三介电层126。
47.使用以上描述的沉积技术将rdl 114的层1143沉积在rdl 114的层1142的暴露部分上和第三介电层126上。使用与以上描述的用于rdl的层1142的技术类似的技术来图案化和蚀刻rdl 114的层1143。例如，图案可以限定由 rdl 114的层1143形成的路径或连接。蚀刻可以对第三介电层126的材料具有选择性。
48.图11图示了根据另一实施例的处于类似于图10的封装制造的中间阶段的半导体封装件100的截面图。在该实施例中，rdl 114的部分1141(图10)改为由导电膏128形成，诸如例如金属基膏或另一种导电膏，rdl 114的层1142沉积在导电膏128上。
49.图12图示了处于封装制造的中间阶段的图10的半导体封装件100的截面图，该封装制造在rdl 114的层1143的暴露部分上形成导体130之后。导体 130(有时也称为连接器或导电端子)被配置为将rdl 114电连接到将利用半导体封装件100的器件的电连接件。导体130可以包括例如焊球、受控塌陷芯片连接(c4)凸块、球栅阵列(bga)连接器、其组合或其它导电元件。导体 130可以包括诸如例如铜、铝、无铅合金(例如，金、锡、银、铝或铜合金)、铅合金(例如，铅锡合金)或适用于用作导体的其它材料，导体将rdl 114电连接到将利用半导体封装件100的器件的电连接件。
50.图13图示了处于封装制造的中间阶段的图12的半导体封装件100的截面图，该封装制造在在导体130、rdl 114和第三介电层126上方形成保护层132、在保护层132上形成支撑结构134以及将衬底120从释放层118去除之后。
51.保护层132可以以包括例如介电材料、emc或可以用于在剥离工艺期间保护导体130和rdl 114的任何其它材料。支撑结构134可以包括(例如)emc 或可以用于支撑半导体封装件100(例如，当被翻转以将衬底120从释放层118 去除时)的另一材料。可以使用以上描述的用于形成第一介电层112、emc 122 或半导体封装件100的其它部分的技术中的任一种来形成保护层132和支撑结构134。可以使用一种或多种普通的剥离技术(诸如例如化学剥离、滑动剥离、机械剥离和激光剥离)将衬底120从释放层118剥离。
52.图14图示了处于封装制造的中间阶段的图13的半导体封装件100的截面图，该封装制造在执行蚀刻或切割工艺以在半导体电路102的单元1021与1022之间向下切割沟道134穿过释放层118、保护性模具结构122、第二介电层124 和第三介电层126到达保护层132之后。在一些实施例中，可以使用以上描述的任何化学或机械技术(包括例如使用rie或另一种蚀刻技术的图案化和蚀刻、使用锯的机械切割、激光切割、或任何其它蚀刻或切割方法)来执行蚀刻或切割工艺。
53.可以利用进一步的工艺来去除保护层132和支撑结构134以实现如图1所示的半导体封装件100。例如，在一些实施例中，可以使用一种或多种蚀刻或其它工艺来去除保护层132和支撑结构134。例如，可以利用对rdl 114、第三介电层126和导体130具有选择性的定向蚀刻工艺(诸如例如rie)来去除保护层132和支撑结构134。在另一示例中，可以利用对半导体封装件100的任何其它暴露表面(例如，rdl 114、附接层116、保护性模具结构122、第三介电层126和导体130)具有选择性的非定向化学蚀刻工艺来去除保护层132 和支撑结构134。
54.本文使用的术语用于以下目的：仅描述具体实施例，并不旨在限制本发明。除非上下文另外清楚地说明，否则如本文所用，单数形式“一个/一种”和“所述”旨在包括复数形式。将进一步理解，当用于本说明书中时，术语“包括”和/或“包含”指示所说明的特征、整数、步骤、操作、元件和/或部件的存在，但并不排除一个或多个其它特征、整数、步骤、操作、元件、部件和/或其组的存在或添加。
55.在以下权利要求中的所有装置或步骤加功能元件的对应结构、材料、动作和等效物(如果有的话)旨在包括用于与如具体要求保护的其它要求保护的元件组合地执行功能的任何结构、材料或动作。已经出于说明和描述的目的呈现了本发明的公开实施例，但是其并非旨在是穷举的或者将本发明限制为所公开的形式。在不脱离本发明的范围和精神的情况下，许多修改和变化对于本领域的普通技术人员是显而易见的。选择并描述这些实施例是为了最好地解释本发明的原理和实际应用，并且使得本领域的其他普通技术人员能够理解本发明的具有各种修改的各种实施例，这些修改适合于所考虑的特定用途。