半导体器件及形成方法与流程

1.本技术涉及半导体技术领域，涉及但不限于一种半导体器件及形成方法。


背景技术：

2.相变存储器(phase change memory，pcm)是一种非易失性固态存储器技术，该技术利用相变材料在具有不同电阻的状态之间可逆的、热辅助的切换来进行信息的储存。
3.现有三维x-point存储器中，字线和位线由20纳米(nm)/20nm的线/间隔(l/s)图案形成，存储单元位于字线和位线的交叉点，该交叉点结构对字线和位线的单位面积上的电阻值要求高，不同区域的字线和位线上的压降差异较大。


技术实现要素：

4.有鉴于此，本技术实施例提供一种半导体器件及形成方法。
5.第一方面，本技术实施例提供一种半导体器件，所述半导体器件包括：
6.沿第一方向延伸的位线驱动和沿第二方向延伸的字线驱动；所述第一方向与所述第二方向互相垂直；
7.多条位线，位于所述字线驱动两侧，且与所述字线驱动平行；其中，所述多条位线在所述第一方向上间隔排布，且在所述第一方向上，靠近所述字线驱动的位线的尺寸参数小于远离所述字线驱动的位线的尺寸参数；
8.多条字线，位于所述位线驱动两侧，且与所述位线驱动平行；其中，所述多条字线在所述第二方向上间隔排布，且在所述第二方向上，靠近所述位线驱动的字线的尺寸参数小于远离所述位线驱动的字线的尺寸参数；
9.多个存储单元叠层，分别位于所述字线与相应的所述位线的交叉处，分别与所述字线和相应的所述位线连接。
10.在一些实施例中，在所述第一方向上，所述多条位线的尺寸参数呈梯度变化，远离所述字线驱动的位线的尺寸参数与靠近所述字线驱动的位线的尺寸参数之间的比值在1至4之间；
11.在所述第二方向上，所述多条字线的尺寸参数呈梯度变化，远离所述位线驱动的字线的尺寸参数与靠近所述位线驱动的字线的尺寸参数之间的比值在1至4之间。
12.在一些实施例中，靠近所述字线驱动的位线的尺寸参数和靠近所述位线驱动的字线的尺寸参数均在3纳米至1微米之间。
13.在一些实施例中，所述尺寸参数包括以下至少之一：长度、宽度和厚度；其中，所述长度是沿所述第一方向上的尺寸值，所述宽度是沿所述第二方向上的尺寸值，所述厚度是沿第三方向上的尺寸值；其中，所述第三方向、所述第一方向和所述第二方向两两相互垂直。
14.在一些实施例中，所述存储单元叠层位于所述字线与所述位线在第三方向上的投影重叠位置，且所述存储单元叠层位于所述字线与所述位线之间；
15.其中，所述第三方向、所述第一方向和所述第二方向两两相互垂直。
16.在一些实施例中，所述存储单元叠层至少包括：
17.在所述位线表面沿第三方向依次堆叠的第一电极层、选择器层、第二电极层、相变存储层和第三电极层；其中，所述选择器层包括双向阈值开关。
18.第二方面，本技术实施例提供一种半导体器件的形成方法，所述方法包括：
19.形成沿第一方向延伸的位线驱动和沿第二方向延伸的字线驱动；所述第一方向与所述第二方向互相垂直；
20.在所述位线驱动表面形成位于所述字线驱动两侧、与所述字线驱动平行且在所述第一方向上间隔排布的多条位线；其中，在所述第一方向上，靠近所述字线驱动的位线的尺寸参数小于远离所述字线驱动的位线的尺寸参数；
21.在所述多条位线表面对应形成多个存储单元叠层；
22.在所述多个存储单元叠层表面形成位于所述位线驱动两侧、与所述位线驱动平行且在所述第二方向上间隔排布的多条字线；其中，在所述第二方向上，靠近所述位线驱动的字线的尺寸参数小于远离所述位线驱动的字线的尺寸参数。
23.在一些实施例中，所述位线驱动和所述字线驱动通过以下步骤形成：
24.在衬底上形成第一掩膜层；
25.在所述第一掩膜层中形成沿第一方向延伸的第一凹槽和沿第二方向延伸的第二凹槽；其中，所述第一凹槽的延伸方向垂直于所述第二凹槽的延伸方向，且所述第一凹槽与所述第二凹槽相交；
26.填充所述第一凹槽，形成所述位线驱动；
27.填充所述第二凹槽，形成所述字线驱动。
28.在一些实施例中，所述多条位线通过以下步骤形成：
29.在所述位线驱动和所述字线驱动表面形成第二掩膜层；
30.在所述第二掩膜层中形成与所述字线驱动平行且在所述第一方向上间隔排布的多个第三凹槽；其中，所述第三凹槽显露部分位线驱动，且所述第三凹槽位于所述字线驱动两侧；在所述第一方向上，靠近所述字线驱动的第三凹槽的尺寸参数小于远离所述字线驱动的第三凹槽的尺寸参数；
31.填充所述多个第三凹槽，形成所述多条位线。
32.在一些实施例中，通过以下步骤在所述多个存储单元叠层表面形成所述多条字线：
33.在所述多个存储单元叠层表面形成第三掩膜层；
34.在所述第三掩膜层表面形成与所述位线驱动平行且在所述第二方向上间隔排布的多个第四凹槽；其中，所述第四凹槽显露部分字线驱动，且所述第四凹槽位于所述位线驱动两侧；在所述第二方向上，靠近所述位线驱动的第四凹槽的尺寸参数小于远离所述位线驱动的第四凹槽的尺寸参数；
35.填充所述多个第四凹槽，形成所述多条字线。
36.在一些实施例中，所述存储单元叠层位于所述字线与所述位线在第三方向上的投影重叠位置；其中，所述第三方向、所述第一方向和所述第二方向两两相互垂直；
37.其中，所述存储单元叠层包括依次堆叠在所述位线表面的第一电极层、选择器层、
第二电极层、相变存储层和第三电极层。
38.本技术实施例提供的半导体器件及形成方法中，半导体器件的多条位线位于字线驱动两侧，且与字线驱动平行，靠近字线驱动的位线的尺寸参数小于远离字线驱动的位线的尺寸参数，多条字线位于位线驱动两侧，且与位线驱动平行，靠近位线驱动的字线的尺寸参数小于远离位线驱动的字线的尺寸参数，使得远离字线驱动和位线驱动的字线和位线的单位面积上的电阻值较低，远离驱动区域的字线和位线与靠近驱动区域的字线和位线之间的压降差最小，半导体器件中每一存储单元的阈值电压更加平均，平衡了不同区域之间字线和位线的压降效应，提高了半导体器件的性能。
附图说明
39.在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
40.图1a是本技术实施例提供的浪涌电流模型的电路示意图；
41.图1b是本技术实施例提供的双向阈值开关的伏安特性图；
42.图2a至2d是本技术实施例提供的半导体器件的结构示意图；
43.图3是本技术实施例提供的半导体器件的形成方法的流程示意图；
44.图4a至4f是本技术实施例提供的半导体器件的形成过程的结构示意图；
45.附图标记：
46.101-双向阈值开关；102-相变材料；103-寄生电阻；104-电容；20-半导体器件；201-位线驱动；202-字线驱动；203-位线；204-字线；205-存储单元叠层；2051-第一电极层；2052-选择器层；2053-第二电极层；2054-相变存储层；2055-第三电极层；401-位线驱动；402-字线驱动；403-位线；404-第一电极层；405-选择器层；406-第二电极层；407-相变存储层；408-第三电极层；409-字线。
具体实施方式
47.下面将参照附图更详细地描述本技术的示例性实施方式。虽然附图中显示了本技术的示例性实施方式，然而应当理解，可以以各种形式实现本技术，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本技术，并且能够将本技术公开的范围完整的传达给本领域的技术人员。
48.在下文的描述中，给出了大量具体的细节以便提供对本技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本技术发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
49.在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
50.应当明白，当元件或层被称为“在
……
上”、“与
……
相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在
……
上”、“与
……
直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本技术必然存在第一元件、部件、区、层或部分。
51.在此使用的术语的目的仅在于描述具体实施例并且不作为本技术的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
52.相关技术的三维(three-dimensional，3d)x-point存储器中，字线和位线由20m/20nm l/s图案形成，相变存储单元位于字线和位线的交叉点，该交叉点结构对字线和位线的单位面积上的电阻值要求高，不同区域的字线和位线上的压降差异较大。
53.相变存储单元中存储的数据(即相变单元的晶态或非晶态)要通过读出电路读取，考虑到其呈现出来的直观特性为低阻或高阻态，因此，相变存储器都是通过在读使能信号及读电路的控制下，向相变存储器存储单元输入较小量值的电流或者电压，然后测量存储单元上的电压值或电流值来实现的。通过热自加热对pcm单元进行编程或擦除，以引发用以表示1和0的非晶态或结晶态。编程电流与pcm单元的尺寸和横截面积成正比。在单级pcm器件中，每个单元可以设置为两种状态之一，即“置位”状态(set)和“复位”状态(reset)，从而允许每个单元储存一个位。
54.在一些实施例中，3d pcm阵列读取操作是在字线和位线之间施加电压偏置v
read
，v
read
的幅值应在pcm的置位状态和复位状态的阈值电压(v
t
)之间。对于set单元，v
read
高于阈值电压，这将在位线处产生高电流；相反，对于reset单元，位线处的电流将很低。然而，通过set单元的高电流，会使得set单元的状态受到干扰，并且在3d x-point存储器阵列内，由于寄生电阻的阻值较小，以及电容的电容值较小，set单元靠近驱动器位置的位置将受到更严重的干扰。
55.在一些实施例中，图1a是本技术实施例提供的浪涌电流模型的电路示意图，图1b是本技术实施例提供的双向阈值开关的伏安特性图。如图1a和1b所示，在字线和位线之间施加电压偏置v
read
时，电流(i
(t)
)经过双向阈值开关101、相变材料102(例如硫族化合物，例如gst(锗-锑-碲))、寄生电阻103和电容104。在图1b中，实线1为set单元的伏安特性曲线，虚线2为reset单元的伏安特性曲线，当加载在半导体器件上的电压v
cell
低于v
th_set
(即set单元的阈值电压)时，半导体器件的电阻率高，阻值大电流流经半导体器件；当加载在半导体器件上的电压v
cell
高于v
th_set
时，双向阈值开关(ovonic threshold switch，ots)中会出现回冲现象，导致ots的电阻急剧下降，变为低阻状态，ots开启，v
cell
由电容维持，产生浪涌电流(inrush current，如图1b中的虚线箭头所示)，浪涌电流可流经半导体器件，如果浪涌电流过高，高于熔化电流(the melting current)时，电流产生热效应会影响存储单元的状态，导致读取干扰。
56.在一些实施例中，ots的开启状态是易挥发的，保持开启状态需要半导体器件两端维持一定的电压偏置，当加载在半导体器件上的电压v
cell
低于v
hold
(保持电压)时，ots的电阻急剧上升，变为高阻状态，ots关闭。
57.在一些实施例中，浪涌电流i
(t)
由i
0(t)
和τ
cell
决定，浪涌电流i
(t)
由公式(1)至(3)得到：
[0058][0059][0060]
τ
cell
＝(r
par
r
gst
r
ots(t,ts_ots)
)*c
par
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
(3)
[0061]
其中，i
0(t)
和τ
cell
为与电阻相关的参数；v
cell
为加载在半导体器件上的电压；r
par
为寄生电阻的电阻值；r
gst
为相变材料的电阻值；r
ots(t,ts_oтs)
为ots的电阻值；c
par
为电容的电容值。
[0062]
在一些实施例中，为了降低最大浪涌电流的值，选择电阻更高的寄生电阻和电容值更高的电容。在半导体器件中，在驱动器位置附近，寄生电阻的电阻值最低，电容的电容值最低，因此在驱动器位置附近受到最严重的浪涌电流影响。
[0063]
因此，本技术实施例提供一种半导体器件，其中，半导体器件的多条位线位于字线驱动两侧，且与字线驱动平行，靠近字线驱动的位线的尺寸参数小于远离字线驱动的位线的尺寸参数，多条字线位于位线驱动两侧，且与位线驱动平行，靠近位线驱动的字线的尺寸参数小于远离位线驱动的字线的尺寸参数，使得远离字线驱动和位线驱动的字线和位线的单位面积上的电阻值较低，远离驱动区域的字线和位线与靠近驱动区域的字线和位线之间的压降差最小，半导体器件中每一存储单元的阈值电压更加平均；靠近驱动区域的寄生电阻阻值和pcm存储单元的电阻高于远离驱动区域的寄生电阻阻值和pcm存储单元的电阻，如此，可以降低浪涌电流效应；远离驱动区域的pcm和ots的临界尺寸参数(critical dimension，cd)最大，而靠近驱动区域的pcm和ots的临界尺寸参数最小，因此，靠近驱动区域的ots单元v
t
高于远离驱动区域的ots单元v
t
，这可以平衡字线和位线之间的压降效应，提高半导体器件的性能。
[0064]
在本技术实施例中，图2a至2d是本技术实施例提供的半导体器件的结构示意图，如图2a所示，半导体器件20包括：位线驱动201、字线驱动202、多条位线203、多条字线204和多个存储单元叠层205。
[0065]
位线驱动201沿第一方向(即x方向)延伸，字线驱动202沿第二方向(即y方向)延伸。
[0066]
本技术实施例提供的半导体器件可以是3d x-point存储器，位线203、存储单元叠层205和字线204在第三方向(即z方向)上交替堆叠。其中，多条位线203位于字线驱动202两侧，且与字线驱动202平行。其中，多条位线203在第一方向(即x方向)上间隔排布，且在第一方向(即x方向)上，靠近字线驱动202的位线203的尺寸参数小于远离字线驱动202的位线203的尺寸参数。
[0067]
多条字线204位于位线驱动201两侧，且与位线驱动201平行；其中，多条字线204在第二方向(即y方向)上间隔排布，且在第二方向上，靠近位线驱动201的字线204的尺寸参数
小于远离位线驱动201的字线204的尺寸参数。
[0068]
多个存储单元叠层205分别位于字线204与相应的位线203的交叉处，分别与字线204和相应的位线203连接。
[0069]
在一些实施例中，尺寸参数包括以下至少之一：长度、宽度和厚度；其中，长度是沿第一方向上的尺寸值，宽度是沿第二方向上的尺寸值，厚度是沿第三方向上的尺寸值。
[0070]
在本技术实施例中将第一方向上的尺寸值定义为长度，对于垂直于第一方向延伸(即沿第二方向延伸)的位线203而言，位线203在第一方向的长度为位线自身的位线宽度，该位线宽度只针对位线203，不涉及定义的第一方向和第二方向。
[0071]
在一些实施例中，位线203的尺寸参数可以是沿第一方向上位线203的长度，也就是说，在第一方向上，靠近字线驱动202的位线203的长度a小于远离字线驱动202的位线203的长度b(即位线203在第一方向上的尺寸值)。在一些实施例中，位线203的尺寸参数还可以是沿第三方向上位线203的厚度，也就是说，在第三方向上，靠近字线驱动202的位线203的厚度小于远离字线驱动202的位线203的厚度(即位线203在第三方向上的尺寸值)，位线203在第三方向上的厚度变化可以与位线203在第一方向上的宽度变化同时存在，以使得靠近字线驱动202的位线203的尺寸参数小于远离字线驱动203的位线203的尺寸参数。
[0072]
在一些实施例中，字线204的尺寸参数可以是沿第二方向上字线204的宽度，也就是说，在第二方向上，靠近位线驱动201的字线204的宽度c小于远离位线驱动201的字线204的宽度d(即字线204在第二方向上的尺寸值)。在一些实施例中，字线204的尺寸参数还可以是沿第三方向上字线204的厚度，也就是说，在第三方向上，靠近位线驱动201的字线204的厚度小于远离位线驱动201的字线204的厚度(即字线204在第三方向上的尺寸值)，字线204在第三方向上的厚度变化可以与字线204在第二方向上的宽度变化同时存在，以使得靠近位线驱动201的字线204的尺寸参数小于远离位线驱动201的字线204的尺寸参数。
[0073]
在一些实施例中，当靠近字线驱动202的位线203的厚度小于远离字线驱动202的位线203的厚度时，还需在靠近字线驱动202的位线203上填充介质层，直至介质层表面与远离字线驱动202的位线203的表面平齐，且在字线与相应的位线的交叉处(即后续形成存储单元叠层处)形成凹槽，并填充导电层，以使得位线与存储单元叠层电连接。当靠近位线驱动201的字线204的厚度小于远离位线驱动201的字线204的厚度时，通过上述对位线表面进行填充的方式对字线表面进行介质层填充，并形成导电层，在此不再赘述。
[0074]
在一些实施例中，第一方向为x方向，第二方向为y方向，第三方向为z方向，第三方向、第一方向和第二方向之间两两相互垂直。
[0075]
在一些实施例中，位线203-存储单元叠层205-字线204-存储单元叠层205的顺序结构可以沿第三方向(即z方向)重复以实现三维堆叠配置。在本技术实施例中，可通过选择性地激活单个存储单元连接的字线和位线来存取该单元。
[0076]
在一些实施例中，图2b是本技术实施例提供的半导体器件的俯视图，如图2b所示，在第一方向(即x方向)上，多条位线203在字线驱动202一侧的尺寸参数呈梯度变化，靠近字线驱动202的位线203的尺寸参数最小，位线203与字线驱动202的距离越远，位线203在第一方向上的尺寸参数越大，例如，图2b中，在第一方向上(即x方向上)，位线203的长度变化可以是a《b《c《d。
[0077]
在一些实施例中，远离字线驱动202的位线203的尺寸参数与靠近字线驱动202的
位线203的尺寸参数之间的比值在1至4之间。靠近字线驱动202的位线203的尺寸参数均在3纳米至1微米之间，在本技术实施例中，靠近字线驱动202的位线203的长度和厚度均在3纳米至1微米之间。
[0078]
请继续参照图2b，在第二方向(即y方向)上，多条字线204在位线驱动201一侧的尺寸参数呈梯度变化，靠近位线驱动201的字线204的尺寸参数最小，字线204与位线驱动201的距离越远，字线204在第一方向上的尺寸参数越大，例如图2b中，在第二方向上(即y方向上)，字线204的宽度变化可以是e《f《g《h。
[0079]
在一些实施例中，远离位线驱动201的字线204的尺寸参数与靠近位线驱动201的字线204的尺寸参数之间的比值在1至4之间，靠近位线驱动201的字线204的尺寸参数均在3纳米至1微米之间，在本技术实施例中，靠近位线驱动201的字线204的宽度和厚度均在3纳米至1微米之间。
[0080]
在一些实施例中，存储单元叠层位于字线与位线在第三方向上的投影重叠位置，即图2b中的交叉点，且存储单元叠层位于字线与位线之间，因此，俯视图中未显示。
[0081]
需要说明的是，图2b仅示例性的给出了半导体器件的局部示意图，在一些实施例中，衬底(在位线驱动201和字线驱动202下面，为了图示更加清楚，图中未显示衬底)上可以有至少一个位线驱动201和至少一个字线驱动202，如图2c所示，图中有两个沿第一方向(即x方向)延伸的位线驱动201和两个沿第二方向(即y方向)延伸的字线驱动202。这里，在第一方向(即x方向)上，靠近字线驱动202的位线203的尺寸参数(例如长度)最小，位线203与字线驱动202的距离越远，位线203在第一方向上的尺寸参数越大，在第二方向(即y方向)上，靠近位线驱动201的字线204的尺寸参数(例如宽度)最小，字线204与位线驱动201的距离越远，字线204在第一方向上的尺寸参数越大。
[0082]
请继续参照图2b，在一些实施例中，在第一方向上，靠近字线驱动202的位线203的尺寸参数在3纳米至1微米之间；在第二方向上，靠近位线驱动201的字线204的尺寸参数在3纳米至1微米之间，在本技术实施例中，也可以根据需求来确定位线203和字线204的尺寸参数。
[0083]
在一些实施例中，可以是相邻的每条位线203和字线204都具有尺寸参数变化，也可以是相邻的多条位线203和字线204具有尺寸参数变化，例如，最靠近字线驱动202的三条位线在第一方向上的长度相同，为h1，与远离字线驱动202的三条相邻位线，在第一方向上的长度为h2，且h2大于h1。因此，本技术实施例中位线203和字线204靠近驱动的位置尺寸参数最小，远离驱动的位置尺寸参数最大，对位线203和字线204的尺寸参数变化方式不做限制，可以是梯度增加，也可以是随机增加。
[0084]
在一些实施例中，存储单元叠层205至少包括在位线203表面依次堆叠的第一电极层2051、选择器层2052、第二电极层2053、相变存储层2054和第三电极层2055。
[0085]
在一些实施例中，图2d是本技术实施例提供的存储单元叠层的结构示意图，如图2d所示，存储单元叠层205位于位线203和字线204之间，且存储单元叠层205分别与位线203和字线204连接。在本技术实施例中，第一电极层2051、第二电极层2053和第三电极层2055可以由碳电极层或导电材料形成，导电材料通常是金属材料(例如，纯金属或金属化合物、合金或其它混合物)或掺杂的半导体材料；相变存储层2054可以由相变材料组成；位线203和字线204可以是钨或钴等材料；选择器层2052可以是ots(双向阈值开关)。
[0086]
本技术实施例通过将半导体器件的多条位线放置于字线驱动两侧，且位线与字线驱动平行，靠近字线驱动的位线的尺寸参数小于远离字线驱动的位线的尺寸参数，多条字线位于位线驱动两侧，且字线与位线驱动平行，靠近位线驱动的字线的尺寸参数小于远离位线驱动的字线的尺寸参数，使得远离字线驱动和位线驱动的字线和位线的单位面积上的电阻值(电阻率/尺寸参数)较低，远离驱动区域的字线和位线与靠近驱动区域的字线和位线之间的压降差最小，半导体器件中每一存储单元的阈值电压更加平均；靠近驱动区域的寄生电阻阻值和pcm存储单元的电阻高于远离驱动区域的寄生电阻阻值和pcm存储单元的电阻，如此，可以降低浪涌电流效应；远离驱动区域的pcm和ots的临界尺寸参数(critical dimension，cd)最大，而靠近驱动区域的pcm和ots的临界尺寸参数最小，因此，靠近驱动区域的ots单元v
t
高于远离驱动区域的ots单元v
t
，这可以平衡字线和位线之间的压降效应，提高半导体器件的性能。
[0087]
基于上述半导体器件的结构，本技术实施例再提供一种半导体器件的形成方法，图3是本技术实施例提供的半导体器件的形成方法的流程示意图，如图3所示，半导体结构的形成方法包括以下步骤：
[0088]
步骤s301、形成沿第一方向延伸的位线驱动和沿第二方向延伸的字线驱动；第一方向与第二方向互相垂直。
[0089]
步骤s302、在位线驱动表面形成位于字线驱动两侧、与字线驱动平行且在第一方向上间隔排布的多条位线；其中，在第一方向上，靠近字线驱动的位线的尺寸参数小于远离字线驱动的位线的尺寸参数。
[0090]
步骤s303、在多条位线表面对应形成多个存储单元叠层。
[0091]
步骤s304、在多个存储单元叠层表面形成位于位线驱动两侧、与位线驱动平行且在第二方向上间隔排布的多条字线；其中，在第二方向上，靠近位线驱动的字线的尺寸参数小于远离位线驱动的字线的尺寸参数。
[0092]
图4a至4f是本技术实施例提供的半导体器件的形成过程的结构示意图，接下来请参考图4a至4f，对本技术实施例提供的半导体器件的形成方法进一步地详细说明。
[0093]
接下来请参考图4a，执行步骤s301、形成沿第一方向延伸的位线驱动401和沿第二方向延伸的字线驱动402。
[0094]
在一些实施例中，步骤s301可以通过以下步骤来实现：
[0095]
步骤s3011、在衬底上形成第一掩膜层。
[0096]
步骤s3012、在第一掩膜层中形成沿第一方向延伸的第一凹槽和沿第二方向延伸的第二凹槽；其中，第一凹槽的延伸方向垂直于第二凹槽的延伸方向，且第一凹槽与第二凹槽相交。
[0097]
步骤s3013、填充第一凹槽，形成位线驱动。
[0098]
步骤s3014、填充第二凹槽，形成字线驱动。
[0099]
如图4a所示，其中(a)图是本技术实施例提供的半导体器件的形成过程中半导体器件结构的俯视图，(b)图为(a)图中沿a1-a2处的半导体器件正视图，后续附图说明中不再进行解释(a)图和(b)图的位置关系，需要说明的是，为使半导体器件结构更加清楚，附图中对介质层等填充结构并未示出。
[0100]
在本技术实施例中，为了方便展示半导体器件中各部件的位置关系，附图中未显
示第一掩膜层、第一凹槽和第二凹槽。这里可以通过任意一种合适的沉积工艺在衬底400表面形成第一掩膜层，并在第一掩膜层中通过湿法刻蚀或干法刻蚀形成沿第一方向延伸的第一凹槽和沿第二方向延伸的第二凹槽，填充第一凹槽，形成位线驱动401，填充第二凹槽，形成字线驱动402。这里，第一方向为x方向，第二方向为y方向。
[0101]
在一些实施例中，第一掩膜层可以是光刻胶、氮化硅或氧化硅等绝缘材料。
[0102]
在一些实施例中，还可以在衬底400表面直接沉积形成相互垂直的位线驱动401与字线驱动402。本技术实施例的衬底400可以是硅衬底，衬底400也可以包括其他半导体元素，例如：锗(ge)，或包括半导体化合物，例如：碳化硅(sic)、砷化镓(gaas)、磷化镓(gap)、磷化铟(inp)、砷化铟(inas)或锑化铟(insb)，或包括其他半导体合金，例如：硅锗(sige)、磷化砷镓(gaasp)、砷化铟铝(alinas)、砷化镓铝(algaas)、砷化铟镓(gainas)、磷化铟镓(gainp)、或磷砷化铟镓(gainasp)或其组合。
[0103]
在一些实施例中，可以通过任意一种合适的沉积工艺形成位线驱动401与字线驱动402，例如，化学气相沉积工艺、物理气相沉积(physical vapor deposition，pvd)工艺、原子层沉积(atomic layer deposition，ald)工艺、旋涂工艺、涂敷工艺或者炉管工艺。
[0104]
在一些实施例中，位线驱动401与字线驱动402可以是导电材料，通常是金属材料(例如，纯金属或金属化合物、合金或其它混合物)或掺杂的半导体材料。
[0105]
在一些实施例中，步骤s302可以通过以下步骤来实现：
[0106]
步骤s3021、在位线驱动和字线驱动表面形成第二掩膜层。
[0107]
步骤s3022、在第二掩膜层中形成与字线驱动平行且在第一方向上间隔排布的多个第三凹槽；其中，第三凹槽显露部分位线驱动，且第三凹槽位于字线驱动两侧；在第一方向上，靠近字线驱动的第三凹槽的尺寸参数小于远离字线驱动的第三凹槽的尺寸参数。
[0108]
步骤s3023、填充多个第三凹槽，形成多条位线。
[0109]
接下来可以参考图4b，在位线驱动401、字线驱动402和剩余的第一掩膜层(图中未示出)表面形成第二掩膜层(图中未示出)，可以通过湿法刻蚀或干法刻蚀的方法在第二掩膜层中形成与字线驱动402平行且在第一方向(即x方向)上间隔排布的多个第三凹槽(图中未示出)，通过任意一种合适的沉积工艺填充多个第三凹槽，形成多条位线403。
[0110]
在一些实施例中，第二掩膜层材料可以与第一掩膜层的材料相同或不同，第二掩膜层的材料也可以是光刻胶、氮化硅或氧化硅等绝缘材料。
[0111]
在一些实施例中，由于在第一方向上，靠近字线驱动402的第三凹槽的尺寸参数小于远离字线驱动402的第三凹槽的尺寸参数，因此，在第一方向上，靠近字线驱动402的位线403的尺寸参数小于远离字线驱动402的位线403的尺寸参数。
[0112]
在一些实施例中，尺寸参数包括以下至少之一：长度、宽度和厚度。
[0113]
在一些实施例中，位线403可以是钨或钴等材料。
[0114]
本技术实施例靠近字线驱动的位线的尺寸参数小于远离字线驱动的位线的尺寸参数，使得远离字线驱动的位线的单位面积上的电阻值(电阻率/尺寸参数)较低，远离驱动区域的位线与靠近驱动区域的位线之间的压降差最小，半导体器件中每一存储单元的阈值电压更加平均。
[0115]
在一些实施例中，步骤s303可以通过以下步骤来实现：
[0116]
步骤s3031、在每一位线的表面依次形成多个第一电极层、选择器层和第二电极
层。
[0117]
步骤s3032、在第二电极层表面依次形成相变存储层和第三电极层，以形成存储单元叠层。
[0118]
在一些实施例中，在每一位线的表面形成的多个存储单元叠层的位置可以是字线与位线的交叉位置，存储单元叠层分别与字线和位线连接。
[0119]
接下来可以参考图4c至4e，通过任意一种合适的沉积工艺在每一位线403的表面形成多个第一电极层404、在第一电极层404表面依次形成选择器层405和第二电极层406。这里，选择器层405可以是双向阈值开关。在第二电极层406表面依次相变存储层407和第三电极层408，以形成存储单元叠层。
[0120]
在一些实施例中，第一电极层404、第二电极层406和第三电极层408可以是碳电极层或导电材料形成，通常是金属材料(例如，纯金属或金属化合物、合金或其它混合物)或掺杂的半导体材料。相变存储层407可以由相变材料形成，例如，硫族化合物，比如gst(锗-锑-碲)。
[0121]
接下来请参照图4f，执行步骤s304，步骤s304可以通过以下步骤形成：
[0122]
步骤s3041、在多个存储单元叠层表面形成第三掩膜层。
[0123]
步骤s3042、在第三掩膜层表面形成与位线驱动平行且在第二方向上间隔排布的多个第四凹槽；其中，第四凹槽显露部分字线驱动，且第四凹槽位于位线驱动两侧；在第二方向上，靠近位线驱动的第四凹槽的尺寸参数小于远离位线驱动的第四凹槽的尺寸参数。
[0124]
步骤s3043、填充多个第四凹槽，形成多条字线。
[0125]
在一些实施例中，在形成字线之前，还可以填充每一存储单元叠层之间的间隙，形成隔离层(图中未示出)，隔离层的表面与存储单元叠层表面平齐(即与第三电极层408的表面平齐)。
[0126]
在一些实施例中，在多个存储单元叠层和隔离层表面形成第三掩膜层(图中未示出)，在第三掩膜层表面形成与位线驱动401平行且在第二方向上间隔排布的多个第四凹槽(图中未示出)，第四凹槽显露部分字线驱动402，且第四凹槽位于位线驱动401两侧；在第二方向上，靠近位线驱动401的第四凹槽的尺寸参数小于远离位线驱动401的第四凹槽的尺寸参数。填充多个第四凹槽，形成多条字线409，由于靠近位线驱动401的第四凹槽的尺寸参数小于远离位线驱动401的第四凹槽的尺寸参数，因此，靠近位线驱动401的字线409的尺寸参数小于远离位线驱动401的字线409的尺寸参数。
[0127]
在一些实施例中，字线409可以是钨或钴等材料。第三掩膜层的材料与第一掩膜层和第二掩膜层的材料相同或不同。
[0128]
在一些实施例中，存储单元叠层位于字线409与位线403在第三方向上的投影重叠位置。
[0129]
本技术实施例形成的半导体器件，远离字线驱动和位线驱动的字线和位线的单位面积上的电阻值(电阻率/尺寸参数)较低，远离驱动区域的字线和位线与靠近驱动区域的字线和位线之间的压降差最小，半导体器件中每一存储单元的阈值电压更加平均；靠近驱动区域的寄生电阻阻值和pcm存储单元的电阻高于远离驱动区域的寄生电阻阻值和pcm存储单元的电阻，如此，可以降低浪涌电流效应；远离驱动区域的pcm和ots的临界尺寸参数(critical dimension，cd)最大，而靠近驱动区域的pcm和ots的临界尺寸参数最小，因此，
靠近驱动区域的ots单元v
t
高于远离驱动区域的ots单元v
t
，这可以平衡字线和位线之间的压降效应，提高半导体器件的性能。
[0130]
本技术所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过非目标的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合。
[0131]
上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元，即可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。
[0132]
本技术所提供的几个方法实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例。
[0133]
以上所述，仅为本技术实施例的一些实施方式，但本技术实施例的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本技术实施例揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本技术实施例的保护范围之内。因此，本技术实施例的保护范围应以权利要求的保护范围为准。