形成微电子装置的方法和相关微电子装置、存储器装置和电子系统与流程

形成微电子装置的方法和相关微电子装置、存储器装置和电子系统
1.优先权要求
2.本技术要求2021年1月28日提交的美国专利申请第17/161,313号“形成微电子装置的方法和相关微电子装置、存储器装置和电子系统(methods of forming microelectronic devices,and related microelectronic devices,memory devices,and electronic systems)”的提交日的权益。
技术领域
3.在各种实施例中，本公开大体上涉及微电子装置设计和制造领域。更特定来说，本公开涉及形成微电子装置的方法和相关微电子装置、存储器装置和电子系统。


背景技术：

4.微电子行业的持续目标为增大例如非易失性存储器装置(例如，nand快闪存储器装置)的存储器装置的存储器密度(例如，每存储器裸片的存储器单元数目)。增大非易失性存储器装置中的存储器密度的一种方式为利用竖直存储器阵列(也称为“三维(3d)存储器阵列”)架构。常规竖直存储器阵列包含延伸穿过一或多个导电堆叠结构中的开口的竖直存储器串，所述导电堆叠结构包含导电结构和绝缘结构的层次。每一竖直存储器串可包含串联耦合到竖直堆叠的存储器单元的串联组合的至少一个选择装置。相比于具有常规平面(例如，二维)晶体管布置的结构，这种配置准许通过在裸片上朝上(例如，竖直)构建阵列来使更多数目的开关装置(例如，晶体管)位于裸片区域的单元(即，所消耗的有源表面的长度和宽度)中。
5.随着导电特征的尺寸和间隔减小，多层级布线结构已用于存储器装置(例如，3d nand快闪存储器装置)中以将导电特征彼此电连接。存储器装置包含在不同层级处的布线结构，其中所述布线结构由导电材料形成以提供穿过存储器装置的导电通路。随着导电特征的尺寸和间隔持续减小，存储器装置内的邻近导电特征之间的寄生(例如，杂散)电容增大。增大的寄生电容引起存储器装置的较高功率需求和延迟。


技术实现要素：

6.本文中所描述的实施例包含形成微电子装置的方法和相关微电子装置、存储器装置和电子系统。根据本文中所描述的一个实施例，一种形成微电子装置的方法包括：形成包括布置成层次的竖直交替的绝缘结构和导电结构的堆叠结构，所述层次中的每一个个别地包括所述绝缘结构中的一个和所述导电结构中的一个；在所述堆叠结构之上形成牺牲材料；形成竖直延伸穿过所述堆叠结构和所述牺牲材料的柱结构；在所述柱结构的上部部分内形成导电插塞结构；形成竖直延伸穿过所述堆叠结构和所述牺牲材料的狭槽；至少部分地去除所述牺牲材料以形成水平插入在所述导电插塞结构之间的开口；和在所述开口内形成低k介电材料。
7.根据本文中所描述的额外实施例，一种微电子装置包括：柱结构，其竖直延伸穿过布置成层次的竖直交替的绝缘结构和导电结构的堆叠结构，所述层次中的每一个个别地包括所述绝缘结构中的一个和所述导电结构中的一个；导电线，其位于所述堆叠结构之上且耦合到所述柱结构；导电插塞结构，其位于所述柱结构的上部部分内，所述导电插塞结构耦合到所述导电线和所述柱结构；和低k介电材料，其水平插入在彼此水平相邻的至少两个导电插塞结构之间。
8.此外，根据本文中所描述的额外实施例，一种存储器装置包括：存取线，其在第一水平方向上延伸；数据线，其在与所述第一水平方向正交的第二水平方向上延伸；存储器单元，其接近所述存取线与所述数据线的相交点；互连结构，其竖直位于所述数据线与所述存储器单元之间且与所述数据线和所述存储器单元电连通；接触结构，其竖直位于所述互连结构与所述存储器单元之间且与所述互连结构和所述存储器单元电连通；和导电插塞结构，其竖直位于所述接触结构与所述存储器单元之间且与所述接触结构和所述存储器单元电连通，所述导电插塞结构通过低k介电材料和至少一个气隙彼此水平分离。
9.根据本文中所描述的另外实施例，一种电子系统包括：处理器；和存储器装置，其可操作地耦合到所述处理器且包括至少一个微电子装置，所述至少一个微电子装置包括：竖直结构，其延伸穿过交替的导电材料和介电材料的堆叠，所述竖直结构中的每一个包括：通道结构，其横向邻近于绝缘材料且大体上包围所述绝缘材料；和导电插塞结构，其邻近于所述通道结构；最上部导电栅极结构，其横向邻近于所述竖直结构，所述导电插塞结构的下部表面位于所述最上部导电栅极结构的上部表面的平面处或上方；低k介电材料，其在所述导电插塞结构的高程层级处将所述竖直结构彼此横向分离；和气隙，其横向位于所述导电插塞结构与所述低k介电材料之间。
附图说明
10.图1a至1g为说明根据本公开的实施例的形成微电子装置的方法的简化部分横截面图；
11.图2为根据本公开的实施例的通过参考图1a至1g所描述的方法形成的微电子装置的简化部分横截面图；
12.图3为根据本公开的实施例的电子系统的框图；且
13.图4为根据本公开的实施例的基于处理器的系统的框图。
具体实施方式
14.以下描述提供具体细节，例如材料组成、形状和大小，以便提供对本公开的实施例的充分描述。然而，所属领域的一般技术人员将理解，本公开的实施例可在不采用这些具体细节的情况下实践。实际上，可结合行业中采用的常规微电子装置制造技术来实践本公开的实施例。另外，下文提供的描述不形成用于制造微电子装置(例如，存储器装置，例如3d nand快闪存储器装置)的完整过程流程。下文所描述的结构并不形成完整的微电子装置。下文仅详细描述理解本公开的实施例所必需的那些过程动作和结构。用以根据所述结构形成完整微电子装置的额外动作可通过常规制造技术进行。
15.本文中呈现的附图仅出于说明性目的，且并不意图为任何特定材料、组件、结构、
装置或系统的实际视图。作为例如制造技术和/或公差的结果，将预期与附图中描绘的形状不同的变化。因此，本文中所描述的实施例不应解释为限于如所说明的特定形状或区，而是包含例如由制造引起的形状偏差。举例来说，说明或描述为方框形的区可具有粗糙和/或非线性特征，且说明或描述为圆形的区可包含一些粗糙和/或线性特征。此外，所说明的锐角可为圆形的，且反之亦然。因此，图中所说明的区在性质上为示意性的，且其形状并不意图说明区的精确形状且不限制本权利要求书的范围。图式未必按比例。另外，图之间的共同元件可保留相同数字编号。
16.如本文中所使用，术语“竖直”、“纵向”、“水平”和“横向”是参考结构的主平面且未必由地球重力场限定。“水平”或“横向”方向为大体上平行于结构的主平面的方向，而“竖直”或“纵向”方向为大体上垂直于结构的主平面的方向。结构的主平面由与结构的其它表面相比具有相对较大面积的结构的表面限定。参考图，“水平”或“橫向”方向可垂直于所指示“z”轴，且可平行于所指示“x”轴和/或平行于所指示“y”轴；且“竖直”或“纵向”方向可平行于所指示“z”轴，可垂直于所指示“x”轴，且可垂直于所指示“y”轴。
17.如本文中所使用，将元件称为在另一元件“上”或“之上”意味着且包含所述元件直接在另一元件的顶部上、直接邻近于(例如，直接横向邻近于、直接竖直邻近于)另一元件、直接在另一元件之下，或与另一元件直接接触。其还包含所述元件间接在另一元件的顶部上、间接邻近于(例如，间接横向邻近于、间接竖直邻近于)另一元件、间接在另一元件之下或靠近另一元件，其中其它元件存在于其间。相比之下，当将一元件称为“直接”在另一元件“上”或“直接邻近于”另一元件时，不存在介入元件。
18.如本文中所使用，例如“在
…
之下”、“下方”、“下部”、“底部”、“上方”、“上部”、“顶部”、“前面”、“后面”、“左方”、“右方”和其类似物的空间相对术语可出于易于描述的目的而使用，以描述如图中所说明的一个元件或特征与另一元件或特征的关系。除非另外规定，否则除图中所描绘的定向以外，空间相对术语还意图涵盖材料的不同定向。举例来说，如果图中的材料倒置，那么描述为在其它元件或特征“下方”或“之下”或“下”或“底部上”的元件将定向于所述其它元件或特征的“上方”或“顶部上”。因此，术语“下方”可取决于使用术语的上下文来涵盖上方和下方两种定向，这对于所属领域的技术人员将显而易见。材料可以其它方式定向(例如，旋转90度、倒置、翻转)，且本文中所使用的空间相对描述词可相应地进行解释。
19.如本文中所使用，描述为彼此“相邻”的特征(例如，区、材料、结构、装置)意味着且包含位于彼此最接近(例如，最靠近)处的所公开一或多个标识的特征。不匹配“相邻”特征的所公开一或多个标识的额外特征(例如，额外区、额外材料、额外结构、额外装置)可安置在“相邻”特征之间。换句话说，“相邻”特征可定位成直接彼此邻近，使得无其它特征介入于“相邻”特征之间；或“相邻”特征可定位成彼此间接邻近，使得具有除与至少一个“相邻”特征中的至少一个相关联的标识外的标识的至少一个特征定位于“相邻”特征之间。因此，描述为彼此“竖直相邻”的特征意味着且包含位于彼此最竖直接近(例如，最竖直靠近)处的所公开一或多个标识的特征。此外，描述为彼此“水平相邻”的特征意味着且包含位于彼此最水平接近(例如，最水平靠近)处的所公开一或多个标识的特征。
20.如本文中所使用，术语“间距”是指两个邻近(例如，相邻)特征中的相同点之间的距离。
21.如本文中所使用，除非上下文另外明确指示，否则单数形式“一(a/an)”和“所述(the)”意图也包含复数形式。
22.如本文中所使用，“和/或”包含相关联所列项目中的一或多个的任何和所有组合。
23.如本文中所使用，词组“耦合到”是指以操作方式彼此连接(例如通过直接欧姆连接或通过间接连接(例如，借助于另一结构)电连接)的结构。
24.如本文中所使用，关于给定参数、特性或条件的术语“大体上”意味着且包含所属领域的一般技术人员将理解的给定参数、特性或条件符合变异度(例如在可接受公差内)的程度。作为实例，取决于大体上符合的特定参数、特性或条件，参数、特性或条件可至少百分之90.0符合、至少百分之95.0符合、至少百分之99.0符合、至少百分之99.9符合，或甚至百分之100.0符合。
25.如本文中所使用，参考特定参数的数值的“约”或“大约”包含所述数值，且所属领域的技术人员将理解的与所述数值的偏差度在特定参数的可接受公差内。举例来说，参考数值的“约”或“大约”可包含额外数值，所述额外数值在所述数值的百分之90.0到百分之108.0范围内，例如在所述数值的百分之95.0到百分之105.0范围内、在所述数值的百分之97.5到百分之102.5范围内、在所述数值的百分之99.0到百分之101.0范围内、在所述数值的百分之99.5到百分之100.5范围内或在所述数值的百分之99.9到百分之100.1范围内。
26.如本文中所使用，术语“可选择性蚀刻的”意味着且包含展现相对于暴露于相同蚀刻化学物质的另一材料的暴露于给定蚀刻化学物质的较大蚀刻速率的材料。举例来说，材料可展现比另一材料的蚀刻速率大至少约三倍(3
×
)，例如比另一材料的蚀刻速率大约五倍(5
×
)的蚀刻速率，例如比另一材料的蚀刻速率大约十倍(10
×
)、约二十倍(20
×
)或约四十倍(40
×
)的蚀刻速率。所属领域的一般技术人员可选择用于选择性地蚀刻期望材料的蚀刻化学物质和蚀刻条件。
27.如本文中所使用，术语“牺牲”在参考材料或结构使用时意味着且包含在制造工艺期间形成但在制造工艺完成前去除(例如，大体上去除)的材料或结构。
28.如本文中所使用，术语“气隙”意味着延伸到另一区或材料中或延伸穿过另一区或材料或延伸于另一区或材料之间的体积，从而在所述另一区或材料中或在所述另一区或材料之间留下空隙，所述空隙没有固体和/或液体材料。“气隙”不必没有气态材料(例如，空气、氧、氮、氩、氦或其组合)且不必含有“空气”。“气隙”可为但不必为空隙(例如，未填充的体积、真空)。
29.如本文中所使用，术语“存储器装置”意味着且包含展现存储器功能性但不必限于存储器功能性的微电子装置。换句话说，且仅作为举例，术语“存储器装置”意味着且不仅包含常规存储器(例如，常规易失性存储器，例如常规动态随机存取存储器(dram)；常规非易失性存储器，例如常规nand存储器)，而且包含专用集成电路(asic)(例如，芯片上系统(soc))、组合逻辑与存储器的微电子装置，和并入有存储器的图形处理单元(gpu)。
30.如本文中所使用，“导电材料”意味着且包含例如以下中的一或多种的导电材料：金属(例如，钨(w)、钛(ti)、钼(mo)、铌(nb)、钒(v)、铪(hf)、钽(ta)、铬(cr)、锆(zr)、铁(fe)、钌(ru)、锇(os)、钴(co)、铑(rh)、铱(ir)、镍(ni)、钯(pa)、铂(pt)、铜(cu)、银(ag)、金(au)、铝(al))；合金(例如，基于co的合金、基于fe的合金、基于ni的合金、基于fe和ni的合金、基于co和ni的合金、基于fe和co的合金、基于co和ni和fe的合金、基于al的合金、基于cu
的合金、基于镁(mg)的合金、基于ti的合金、钢、低碳钢、不锈钢)；含导电金属材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)；和导电掺杂半导体材料(例如，导电掺杂多晶硅、导电掺杂锗(ge)、导电掺杂硅锗(sige))。另外，“导电结构”意味着且包含由导电材料形成且包含导电材料的结构。
31.如本文中所使用，“绝缘材料”意味着且包含电绝缘材料，例如至少一种介电氧化物材料(例如，氧化硅(sio
x
)、磷硅酸盐玻璃、硼硅玻璃、硼磷硅玻璃、氟硅酸盐玻璃、氧化铝(alo
x
)、氧化铪(hfo
x
)、氧化铌(nbo
x
)、氧化钛(tio
x
)、氧化锆(zro
x
)、氧化钽(tao
x
)和氧化镁(mgo
x
)中的一或多种)、至少一种介电氮化物材料(例如，氮化硅(siny))、至少一种介电氮氧化物材料(例如，氮氧化硅(sio
x
ny))和至少一种介电碳氧氮化物材料(例如，碳氧氮化硅(sio
xcz
ny))中的一或多种。本文中包含“x”、“y”和“z”中的一或多个的化学式(例如，sio
x
，alo
x
，hfo
x
，nbo
x
，tio
x
，siny，sio
x
ny，sio
xcz
ny)表示含有一个元素的“x”个原子、另一元素的“y”个原子和额外元素(如果存在)的“z”个原子针对另一元素(例如，si、al、hf、nb、ti)的每一个原子的平均比的材料。由于化学式表示相对原子比而不是严格的化学结构，所以绝缘材料可包括一或多种化学计量化合物和/或一或多种非化学计量化合物，且“x”、“y”和“z”(如果存在)的值可为整数或可为非整数。如本文中所使用，术语“非化学计量化合物”意味着且包含具有无法由明确限定的自然数的比表示且违反定比定律(law of definite proportions)的某一元素组成的化合物。另外，“绝缘结构”意味着且包含由绝缘材料形成且包含绝缘材料的结构。
32.如本文中所使用，术语“低k介电材料”意味着且包含介电材料，例如具有低于氮化硅(si3n4)材料、氧化硅(sio
x
、sio2)材料或包含硅原子、碳原子、氧原子和氢原子的掺碳氧化硅材料的介电常数的介电常数(k)的介电氮化物材料或介电氧化物材料。二氧化硅的介电常数从约3.7到约3.9且氮化硅的介电常数为约7.5。术语“低k介电材料”为相对术语且通过其介电常数的相对值而区别于术语“介电材料”。
33.除非另外规定，否则本文中所描述的材料可通过常规技术形成，所述技术包含但不限于旋涂、毯式涂布、化学气相沉积(cvd)、原子层沉积(ald)、等离子体增强式ald、物理气相沉积(pvd)、等离子体增强式化学气相沉积(pecvd)或低压化学气相沉积(lpcvd)。替代地，材料可原位生长。取决于待形成的具体材料，用于沉积或生长所述材料的技术可由所属领域的技术人员选择。除非上下文另外指示，否则可通过包含但不限于以下各项的任何合适技术来实现材料的去除：蚀刻、研磨平坦化(例如，化学-机械平坦化)，或其它已知方法。
34.图1a至1g说明根据本公开的实施例的形成用于微电子装置(例如，存储器装置，例如3d nand快闪存储器装置)的微电子装置结构的方法。参考图1a，展示待用以形成本公开的设备(例如，微电子装置、存储器装置)的部分制造的微电子装置结构100。在图1a中所示的工艺阶段处的部分制造的微电子装置结构100可通过未在本文中详细描述的常规技术形成。微电子装置结构100包含堆叠结构102，所述堆叠结构102包含至少两种不同材料的竖直交替序列。举例来说，堆叠结构102可包含布置成层次105的绝缘结构106和导电结构108的竖直交替序列。
35.堆叠结构102的绝缘结构106可由至少一种介电材料形成且包含至少一种介电材料。在一些实施例中，绝缘结构106由二氧化硅(sio2)形成且包含二氧化硅。可使用一或多种常规沉积技术形成绝缘结构106，所述沉积技术包含但不限于常规cvd工艺或常规ald工
艺中的一或多种。牺牲材料107(例如，绝缘材料、氧化物材料)可邻近于导电结构108的最上部导电结构108a(例如，在所述最上部导电结构108a上或上方)定位。牺牲材料107可在形成绝缘结构106期间形成，且可与绝缘结构106大体上相同(例如，展现大体上相同的材料组成)。
36.堆叠结构102的导电结构108可由至少一种导电材料形成且包含至少一种导电材料。在一些实施例中，导电结构108由钨(w)形成且包含钨。在其它实施例中，导电结构108由导电掺杂的多晶硅形成且包含导电掺杂的多晶硅。导电结构108中的每一个可个别地包含大体上均质分布的至少一种导电材料，或大体上异质分布的至少一种导电材料。在一些实施例中，导电结构108中的每一个展现大体上均质分布的导电材料。在额外实施例中，导电结构108中的至少一个展现大体上异质分布的至少一种导电材料。
37.堆叠结构102的一或多个(例如，从一个到五个)竖直上部层次105的导电结构108可用作选择栅极结构109(例如，漏极侧选择栅极(sgd)结构)。另外，堆叠结构102的一或多个竖直下部层次105的导电结构108可用作额外选择栅极结构(例如，源极侧选择栅极(sgs)结构)。堆叠结构102的一或多个其余层次105的导电结构108可用作微电子装置结构100的存取线(例如，字线)结构(例如，存取线板、字线板)。导电结构108可代替牺牲材料(例如，氮化物材料)通过所谓的“替换栅极”或“栅极最后”工艺形成。微电子装置结构100可替代地通过所谓的“栅极第一”工艺形成，其中具有交替的导电结构108和绝缘结构106的层次105在形成额外结构前形成，如下文更详细描述。举例来说，具有交替的导电结构108和绝缘结构106的层次105在形成额外结构之前存在于微电子装置结构100中。
38.如图1a中所示，柱结构104可竖直延伸穿过堆叠结构102。柱结构104可形成于微电子装置结构100的阵列区中，且可配置为存储器柱结构(例如，通道柱结构、竖直结构)。柱结构104可展现大体上矩形横截面形状(例如，大体上正方形横截面形状)。然而，本公开不限于此。作为非限制性实例，在额外实施例中，柱结构104展现大体上圆形的横截面形状。另外，水平相邻柱结构104之间的间距可在约50纳米(nm)到约200nm，例如约50nm到约100nm、约100nm到约150nm，或约150nm到约200nm范围内。在一些实施例中，例如，个别柱结构104在水平方向上的临界尺寸在约20nm到约200nm，例如约20nm到约50nm、约50nm到约100nm、约100nm到约150nm，或约150nm到约200nm范围内。
39.柱结构104可形成于竖直延伸(例如，在z方向上)穿过堆叠结构102的开口中。举例来说，柱结构104可形成于高纵横比(har)开口中，例如个别地具有至少约20:1、至少约40:1、至少约50:1、至少约60:1、至少约80:1或至少约100:1的纵横比的开口。在一些实施例中，柱结构104的开口具有在约20:1到约40:1范围内的纵横比。个别柱结构104包含包围填充材料104b的单元膜104a的通道材料。举例来说，单元膜104a可包含形成于开口内的单元材料，和邻近单元材料(例如，在单元材料之上)形成的通道材料。为方便起见，将单元材料和通道材料说明为图1a中的单种材料(例如，单元膜104a)。然而，将单元膜104a理解为包含单元材料和通道材料两者。在一些实施例中，单元膜104a的通道材料包括具有小于约25nm，例如在约5nm到约20nm范围内的厚度的衬里。单元材料和通道材料通过常规技术(例如通过cvd或ald)形成。单元材料可例如为保形地形成于柱结构104的侧壁上或之上的氧化物-氮化物-氧化物(ono)材料，例如氧化硅-氮化硅-氧化硅材料。单元材料可以比通道材料更小的相对厚度形成。通道材料可邻近单元材料(例如，在单元材料之上)保形地形成。通道材料可例如
为多晶硅。填充材料104b可邻近单元膜104a的通道材料(例如，在所述通道材料之上)形成，从而大体上填充开口。填充材料104b可为绝缘材料，例如氧化硅材料。举例来说，填充材料104b可为大体上均匀且保形的氧化硅(sio
x
)材料(例如，大体上均匀且保形的sio2材料)。填充材料104b在沉积时可大体上均匀且保形。填充材料104b可通过常规技术(例如通过ald)形成。在一些实施例中，填充材料104b为ald sio
x
。填充材料104b可最初形成于开口中和堆叠结构102的暴露水平表面之上，其中随后例如通过研磨平坦化工艺(例如，化学机械平坦化(cmp))去除堆叠结构102之上的填充材料104b。因此，填充材料104b由单元膜104a的单元材料和通道材料包围。在一些实施例中，开口内的填充材料104b的其余部分的最上部表面低于堆叠结构102的最上部表面(例如，从所述最上部表面竖直凹入)且高于最上部导电结构108a的上部表面，如下文参考图1e进一步详细描述。在其它实施例中，开口内的填充材料104b的最上部表面低于堆叠结构102的最上部表面且高于最上部导电结构108a的上部表面，如下文参考图1f进一步详细描述。柱结构104的至少部分可以可操作方式耦合(例如，电连接)到导电结构(例如，字线结构、堆叠结构102之下的源极结构)，如下文参考图2进一步详细描述。
40.仍参考图1a，导电插塞结构110(例如，漏极接触插塞)可形成于柱结构104的上部部分内。导电插塞结构110可形成于填充材料104b上或之上，且向内横向邻近于单元膜104a的通道材料。导电插塞结构110的上部表面110a可延伸到堆叠结构102的上部表面且与堆叠结构102的上部表面大体上共面。导电插塞结构110的下部表面110b可邻近于(例如，直接竖直邻近于)柱结构104的填充材料104b的上部表面。导电插塞结构110可电耦合到单元膜104a的通道材料。在一些实施例中，导电插塞结构110的上部表面110a与单元膜104a的通道材料的上部表面大体上共面。导电插塞结构110可包括半导体材料，例如多晶硅、硅锗和锗中的一或多种。导电插塞结构110可导电地掺杂，如参考图1e和1f更详细描述。用于形成导电插塞结构110的工艺可为例如cvd或ald。
41.参考图1b，微电子装置结构100可图案化以形成开口112，所述开口112在第一方向(例如，x方向)上插入在水平相邻柱结构104之间且具有在第二方向(例如，y方向)上延伸的细长部分。可通过至少部分地去除牺牲材料107(图1a)来形成开口112。通过例如在一或多个材料去除工艺中将牺牲材料107暴露于湿式蚀刻和/或干式蚀刻化学物质来去除牺牲材料107的至少部分。微电子装置结构100可使用未在本文中详细描述的常规工艺(例如，旋涂工艺、喷涂工艺、浸渍涂布工艺、蒸气涂布工艺、浸泡工艺、其组合)和常规处理装备来暴露于一或多种蚀刻剂。牺牲材料107可在堆叠结构102的形成期间形成，且可包含与底层绝缘结构106的材料组成大体上相同的材料组成。然而，本公开不限于此，且可涵盖额外工艺动作。举例来说，指定用于水平相邻柱结构104之间的开口112的区可填充有牺牲材料107，所述牺牲材料107包含不同于底层绝缘结构106的材料组成的材料组成。替代地，指定用于开口112的区可在堆叠结构102的形成期间保持大体上未填充。
42.开口112的总深度可大体上对应于牺牲材料107(图1a)的高度。举例来说，开口112可形成为具有期望深度，所述期望深度可至少部分地基于牺牲材料107的初始高度(例如，在最上部导电结构108a的上部表面上方延伸的柱结构104的高度)且基于待通过微电子装置结构100的后续处理形成的绝缘结构(例如，低k介电材料、气隙)的期望高度来选择，如下文参考图1c和1g进一步详细描述。开口112可形成为具有期望高度h1。开口112的高度h1可至
少部分地基于随后待形成于其中的低k介电材料的期望高度来选择。作为非限制性实例，开口112的高度h1(且因此随后形成于其中的低k介电材料)可在约20nm到约60nm，例如约20nm到约30nm、约30nm到约40nm、约40nm到约50nm，或约50nm到约60nm范围内。
43.在一些实施例中，去除(例如，大体上完全去除)牺牲材料107，使得微电子装置结构100大体上不含(例如，大体上不存在)牺牲材料107。因此，开口112可部分地由柱结构104的外侧表面和堆叠结构102的最上部导电结构108a的上部表面限定。在额外实施例中，选择性地去除(例如，蚀刻)牺牲材料107的部分而不完全去除最上部导电结构108a上方和柱结构104之间的牺牲材料107。开口112可有助于横向邻近于柱结构104的导电插塞结构110的绝缘结构的后续形成，如下文进一步详细描述。
44.参考图1c，具有上部表面114a和下部表面114b的低k介电材料114可形成于开口112内(图1b)。低k介电材料114的上部表面114a可与导电插塞结构110的上部表面110a大体上共面。因此，低k介电材料114的上部表面114a可与柱结构104的单元膜104a的通道材料的上部表面大体上共面。低k介电材料114的下部表面114b可邻近最上部导电结构108a的上部表面(例如，在所述上部表面上或之上)。低k介电材料114可横向邻近于柱结构104的水平相邻导电插塞结构110(例如，在所述水平相邻导电插塞结构110之间)延伸。换句话说，低k介电材料114可横向介入于水平相邻导电插塞结构110之间且将所述水平相邻导电插塞结构110彼此分离。因此，柱结构104可在导电插塞结构110的高程层级处大体上(例如，完全)由低k介电材料114包围。
45.低k介电材料114可形成于最上部导电结构108a的上部表面上或之上和柱结构104的侧表面(例如，侧壁)上或之上。低k介电材料114可由具有比si3n4更低的介电常数(k)的至少一种介电材料形成且包含所述至少一种介电材料。作为非限制性实例，低k介电材料114可包括碳氧化硅(sio
xcy
)、氮氧化硅(sio
x
ny)、氢化碳氧化硅(sic
xoyhz
)和碳氮氧化硅(sio
xcy
nz)中的一或多种。在一些实施例中，低k介电材料114包括sio
xcy
nz。在额外实施例中，不同介电材料(例如，氧化物材料，例如具有低于氧化硅(sio
x
、sio2)材料或包含硅原子、碳原子、氧原子和氢原子的掺碳氧化硅材料的介电常数的介电常数的介电氧化物材料)可用作低k介电材料114。在一些情况下，低k介电材料114可充当具有在约1.9到约3.2范围内，例如在约1.9到约2.7、约2.7到约3.0，或约3.0到约3.2范围内的介电常数(k)的绝缘体。在一些实施例中，低k介电材料114的介电常数(k)为约3.0。
46.另外，低k介电材料114可形成为任何期望厚度(例如，在z方向上的竖直尺寸)，例如小于或等于约60nm，例如在约20nm到约30nm、约30nm到约40nm、约40nm到约50nm，或约50nm到约60nm范围内的厚度。低k介电材料114可有助于相对于堆叠结构102的绝缘结构106的绝缘材料(例如，具有相对较高介电常数的氧化物材料)改进电学特性(例如，减小寄生电容)，以在微电子装置结构100的使用和操作期间更好地保护至少最上部导电结构108a的导电材料(例如，金属)。
47.仍参考图1c，封盖材料115(例如，氮化物材料、氮化物结构)可形成于低k介电材料114上或之上。在一些实施例中，低k介电材料114的上部表面114a与柱结构104的上部表面大体上共面，且封盖材料115的上部表面位于柱结构104的上部表面的平面上方。在其它实施例中，低k介电材料114的上部表面114a竖直位于柱结构104的上部表面下方，且封盖材料115的上部表面与柱结构104的上部表面大体上共面，包含柱结构104的单元膜104a的通道
材料的上部表面和导电插塞结构110的上部表面110a。在另外其它实施例中，封盖材料115的另一部分可在低k介电材料114形成前形成于最上部导电结构108a的上部表面上或之上，使得封盖材料115的部分位于最上部导电结构108a与低k介电材料114之间。
48.封盖材料115可由至少一种介电材料形成且包含至少一种介电材料。举例来说，封盖材料115可包括氮化物材料(例如，siny、sio
x
ny)，例如位于低k介电材料114的上部表面114a之上的蚀刻终止材料。封盖材料115可表征为所谓的“氮化物终止蚀刻”材料，所述材料包含不同于层次105的绝缘结构106的材料组成且不同于低k介电材料114的材料组成的材料组成，使得可相对于绝缘结构106、低k介电材料114和牺牲材料107(图1a)中的一或多个选择性地去除封盖材料115。封盖材料115可以足够厚度形成以在材料在可能损坏堆叠结构102的材料的后续工艺动作期间保持暴露的情况下保护堆叠结构102的低k介电材料114和/或额外材料不受所述后续工艺动作影响。封盖材料115还可在微电子装置结构100的使用和操作期间提供保护，例如提供导电插塞结构110与最上部导电结构108a之间的减小的寄生电容。作为非限制性实例，封盖材料115的厚度可在约3nm到约10nm范围内，例如在约3nm到约5nm、约5nm到约7nm，或约7nm到约10nm范围内。
49.在一些实施例中，在低k介电材料114形成于开口112内之后，封盖材料115形成于低k介电材料114的上部表面114a上或之上(例如，直接竖直邻近于所述上部表面114a)。在其它实施例中，封盖材料115在低k介电材料114形成于开口112内前形成于牺牲材料107(图1a)上或之上(例如，直接竖直邻近于所述牺牲材料107)。举例来说，封盖材料115形成(例如，保形地形成、非保形地形成)于牺牲材料107的暴露表面之上。此后，堆叠结构102的牺牲材料107可通过完全竖直延伸穿过堆叠结构102的狭槽126至少部分地(例如，大体上)去除。在封盖材料115形成之后，低k介电材料114可形成于穿过狭槽126的开口112内。另外，低k介电材料114可在所谓的“替换栅极”工艺之前或之后形成，所述工艺采用狭槽126以用导电结构108替换初始牺牲结构(例如，介电氮化物结构)。在形成低k介电材料114和导电结构108之后，绝缘材料128可形成于狭槽126中且可填充狭槽126以形成填充的狭槽结构。绝缘材料128的材料组成可与低k介电材料114的材料组成大体上相同或不同。在一些实施例中，绝缘材料128的材料组成由sio2形成且包含sio2。因此，绝缘材料128的材料组成可与堆叠结构102的绝缘材料结构106的材料组成大体上相同，且可不同于低k介电材料114的材料组成。
50.参考图1d，接触结构116(例如，触点、位线触点)可形成于导电插塞结构110的最上部表面上或之上。接触结构116可各自包含位于导电插塞结构110的上部表面110a上或之上(例如，直接竖直邻近于所述上部表面110a)的外侧表面、上部表面和下部表面。接触结构116可使用未在本文中详细描述的一或多种常规工艺(例如，常规沉积工艺、常规材料去除工艺)和常规处理装备形成。举例来说，可去除(例如，通过常规光刻图案化和蚀刻工艺)上覆于导电插塞结构110的第一介电材料122的部分以形成上覆于导电插塞结构110的插塞开口，导电材料可沉积到插塞开口中，且可去除(例如，通过cmp工艺)导电材料的部分以形成接触结构116。接触结构116可由至少一种导电材料形成且包含至少一种导电材料。在一些实施例中，接触结构116由w形成且包含w。
51.接触结构116的外侧表面(例如，侧壁)可展现锥形轮廓，其中个别接触结构116的上部部分具有比其下部部分更大的临界尺寸(例如，宽度)，如图1d中所示。在其它实施例中，接触结构116具有不同轮廓，例如，大体上矩形轮廓、碟形轮廓或任何其它三维凹槽形
状，使得接触结构116的部分(例如，上部表面的横向范围)在至少一个横向方向(例如，x方向)上延伸超出柱结构104的侧壁。介电材料的额外部分(第二介电材料124)可形成于接触结构116的上部表面上或之上。
52.第一介电材料122和第二介电材料124可个别地由至少一种介电材料形成且包含至少一种介电材料。在一些实施例中，第一介电材料122和第二介电材料124中的一或多个由sio2形成且包含sio2。第一介电材料122和第二介电材料124可包含或可不包含与彼此和与堆叠结构102的绝缘结构106大体上相同的材料组成。在其它实施例中，第一介电材料122和第二介电材料124中的一或多个由低k介电材料(例如，低k介电材料114的额外部分)形成且包含低k介电材料。
53.第一介电材料122和第二介电材料124可使用未在本文中详细描述的一或多种常规工艺(例如，常规沉积工艺，例如旋涂、毯式涂布、cvd和pvd；常规材料去除工艺，例如常规cmp工艺)和常规处理装备形成。举例来说，使用一或多种常规非保形沉积工艺(例如，至少一种常规非保形pvd工艺)，第一介电材料122可形成于低k介电材料114的上部表面114a的部分上或之上，且第二介电材料124可形成于第一介电材料122的部分上或之上。在形成之后，可对第一介电材料122和第二介电材料124中的一或多个进行至少一种常规平坦化工艺(例如，至少一种常规cmp工艺)以有助于或增强其上部边界(例如，上部表面)的平面度。
54.互连结构118(例如，填充的接触通孔、填充的位线通孔)可形成于接触结构116的上部表面上或之上。互连结构118可各自包含邻近于(例如，直接竖直邻近于)接触结构116的上部表面的外侧表面、上部表面和下部表面。互连结构118可使用未在本文中详细描述的一或多种常规工艺(例如，常规沉积工艺、常规材料去除工艺)和常规处理装备形成。举例来说，可去除(例如，通过常规光刻图案化和蚀刻工艺)上覆于接触结构116的第二介电材料124的部分以形成上覆于接触结构116的上部表面的开口(例如，通孔、孔隙)，可将导电材料沉积到开口中，且可去除(例如，通过cmp工艺)导电材料的部分以形成互连结构118。
55.互连结构118可在不使用一或多种消减图案化(例如，蚀刻)工艺的情况下通过镶嵌工艺形成。在一些实施例中，使用单个镶嵌工艺形成互连结构118，其中可选择性地去除第二介电材料124的部分以暴露接触结构116的上部表面的相应部分且形成延伸穿过第二介电材料124的开口。开口部分地由第二介电材料124的侧壁限定，且可通过常规光刻技术形成。可使用一或多种干式蚀刻工艺来形成开口。互连结构118的导电材料可例如使用化学气相沉积(cvd)或物理气相沉积(pvd)形成于开口内。替代地或另外，互连结构118可使用常规技术来使用选择性cvd沉积形成。此后，可去除(例如，通过cmp处理)在第二介电材料124的上部表面上方的导电材料的上部部分以形成互连结构118。
56.在额外实施例中，互连结构118在接触结构116的形成期间形成。举例来说，互连结构118可大体上与接触结构116的形成同时形成以便简化制造工艺。换句话说，接触结构116和互连结构118中的每一个的导电材料可沉积以在单个沉积动作中大体上填充第一介电材料122和第二介电材料124中的延伸开口。在这种实施例中，初始地形成互连结构118的外侧表面(例如，侧壁)以展现锥形轮廓，其中个别互连结构118的上部部分具有比其下部部分更大的临界尺寸(例如，宽度)和/或具有比接触结构116更大的临界尺寸(例如，宽度)。举例来说，互连结构118可初始地形成为展现大于接触结构116的横向范围的横向范围。互连结构118的初始材料的外侧表面的部分可在一或多种材料去除工艺中去除(例如，蚀刻)，使得互
连结构118的最终尺寸(例如，最终宽度)相对小于接触结构116的最终尺寸。互连结构118可由至少一种导电材料形成且包含至少一种导电材料。在一些实施例中，互连结构118由w形成且包含w。互连结构118可包含或可不包含与接触结构116大体上相同的材料组成。
57.互连结构118可竖直定位于接触结构116的水平边界之上和所述水平边界内。在一些实施例中，互连结构118和接触结构116中的每一个的外侧表面的至少一部分彼此对准。换句话说，互连结构118和接触结构116中的每一个的外侧表面可为沿着其至少一侧的导电材料的细长连续部分。在额外实施例中，互连结构118不与接触结构116对准，使得互连结构118和接触结构116的侧表面不沿着其任何侧彼此对准。互连结构118可横向偏移(例如，偏离中心或交错定位)以便有助于与接触结构116的电连接。换句话说，互连结构118的竖直中心线与接触结构116的竖直中心线偏离中心定位。
58.导电线120(例如，数据线、位线、数字线)可形成于第二介电材料124的上部表面上或之上，且暴露互连结构118的上部表面。导电线120可使用一或多种常规沉积工艺(例如常规ald工艺、常规cvd工艺和常规pvd工艺中的一或多种)形成。在一些实施例中，去除(例如，通过常规光刻图案化和蚀刻工艺)上覆于互连结构118的第二介电材料124的部分以形成上覆于互连结构118的插塞开口；导电材料可沉积到插塞开口中；且可去除(例如，通过cmp工艺)导电材料的部分以形成导电线120。导电线120可垂直于堆叠结构102的导电结构108横向延伸。在一些实施例中，氮化物材料(例如，蚀刻终止材料)形成于导电线120与第二介电材料124(例如，氧化物材料)之间。这种氮化物材料可邻近于互连结构118而定位，且可表征为所谓的“氮化物终止蚀刻”材料，所述材料包含不同于第二介电材料124的材料组成的材料组成。
59.在其它实施例中，导电线120的导电材料形成为在第二介电材料124的上部表面之上和互连结构118的上部表面之上展现大体上连续的平坦材料表面。换句话说，导电线120的导电材料可初始地形成为材料的大体上连续的部分，而无需分离且不形成于第二介电材料124中的开口(例如，沟槽)中。导电材料可为大体上平面的，且可通过一或多个消减图案化工艺展现随后形成的导电线120的期望厚度。通过初始地将导电线120形成为导电材料的连续部分，可在不使用一或多种镶嵌工艺(例如，单镶嵌工艺或双镶嵌工艺)的情况下形成随后形成的导电线120。在一些这种实施例中，导电线120邻近于第二介电材料124而不邻近于氮化物材料形成。导电线120可由导电材料形成且包含导电材料。在一些实施例中，导电线120包括w。导电线120可包含或可不包含与互连结构118和/或接触结构116大体上相同的材料组成。
60.层次105的导电结构108可以可操作地耦合到导电结构，以便可操作地耦合到导电插塞结构110。在一些实施例中，横向邻近于柱结构104的堆叠结构102的一或多个竖直最上部层次105的竖直相邻导电结构108充当微电子装置结构100的选择栅极结构109，如上文参考图1a更详细地论述。在其它实施例中，堆叠结构102包含下部部分和上部部分，所述下部部分包含横向邻近于柱结构104的导电结构108，所述上部部分包含横向邻近于位于接触结构116与柱结构104的导电插塞结构110之间且通过另一材料(例如，势垒材料)与堆叠结构102的下部部分分离的额外接触结构108的导电结构108。因此，上部部分内的导电结构108可充当选择栅极结构109(例如，去集成的sgd)。
61.个别柱结构104连同对应个别接触结构116和个别互连结构118与导电线120中的
单个(例如，仅一个)相关联。为了清楚和容易理解图式和相关联描述，接触结构116和互连结构118中的一些在图1d中不存在。另外，每一组四(4)个柱结构104中的三(3)个额外柱结构104中的每一个定位为从图1d(例如，在y方向上)的视角更深到页面平面中半节距且与每一组四(4)个导电线120中的三(3)个导电线120相关联。然而，本公开不限于此，且可涵盖柱结构104、接触结构116、互连结构118和导电线120的额外配置。
62.导电插塞结构110可形成为具有期望高度h2。可至少部分地基于导电插塞结构110与最上部导电结构108a之间的期望竖直偏移(例如，在z方向上)选择导电插塞结构110的高度h2，如下文参考图1e和1f更详细地描述。作为非限制性实例，导电插塞结构110的高度h2可在约20nm到约60nm，例如约20nm到约30nm、约30nm到约40nm、约40nm到约50nm，或约50nm到约60nm范围内。在一些实施例中，导电插塞结构110的高度h2大体上等于低k介电材料114的高度h1。在其它实施例中，低k介电材料114的高度h1可相对大于导电插塞结构110的高度h2，如图1d中所示。在又其它实施例中，低k介电材料114的高度h1可相对小于导电插塞结构110的高度h2，使得导电插塞结构110的至少一部分与最上部导电结构108a重叠。另外，低k介电材料114的高度h1可相对大于最上部导电结构108a的高度，且相对大于层次105中的一个的绝缘结构106与最上部导电结构108a的组合高度。可定制材料的相对高度以具有在低k介电材料114的高度h1与导电插塞结构110的高度h2之间的期望值，所述期望值可至少部分地基于微电子装置结构100的设计要求而选择。
63.图1e和1f个别地说明图1d的方框140的放大部分且说明根据本公开的实施例的邻近于堆叠结构102的最上部导电结构108a的柱结构104的一部分。柱结构104包含单元膜104a的通道材料和填充材料104b。具有上部表面110a和下部表面110b的导电插塞结构110(例如，漏极接触插塞材料)位于柱结构104的上部部分内，如参考图1a所论述。柱结构104包含单元膜104a的通道材料与导电结构108之间的氧化物材料134(例如，块氧化物)。氧化物材料134可包含例如柱结构104的氧化物-氮化物-氧化物(ono)材料的最外氧化物材料，如上文更详细描述。堆叠结构102包含绝缘结构106和导电结构108，包含最上部导电结构108a。低k介电材料114位于最上部导电结构108a上或之上，且封盖材料115位于低k介电材料114上或之上。
64.衬里材料136(例如，导电衬里材料)邻近于绝缘结构106的竖直相邻部分之间的导电结构108定位。衬里材料136可由例如金属(例如，钛、钽)、金属氮化物(例如，氮化钨、氮化钛、氮化钽)或另一材料形成且包含例如金属(例如，钛、钽)、金属氮化物(例如，氮化钨、氮化钛、氮化钽)或另一材料。在一些实施例中，衬里材料136包括氮化钛。
65.在一些实施例中，高k介电材料138存在于衬里材料136与绝缘结构106之间。高k介电材料138可例如由氧化铝、二氧化铪、氧化锆、氧化钽、其组合或氧化硅与所列材料中的一或多种的组合形成且包含氧化铝、二氧化铪、氧化锆、氧化钽、其组合或氧化硅与所列材料中的一或多种的组合。在一些实施例中，高k介电材料138由掺铪二氧化硅形成且包含掺铪二氧化硅，其中控制铪与硅的比率以实现高k介电材料138的期望蚀刻选择性。可选择高k介电材料138以展现相对于层次105(图1a)的绝缘结构106的高蚀刻选择性。在其它实施例中，高k介电材料138不存在于堆叠结构102中，且衬里材料136紧邻导电结构108和绝缘结构106中的每一个(例如，与导电结构108和绝缘结构106中的每一个直接实体接触)。因此，低k介电材料114紧邻高k介电材料138(如果存在)，或紧邻最上部导电结构108a的衬里材料136。
66.最上部导电结构108a可具有大于堆叠结构102的其它导电结构108的相应高度的高度。当形成导电插塞结构110相对于最上部导电结构108a的范围时，最上部导电结构108a的相对较大高度可有助于相对较大的误差容限。在其它实施例中，最上部导电结构108a的高度与其它导电结构108的相应高度大体上相同。作为实例而非限制，包含最上部导电结构108a的导电结构108的相应高度可在约20nm到约50nm范围内。
67.柱结构104的单元膜104a的通道材料可未掺杂，或可包含p型掺杂剂或n型掺杂剂。导电插塞结构110还可掺杂有至少一种掺杂剂。作为非限制性实例，可将至少一种n型掺杂剂(例如磷、砷、锑和铋中的一或多种)注入到导电插塞结构110中。作为另一非限制性实例，可将至少一种p型掺杂剂(例如硼、铝和镓中的一或多种)注入到导电插塞结构110中。作为非限制性实例，导电插塞结构110可包含第一浓度的n型掺杂剂，且单元膜104a的通道材料可包含相对低于第一浓度的第二浓度的n型掺杂剂。由于单元膜104a的通道材料的上部部分与导电插塞结构110横向邻近(例如，直接实体接触)，所以导电插塞结构110的掺杂剂可分散在单元膜104a的通道材料的区142内。因此，与掺杂区相比，或替代地与单元膜104a的通道材料的下部部分的未掺杂区相比，区142可含有不同浓度(例如，相对较高浓度)的掺杂剂。
68.参考图1e，导电插塞结构110可位于柱结构104的上部部分内而不横向邻近于最上部导电结构108a，使得导电插塞结构110包含相对于最上部导电结构108a的所谓的“负偏移”。如图1e中所示，下搭接(underlap)区144在上部末端上由导电插塞结构110的下部表面110b的平面限定，且在下部末端上由最上部导电结构108a的上部表面的平面限定。在图1e的实施例中，最上部导电结构108a横向邻近于柱结构104的填充材料104b而不横向邻近于导电插塞结构110。换句话说，整个个别导电插塞结构110位于最上部导电结构108a的上部表面的平面上方。因此，含有不同浓度的掺杂剂的单元膜104a的通道材料的区142至少部分地(例如，大体上)在最上部导电结构108a的上部表面的平面上方。作为非限制性实例，下搭接区144的高度可在约0nm与约50nm范围内，例如在约0nm与约10nm之间、约10nm与约20nm之间、约20nm与约30nm之间、约30nm与约40nm之间，或约40nm与约50nm之间。在一些实施例中，下搭接区144的高度为约20nm。
69.当下搭接区144大体上等于0nm(例如，不重叠)时，导电插塞结构110的下部表面110b与最上部导电结构108a的上部表面大体上共面但不与所述上部表面重叠。结合在水平相邻导电插塞结构110之间提供低k介电材料114，在导电插塞结构110与最上部导电结构108a之间不提供重叠可减小导电线120与最上部导电结构108a之间和导电插塞结构110与最上部导电结构108a之间的桥接和/或寄生电容多达25％，例如约12％与约25％之间。结合提供低k介电材料114，提供导电插塞结构110的下搭接区144相对于最上部导电结构108a的增加的容限(例如，20nm)可减小桥接和/或寄生电容多达30％，例如约15％与约30％之间。
70.参考图1f，与图1e的实施例相比，导电插塞结构110可在柱结构104的上部部分内相对更远地延伸，使得导电插塞结构110的下部部分横向邻近于最上部导电结构108a的上部部分定位。导电插塞结构110包含相对于最上部导电结构108a的所谓的“正偏移”。如图1f中所示，重叠区146在上部末端上由最上部导电结构108a的上部表面的平面限定，且在下部末端上由导电插塞结构110的下部表面110b的平面限定。在图1f的实施例中，导电插塞结构110的下部部分至少部分地(例如，大体上)与最上部导电结构108a的上部部分竖直重叠。导
电插塞结构110的下部表面110b延伸超出最上部导电结构108a的上部表面，使得导电插塞结构110的下部表面110b与最上部导电结构108a的上部表面大体上非共面(例如，不均匀)。换句话说，个别导电插塞结构110的至少一部分位于最上部导电结构108a的上部表面的平面下方。
71.在一些实施例中，重叠区146延伸到最上部导电结构108a的竖直中点，使得最上部导电结构108a的上部部分(例如，上半部)横向邻近于导电插塞结构110，且最上部导电结构108a的下部部分(例如，下半部)横向邻近于柱结构104的填充材料104b的上部部分。随着重叠区146增大，区142可延伸得更低以更接近于最上部导电结构108a。因此，在一些情况下，单元膜104a的通道材料的区142可横向邻近于最上部导电结构108a。作为非限制性实例，重叠区146的高度可在约5nm与约50nm范围内，例如在约5nm与约10nm之间、约10nm与约20nm之间、约20nm与约30nm之间、约30nm与约40nm之间，或约40nm与约50nm之间。在一些实施例中，重叠区146的高度为约20nm。提供导电插塞结构110相对于最上部导电结构108a的重叠区146可在微电子装置(例如，存储器装置)的操作期间有助于增大的电流(所谓的“串电流”)，以有效地操作竖直串中的所有存储器单元。然而，低k介电材料114的存在可通过提供改进的结构和绝缘特性以在微电子装置的使用和操作期间有助于微电子装置结构100的改进的性能而减轻导电插塞结构110与最上部导电结构108a之间的非期望桥接和/或寄生电容的风险。
72.所属领域的技术人员将了解，根据本公开的额外实施例，上文关于图1a至1f所描述的特征和特征配置可适于不同微电子装置(例如，不同存储器装置)的设计需要。作为非限制性实例，根据本公开的额外实施例，图1g展示在图1d的处理阶段之后形成为具有与微电子装置结构100不同的配置的微电子装置结构100
′
的简化局部横截面图。在整个其余的描述和附图中，功能上类似的特征(例如，结构、装置)是用类似的参考标号指代。为避免重复，不在本文中详细地描述其余图(包含图1g)中所示的全部特征。确切地说，除非下文另外描述，否则由先前所描述特征(无论所述先前所描述特征是在本段落之前第一次描述还是在本段落之后第一次描述)的参考标号指定的特征应理解为大体上类似于所述先前所描述特征。
73.图1g的微电子装置结构100
′
可包含绝缘结构106和导电结构108(包含最上部导电结构108a)的层次105的堆叠结构102。导电插塞结构110可形成于柱结构104的上部部分中，且低k介电材料114可横向邻近于柱结构104的水平相邻导电插塞结构110(例如，在其间)延伸，如在图1d的先前实施例中。微电子装置结构100
′
还可包含柱结构104的导电插塞结构110上或之上的接触结构116、接触结构116上或之上的互连结构118，和互连结构118上或之上的导电线120。因此，导电线120可通过互连结构118和接触结构116与柱结构104电接触。微电子装置结构100
′
还可包含低k介电材料114上或之上的封盖材料115、封盖材料115上或之上的第一介电材料122，和第一介电材料122上或之上的第二介电材料124。
74.如图1g中所示，可代替低k介电材料114的一或多个部分而形成一或多个气隙132(例如，空隙、未填充体积)。在一些实施例中，气隙132中的至少一些包含气态材料(例如，空气、氧气、氮气、氩气、氦气或其组合)。在其它实施例中，气隙132包含真空(例如，完全无物质的空间)。低k介电材料114可用气隙132替换(例如，大体上替换)或替代地补充有气隙132。因此，气隙132中的至少一些可横向插入在低k介电材料114的部分与导电插塞结构110
之间。气隙132的上部边界可竖直位于柱结构104和导电插塞结构110的上部表面下方。
75.在一些实施例中，在低k介电材料114形成于开口112(图1b)内之后，封盖材料115形成于低k介电材料114的上部表面114a上或之上(例如，直接竖直邻近于所述上部表面114a)。此后，可去除封盖材料115和低k介电材料114中的一或多个的部分以有助于气隙132的形成。在其它实施例中，在低k介电材料114形成于开口112内前，封盖材料115形成于牺牲材料107(图1a)上或之上(例如，直接竖直邻近于所述牺牲材料107)，如参考图1c所论述。此后，可穿过狭槽126至少部分地(例如，大体上)去除牺牲材料107。低k介电材料114可接着在不完全填充开口112的情况下形成于开口112的选定部分内(例如，接近狭槽126)。举例来说，低k介电材料114可形成于开口112内以有效地“夹断(pinch off)”和关闭(例如，密封)紧邻狭槽126的开口112，从而引起气隙132的形成。低k介电材料114可形成为在开口112内的封盖材料115与最上部导电结构108a之间延伸，使得低k介电材料114大体上完全竖直填充接近狭槽126的开口112的最外部分而不完全填充开口112。低k介电材料114的形成使得在开口112内形成低k介电材料114的所谓的“面包蓬松(bread loafing)”区113。因此，穿过狭槽126形成低k介电材料114使得面包蓬松区113存在于柱结构104的水平相邻导电插塞结构110之间。换句话说，可选择过程动作以提供(例如，有助于、促进)接近狭槽126的低k介电材料114的面包蓬松区113，以用于在柱结构104的水平相邻导电插塞结构110之间形成气隙132。在其它实施例中，其它材料(例如，狭槽126的绝缘材料128)形成于开口112的最外部分内，以有效地“夹断”和关闭紧邻狭槽126的开口112以形成气隙132。其它材料的形成可或可能不使得其面包蓬松区存在于柱结构104的水平相邻导电插塞结构110之间。
76.气隙132可远离狭槽126且接近(例如，直接横向邻近)于柱结构104定位。气隙132可从竖直位于最上部导电结构108a上方的位置竖直延伸，且可横向介入于低k介电材料114的部分与柱结构104的单元膜104a的通道材料之间且分离低k介电材料114的部分与柱结构104的单元膜104a的通道材料。气隙132可在不延伸低k介电材料114的完整横向范围的情况下接近柱结构104形成。气隙132可直接横向邻近于柱结构104的单元膜104a的通道材料形成。因此，柱结构104可在导电插塞结构110的高程层级处大体上由低k介电材料114和气隙132中的一或多个包围。气隙132可由低k介电材料114、封盖材料115、柱结构104和最上部导电结构108a中的一或多个限定。气隙132的横向侧边界可与接近柱结构104的最上部导电结构108a中的至少一些的横向侧表面大体上竖直对准。在一些实施例中，气隙132直接横向邻近于柱结构104的单元膜104a的通道材料的氧化物材料134(图1e和1f)，且直接竖直邻近于堆叠结构102的最上部导电结构108a的高k介电材料138(图1e和1f)(如果存在)或衬里材料136(图1e和1f)。低k介电材料114和气隙132可在形成通过替换栅极工艺形成的导电结构108前或之后形成。在形成低k介电材料114、气隙132和导电结构108之后，绝缘材料128可形成于狭槽126中。
77.在额外实施例中，在不形成封盖材料115的情况下形成低k介电材料114，使得封盖材料115不存在于微电子装置结构100中。在一些这种实施例中，第一介电材料122可形成于低k介电材料114的上部表面114a上或之上，且还可限定气隙132的上部竖直边界。第一介电材料122还可形成于单元膜104a的通道材料和柱结构104的导电插塞结构110的部分上或之上。第一介电材料122可有效地密封气隙132。第一介电材料122的一部分可形成于柱结构104的单元膜104a的通道材料的侧壁上。气隙132可横向邻近于导电插塞结构110而不横向
邻近于接触结构116。气隙132的下部边界可至少部分地由堆叠结构102的导电结构108(例如，最上部导电结构108a)的上部表面限定。气隙132部分地由柱结构104的单元膜104a的通道材料的侧壁和低k介电材料114的侧壁限定。
78.气隙132的细长部分可在第二方向(例如，y方向)上延伸，其中气隙132的至少一部分直接邻近于柱结构104的单元膜104a的通道材料定位。另外，气隙132可定位在导电结构108(包含最上部导电结构108a)的至少一部分的水平边界(例如，水平区域)内。
79.在其它实施例中，第一介电材料122的部分例如邻近于柱结构104的单元膜104a的通道材料和低k介电材料114中的一或多个的侧表面(例如，侧壁)形成。第一介电材料122还可接触堆叠结构102的最上部导电结构108a的表面。换句话说，第一介电材料122的部分可邻近于(例如，横向邻近于)柱结构104形成。因此，在一些实施例中，第一介电材料122的至少一部分横向邻近于低k介电材料114。第一介电材料122可由至少一种介电材料形成且包含至少一种介电材料。在一些实施例中，第一介电材料122包括sio2。在其它实施例中，第一介电材料122由低k介电材料形成且包含低k介电材料。另外，第一介电材料122的材料可与绝缘结构106的材料和/或低k介电材料114相同或不同。在一些实施例中，气隙132在至少一个水平方向(例如，x方向)上展现大体上矩形轮廓。在其它实施例中，气隙132展现大体上碟形轮廓，例如“v形”轮廓或“u形”轮廓。在又其它实施例中，气隙132展现例如大体上锥形(例如，平截头体、倒置平截头体、大体上y形)轮廓或所谓的“沙漏”(例如，凹状弓曲)轮廓。
80.在一些情况下，气隙132可充当具有约1的介电常数(k)的绝缘体。另外，气隙132可通过相对于低k介电材料114减小的介电常数来提供横向邻近于柱结构104的改进的绝缘特性，从而改进微电子装置结构100的性能。气隙132可进一步限制柱结构104的最上部导电结构108a与导电插塞结构110之间的电容(例如，寄生电容、杂散电容)，且可减少其间的串扰。举例来说，气隙132可配置(例如，设定大小、设定形状)成减小接近柱结构104的最上部导电结构108a和导电插塞结构110的横向部分之间的寄生(例如，杂散)电容。
81.气隙132可形成为具有期望高度h3。作为非限制性实例，气隙132的高度h3可在约20nm到约60nm，例如约20nm到约30nm、约30nm到约40nm、约40nm到约50nm或约50nm到约60nm范围内。气隙132的高度h3可相对大于最上部导电结构108a的高度，且相对大于层次105中的一个的绝缘结构106与最上部导电结构108a的组合高度。
82.如上文所描述，形成图1d的实施例的微电子装置结构100以包含低k介电材料114，或替代地，形成图1g的实施例的微电子装置结构100
′
以包含低k介电材料114，且气隙132可有助于改进微电子装置结构100、100
′
的性能。
83.举例来说，相对于其中不存在低k介电材料114和气隙132的配置，根据本公开的实施例的低k介电材料114和气隙132可减小导电线120与最上部导电结构108a之间和导电插塞结构110与最上部导电结构108a之间的桥接和/或寄生电容多达40％，例如约12％与约40％之间。在一些情况下，减小的电容又可提供约3％与约6％之间的减少的编程时间。横向邻近于柱结构104的低k介电材料114可允许导电线120与最上部导电结构108a之间和导电插塞结构110与最上部导电结构108a之间的减小的寄生电容，而不需要增大这种绝缘结构的厚度。接近于柱结构104且横向邻近于低k介电材料114的气隙132的存在还允许导电插塞结构110与最上部导电结构108a之间的减小的寄生电容。通过使用气隙132降低导电插塞结构110与最上部导电结构108a之间的寄生电容，导电线120和相关联接触结构的桥接和/或
寄生电容可在微电子装置结构100、100
′
内进一步减小。结果，可优化导电结构的rc(电阻和电容的乘积)，这可通过允许操作速度(例如，编程时间)的减小而与含有微电子装置结构100、100
′
的设备的性能的增大相关。此外，本公开的方法可减少或消除用以形成可用于与微电子装置结构100、100
′
类似的操作的许多常规微电子装置的过程动作。因此，根据本公开的实施例的微电子装置结构100、100
′
利用比常规装置结构更少的过程动作形成。
84.相比而言，包含横向邻近于对应于柱结构104的柱结构的绝缘材料(例如，氧化物材料)的常规配置可具有约3.7或更大的介电常数。因此，常规配置的最上部导电结构(例如，对应于最上部导电结构108)的一部分可在后续过程动作期间以及在包含这种常规配置的常规微电子装置的使用和操作期间易受与导电插塞结构(例如，对应于导电插塞结构110)和/或与导电线(例如，对应于导电线120)的电接触(例如，桥接)影响。
85.在常规配置中，堆叠结构的导电线(例如，对应于导电线120)与最上部导电结构(例如，对应于最上部导电结构108a)之间的接近度(例如，物理接近度、电接近度)可在其间产生第一连接(例如，桥接)。另外，导电插塞结构(例如，对应于导电插塞结构110)与最上部导电结构之间的接近度可在其间产生第二连接。在常规配置中，代替低k介电材料114和气隙132而利用的绝缘材料可在不过度增大绝缘材料的高度的情况下在最上部导电结构与额外导电材料(例如，导电线、导电插塞结构)之间产生不充分的隔离。换句话说，如果底层堆叠结构内的材料(例如，氧化物材料)的材料组成不足以提供针对第一连接和第二连接中的一或多个的形成的势垒，那么桥接可发生于导电插塞结构和导电线中的一或多个与堆叠结构的上部层次部分中的导电结构中的至少一些之间，从而在导电插塞结构和/或导电线与相应最上部导电结构之间产生非预期连接，例如这可导致在常规微电子装置的使用和操作期间的非期望短路。
86.因此，在常规配置中，接近于最上部导电结构(例如，对应于上部导电结构108)的导电插塞结构(例如，对应于导电插塞结构110)和/或导电线(例如，对应于导电线120)的暴露可由于桥接和/或寄生电容而导致所谓的“位线加载”。这种位线加载可为水平相邻位线之间、水平相邻位线触点之间和导电线与相应字线之间的桥接的结果。导电插塞结构与相应最上部导电结构之间的非预期连接可占大部分位线加载。特定来说，在一些情况下，位线与接地之间的桥接(例如，通过字线)可占总位线加载的50％或更大。此外，常规配置的堆叠结构的上部层次部分可在常规装置中展现增大的高度，以便在导电线和导电插塞结构与堆叠结构的最上部导电结构之间提供足够的隔离，这可产生对堆叠结构内增大的区域(例如，增大的高度要求)的要求。
87.本公开的方法归因于水平相邻柱结构104的导电插塞结构110之间的低k介电材料114和气隙132中的一或多个的存在而显著减少导电线120与最上部导电结构108a之间和/或导电插塞结构110与最上部导电结构108a之间的非预期连接的出现。根据本公开的实施例的在导电线120与最上部导电结构108a之间和/或导电插塞结构110与最上部导电结构108a之间的增大的隔离可有助于电路系统在显著增大的电压下操作。另外，可实施本公开的方法，同时提供显著减小的电力需要和物理空间要求，而不显著改变过程要求。因此，低k介电材料114和气隙132的形成可减小与用于微电子装置的常规接触结构和相关联绝缘材料的形成相关联的各种处理复杂度(例如，与恰当地设定大小和对准各种接触开口和结构相关联的复杂度)。
88.因此，根据本公开的实施例，一种形成微电子装置的方法包括形成堆叠结构，所述堆叠结构包括布置成层次的竖直交替的绝缘结构和导电结构。层次中的每一个个别地包括绝缘结构中的一个和导电结构中的一个。方法包括在堆叠结构之上形成牺牲材料和形成竖直延伸穿过堆叠结构和牺牲材料的柱结构。方法进一步包括：在柱结构的上部部分内形成导电插塞结构；形成竖直延伸穿过堆叠结构和牺牲材料的狭槽；至少部分地去除牺牲材料以形成水平插入在导电插塞结构之间的开口；和在开口内形成低k介电材料。
89.此外，根据本公开的额外实施例，一种微电子装置包括柱结构，所述柱结构竖直延伸穿过布置成层次的竖直交替的绝缘结构和导电结构的堆叠结构。层次中的每一个个别地包括绝缘结构中的一个和导电结构中的一个。微电子装置包括位于堆叠结构之上且耦合到柱结构的导电线和位于柱结构的上部部分内的导电插塞结构。导电插塞结构耦合到导电线和柱结构。微电子装置进一步包括水平插入在彼此水平相邻的至少两个导电插塞结构之间的低k介电材料。
90.根据本公开的实施例的微电子装置结构(例如，在先前参考图1a至1g所描述的处理之后的微电子装置结构100、100
′
)可包含在微电子装置(例如，存储器装置，例如3d nand快闪存储器装置)中。举例来说，图2说明包含微电子装置结构200的微电子装置201的简化局部横截面图。微电子装置结构200可大体上类似于在先前参考图1a至1g所描述的处理之后的微电子装置结构100、100
′
中的一个。在整个图2和下文的相关联描述中，与先前参考图1a至1g中的一或多个所描述的微电子装置结构100、100
′
的特征在功能上类似的特征(例如，结构、材料、区)由递增100的类似参考标号指代。为避免重复，不在本文中详细地描述图2中所示的全部特征。确切地说，除非下文另外描述，否则在图2中，由先前参考图1a至1g中的一或多个所描述的特征的参考标号递增100的参考标号指定的特征将理解为大体上类似于先前所描述的特征且以与所述先前所描述的特征大体上相同的方式形成。
91.如图2中所示，微电子装置201的微电子装置结构200(包含先前参考图1a至1g中的一或多个所描述的其组件)可以可操作方式与微电子装置201的堆叠结构202相关联。堆叠结构202可对应于本文中先前参考图1a所描述的堆叠结构102。堆叠结构202包含布置成层次205的导电结构208(例如，存取线、字线)和绝缘结构206的竖直交替(例如，在z方向上)序列。包含导电结构208和绝缘结构206的层次205可对应于包含导电结构108和绝缘结构106的层次105。另外，如图2中所示，堆叠结构202包含存储器阵列区202a，和与存储器阵列区202a水平相邻(例如，在x方向上)的楼梯区202b。如下文进一步详细描述，微电子装置201进一步包含堆叠结构202的不同区(例如，存储器阵列区202a和楼梯区202b)的水平边界内的额外组件(例如，特征、结构、装置)。
92.微电子装置201的堆叠结构202的层次205可各自分别包含与绝缘结构206中的至少一个竖直相邻的导电结构208中的至少一个。堆叠结构202可包含期望数量的层次205。举例来说，堆叠结构202可包含导电结构208和绝缘结构206的大于或等于八(8)个层次205、大于或等于十六(16)个层次205、大于或等于三十二(32)个层次205、大于或等于六十四(64)个层次205、大于或等于一百二十八(128)个层次205，或大于或等于二百五十六(256)个层次205。
93.堆叠结构202的层次205的导电结构208可由至少一种导电材料形成且包含至少一种导电材料。在一些实施例中，导电结构208由w形成且包含w。在其它实施例中，导电结构
氧化物-半导体)存储器单元，或所谓的“betanos”(带/势垒工程化tanos)存储器单元，其中的每一个为monos存储器单元的子集。在另外的实施例中，存储器单元256包括所谓的“浮动栅极”存储器单元，其包含浮动栅极(例如，金属浮动栅极)作为电荷存储结构。浮动栅极可水平介入于堆叠结构202的不同层次205的柱结构204和导电结构208的中心结构之间。微电子装置201可包含堆叠结构202的存储器阵列区202a内的柱结构204的任何期望数量和分布。
98.微电子装置201可进一步包含竖直上覆于堆叠结构202的导电线220(例如，数字线、数据线、位线)、竖直位于堆叠结构202之下的至少一个源极结构260(例如，源极线、源极板)，和竖直位于源极结构260之下的至少一个控制装置258。导电线220可对应于先前参考图1d所描述的导电线120。接触结构216可位于柱结构204的上部部分内的导电插塞结构210的最上部表面上或之上，且互连结构218可位于接触结构216的最上部表面上或之上。接触结构216和互连结构218可分别对应于本文中先前参考图1d所描述的接触结构116和互连结构118。微电子装置201可包含水平邻近于接触结构216的第一介电材料222和水平邻近于互连结构218的第二介电材料224。第一介电材料222和第二介电材料224可分别对应于本文中先前参考图1d所描述的第一介电材料122和第二介电材料124。柱结构204可竖直延伸于导电线220与源极结构260之间(例如，在z方向上)。源极结构260可竖直延伸于堆叠结构202与控制装置258之间。导电线220和源极结构260可各自个别地由至少一种导电材料形成且包含至少一种导电材料。微电子装置201可进一步包含水平邻近于柱结构204的导电插塞结构210的气隙232，和上覆于低k介电材料214和气隙232的封盖材料215。气隙232可对应于先前参考图1g所描述的气隙132，且封盖材料215可对应于先前参考图1c所描述的封盖材料115。
99.继续参考图2，控制装置258可包含用于控制微电子装置结构200的其它组件的各种操作的装置和电路系统。作为非限制性实例，控制装置258可包含以下各项中的一或多个(例如，每一个)：电荷泵(例如，v
ccp
电荷泵、v
negwl
电荷泵、dvc2电荷泵)；延迟锁相环(dll)电路系统(例如，环形振荡器)；漏极供应电压(v
dd
)调节器；用于控制随后形成于微电子装置结构200内的阵列(例如，竖直存储器串阵列)的列操作的装置和电路系统，例如解码器(例如，列解码器)、感测放大器(例如，均衡(eq)放大器、隔离(iso)放大器、nmos感测放大器(nsa)、pmos感测放大器(psa))、修复电路系统(例如，列修复电路系统)、i/o装置(例如，本地i/o装置)、存储器测试装置、阵列复用器(mux)和错误检查和校正(ecc)装置中的一或多个(例如，每一个)；和用于控制微电子装置结构200的存储器区内的阵列(例如，竖直存储器串阵列)的行操作的装置和电路系统，例如解码器(例如，行解码器)、驱动器(例如，字线(wl)驱动器)、修复电路系统(例如，行修复电路系统)、存储器测试装置、mux、ecc装置和自刷新/耗损均衡装置中的一或多个(例如，每一个)。在一些实施例中，控制装置258包含互补型金属氧化物半导体(cmos)电路系统。在这种实施例中，控制装置258可表征为具有“阵列下cmos”(“cua”)配置。
100.在堆叠结构202的楼梯区202b的水平边界内，堆叠结构202可包含至少一个楼梯结构250。楼梯结构250包含至少部分地由层次205的水平末端(例如，在x方向上)限定的台阶252。楼梯结构250的台阶252可充当接触区以将堆叠结构202的层次205的导电结构208电耦合到微电子装置201的其它组件(例如，特征、结构、装置)，如下文进一步详细描述。楼梯结构250可包含期望数量的台阶252。另外，如图2中所示，在一些实施例中，楼梯结构250中的
每一个的台阶252按次序布置，使得彼此直接水平邻近(例如，在x方向上)的台阶252对应于堆叠结构202的彼此直接竖直邻近(例如，在z方向上)的层次205。在额外实施例中，楼梯结构250的台阶252无序布置，使得楼梯结构250的彼此直接水平邻近(例如，在x方向上)的至少一些台阶252对应于堆叠结构202的未彼此直接竖直邻近(例如，在z方向上)的层次205。
101.仍参考图2，微电子装置201可进一步包含实体地接触且电接触堆叠结构202的楼梯结构250的台阶252中的至少一些(例如，每一个)的下部导电结构254(例如，导电接触结构，例如字线接触结构)，以提供对堆叠结构202的导电结构208的电接入。下部导电结构254可在楼梯结构250的台阶252处耦合到堆叠结构202的层次205的导电结构208。如图2中所示，下部导电结构254可实体地接触楼梯结构250的台阶252处的导电结构208，且从所述导电结构208朝上竖直延伸(例如，在正z方向上)到可在下部接触结构262上或之上的额外结构(例如，存取装置、竖直晶体管)的下部接触结构262。
102.微电子装置201可进一步包含堆叠结构202上或之上的第一隔离材料246和第一隔离材料246上或之上的第二隔离材料248。如图2中所示，第一隔离材料246可竖直插入(例如，在z方向上)于堆叠结构202与第二隔离材料248之间。第一隔离材料246可大体上覆盖堆叠结构202的楼梯区202b内的楼梯结构250，且可大体上包围楼梯结构250的台阶252上的下部导电结构254的侧表面(例如，侧壁)。第一隔离材料246可展现大体上平面的上部竖直边界，和与其下的至少堆叠结构202(包含其楼梯结构250)的表面形状互补的大体上非平面下部竖直边界。第二隔离材料248可形成于堆叠结构202的存储器阵列区202a内的导电线220上或之上。
103.因此，根据本公开的额外实施例，一种存储器装置包括在第一水平方向上延伸的存取线、在与第一水平方向正交的第二水平方向上延伸的数据线，和接近存取线与数据线的相交点的存储器单元。存储器装置包括竖直地位于数据线与存储器单元之间且与数据线和存储器单元电连通的互连结构、竖直地位于互连结构与存储器单元之间且与互连结构和存储器单元电连通的接触结构，和竖直地位于接触结构与存储器单元之间且与接触结构和存储器单元电连通的导电插塞结构。导电插塞结构通过低k介电材料和至少一个气隙彼此水平地分离。
104.可在本公开的电子系统的实施例中使用根据本公开的实施例中的包含微电子装置(例如，微电子装置201)和微电子装置结构(例如，微电子装置结构100、100
′
、200)的微电子装置，所述微电子装置结构包含低k介电材料114，或替代地，包含结合水平相邻柱结构104之间的气隙132的低k介电材料114。举例来说，图3为根据本公开的实施例的电子系统303的框图。电子系统303可包括例如计算机或计算机硬件组件、服务器或其它联网硬件组件、蜂窝式电话、数码相机、个人数字助理(pda)、便携式媒体(例如，音乐)播放器、具有wi-fi或蜂窝功能的平板计算机(例如，或平板计算机)、电子书、导航装置等。电子系统303包含至少一个存储器装置305。存储器装置305可包含例如本文中先前所描述的微电子装置结构(例如，微电子装置结构100、100
′
、200)的实施例或先前参考图1a至1g和图2所描述的包含低k介电材料114和气隙132的微电子装置(例如，微电子装置201)。
105.电子系统303可进一步包含至少一个电子信号处理器装置307(通常称为“微处理器”)。电子信号处理器装置307可任选地包含本文中先前所描述的微电子装置或微电子装置结构(例如，先前参考图1a至1g和图2所描述的微电子装置201或微电子装置结构100、
100
′
、200中的一或多个)的实施例。电子系统303可进一步包含用于由用户将信息输入到电子系统303的一或多个输入装置309，例如鼠标或另一指向装置、键盘、触摸垫、按钮或控制面板。电子系统303可进一步包含用于向用户输出信息(例如，视觉或音频输出)的一或多个输出装置311，例如监视器、显示器、打印机、音频输出插孔、扬声器等。在一些实施例中，输入装置309和输出装置311可包括单个触摸屏装置，其可用于向电子系统303输入信息和向用户输出视觉信息。输入装置309和输出装置311可与存储器装置305和电子信号处理器装置307中的一或多个电连通。
106.参考图4，描绘基于处理器的系统400。基于处理器的系统400可包含根据本公开的实施例制造的各种微电子装置和微电子装置结构(例如，包含微电子装置201或微电子装置结构100、100
′
、200中的一或多个的微电子装置和微电子装置结构)。基于处理器的系统400可为例如计算机、寻呼机、蜂窝式电话、个人助理、控制电路或另一电子装置的多种类型中的任一种。基于处理器的系统400可包含一或多个处理器402(例如，微处理器)以控制基于处理器的系统400中的系统功能和请求的处理。基于处理器的系统400的处理器402和其它子组件可包含根据本公开的实施例制造的各种微电子装置和微电子装置结构(例如，包含微电子装置201或微电子装置结构100、100
′
、200中的一或多个的微电子装置和微电子装置结构)。
107.基于处理器的系统400可包含与处理器402可操作通信的电源404。举例来说，如果基于处理器的系统400为便携式系统，那么电源404可包含燃料电池、电力净化装置、永久性电池、可替换电池和可充电电池中的一或多个。电源404还可包含ac适配器；因此，基于处理器的系统400可插入到例如壁式插座中。电源404还可包含dc适配器，使得基于处理器的系统400可插入到例如车辆点烟器或车辆电源端口中。
108.各种其它装置可取决于基于处理器的系统400进行的功能而耦合到处理器402。举例来说，用户接口406可耦合到处理器402。用户接口406可包含输入装置，例如按钮、开关、键盘、光笔、鼠标、数字转换器和触控笔、触摸屏、语音辨识系统、麦克风或其组合。显示器408还可耦合到处理器402。显示器408可包含lcd显示器、sed显示器、crt显示器、dlp显示器、等离子显示器、oled显示器、led显示器、三维投影、音频显示器，或其组合。此外，rf子系统/基带处理器410还可耦合到处理器402。rf子系统/基带处理器410可包含耦合到rf接收器且耦合到rf传输器(未展示)的天线。通信端口412或多于一个通信端口412也可耦合到处理器402。举例来说，通信端口412可适于耦合到一或多个外围装置414(例如调制解调器、打印机、计算机、扫描仪或相机)或耦合到网络(例如局域网、远程区域网、企业内部网或因特网)。
109.处理器402可通过实施存储在存储器中的软件程序来控制基于处理器的系统400。软件程序可包含例如操作系统、数据库软件、绘图软件、文字处理软件、媒体编辑软件或媒体播放软件。存储器可操作地耦合到处理器402以存储和有助于各种程序的执行。举例来说，处理器402可耦合到系统存储器416，所述系统存储器416可包含自旋力矩转移磁性随机存取存储器(stt-mram)、磁性随机存取存储器(mram)、动态随机存取存储器(dram)、静态随机存取存储器(sram)、赛道存储器(racetrack memory)和其它已知存储器类型中的一或多个。系统存储器416可包含易失性存储器、非易失性存储器或其组合。系统存储器416通常较大，使得其可动态地存储加载的应用程序和数据。在一些实施例中，系统存储器416可包含
半导体装置，例如上文所描述的微电子装置和微电子装置结构(例如，微电子装置201和微电子装置结构100、100
′
、200)，或其组合。
110.处理器402还可耦合到非易失性存储器418，这并不表明系统存储器416必定为易失性的。非易失性存储器418可包含stt-mram、mram、例如eprom、电阻式只读存储器(rrom)的只读存储器(rom)，和待与系统存储器416结合使用的快闪存储器中的一或多个。非易失性存储器418的大小通常选择为刚好足够大以存储任何必要的操作系统、应用程序和固定数据。另外，例如，非易失性存储器418可包含例如磁盘驱动存储器的大容量存储器，例如包含电阻式存储器的混合驱动器或其它类型的非易失性固态存储器。非易失性存储器418可包含微电子装置，例如上文所描述的微电子装置和微电子装置结构(例如，微电子装置201和微电子装置结构100、100
′
、200)，或其组合。
111.因此，在至少一些实施例中，一种电子系统包括处理器和可操作地耦合到处理器装置且包括至少一个微电子装置的存储器装置。至少一个微电子装置包括延伸穿过交替的导电材料和介电材料的堆叠的竖直结构。竖直结构中的每一个包括横向邻近于绝缘材料且大体上包围绝缘材料的通道结构，和邻近于通道结构的导电插塞结构。至少一个微电子装置包括横向邻近于竖直结构的最上部导电栅极结构、在导电插塞结构的高程层级处将竖直结构彼此横向分离的低k介电材料，和横向位于导电插塞结构与低k介电材料之间的气隙。导电插塞结构的下部表面位于最上部导电栅极结构的上部表面的平面处或上方。
112.相比于常规结构、常规装置和常规系统，本公开的微电子装置结构、装置和系统有利地有助于改进的简单性、更大的封装密度和增加的组件小型化中的一或多个。相比于常规装置(例如，常规设备、常规微电子装置、常规存储器装置)和常规系统(例如，常规电子系统)，本公开的方法和结构有助于装置(例如，设备、微电子装置、存储器装置)和系统(例如，电子系统)的形成，所述装置和系统具有改进的性能、可靠性和耐久性，更低的成本、增大的良率、增大的组件小型化、改进的图案质量和更大的封装密度中的一或多个。
113.可如下文所阐述但不限于如下文所阐述的方式进一步表征本公开的实施例。
114.实施例1：一种形成微电子装置的方法，其包括：形成包括布置成层次的竖直交替的绝缘结构和导电结构的堆叠结构，所述层次中的每一个个别地包括所述绝缘结构中的一个和所述导电结构中的一个；在所述堆叠结构之上形成牺牲材料；形成竖直延伸穿过所述堆叠结构和所述牺牲材料的柱结构；在所述柱结构的上部部分内形成导电插塞结构；形成竖直延伸穿过所述堆叠结构和所述牺牲材料的狭槽；至少部分地去除所述牺牲材料以形成水平插入在所述导电插塞结构之间的开口；和在所述开口内形成低k介电材料。
115.实施例2：根据实施例1所述的方法，其进一步包括在至少部分地去除所述牺牲材料前在所述牺牲材料的暴露表面上方形成封盖材料。
116.实施例3：根据实施例1或实施例2所述的方法，其中形成所述低k介电材料包括形成所述低k介电材料以大体上在横向相邻的柱结构之间延伸且大体上在所述导电插塞结构的高程层级处包围个别柱结构。
117.实施例4：根据实施例1至3中任一实施例所述的方法，其进一步包括选择所述低k介电材料以包括sio
xcy
、sio
x
ny、sic
xoyhz
和sio
xcy
nz中的一或多种。
118.实施例5：根据实施例1或实施例2所述的方法，其进一步包括形成横向邻近于所述低k介电材料且在所述堆叠结构的所述导电结构中的至少一些的水平边界内的气隙。
119.实施例6：根据实施例5所述的方法，其中形成所述气隙包括形成接近于所述狭槽的所述低k介电材料的面包蓬松区以密封所述开口。
120.实施例7：根据实施例1至6中任一实施例所述的方法，其进一步包括：形成位于所述堆叠结构之上且可操作地耦合到所述柱结构的导电线；形成耦合到所述导电线的互连结构；和在所述互连结构与所述导电插塞结构之间形成接触结构。
121.实施例8：根据实施例1至7中任一实施例所述的方法，其中形成所述导电插塞结构包括将所述导电插塞结构的最下部表面定位在所述堆叠结构的最上部导电结构的上部表面上方的高程平面处。
122.实施例9：根据实施例1至8中任一实施例所述的方法，其中形成所述堆叠结构包括在竖直邻近的绝缘结构之间形成高k介电材料且在所述高k介电材料与所述导电结构之间形成导电衬里材料，所述低k介电材料直接实体地接触所述高k介电材料和所述导电衬里材料中的一或多个。
123.实施例10：一种微电子装置，其包括：柱结构，其竖直延伸穿过布置成层次的竖直交替的绝缘结构和导电结构的堆叠结构，所述层次中的每一个个别地包括所述绝缘结构中的一个和所述导电结构中的一个；导电线，其位于所述堆叠结构之上且耦合到所述柱结构；导电插塞结构，其位于所述柱结构的上部部分内，所述导电插塞结构耦合到所述导电线和所述柱结构；和低k介电材料，其水平插入在彼此水平相邻的至少两个导电插塞结构之间。
124.实施例11：根据实施例10所述的微电子装置，其进一步包括水平位于所述柱结构之间且直接竖直上覆于所述低k介电材料的氮化物结构。
125.实施例12：根据实施例10或实施例11所述的微电子装置，其进一步包括横向位于所述至少两个导电插塞结构之间的气隙，所述气隙将所述低k介电材料与所述柱结构分离，且在与所述导电线的至少一部分的直接竖直对准内。
126.实施例13：根据实施例12所述的微电子装置，其进一步包括在竖直延伸穿过所述堆叠结构的狭槽内的绝缘材料，其中所述气隙与所述绝缘材料隔离且水平邻近于所述柱结构。
127.实施例14：根据实施例10至13中任一实施例所述的微电子装置，其中所述柱结构包括直接横向邻近于所述导电插塞结构的通道材料和直接位于所述通道材料与所述低k介电材料之间的块氧化物材料。
128.实施例15：根据实施例14所述的微电子装置，其中所述导电插塞结构和所述通道材料包括n型掺杂剂，所述导电插塞结构具有比所述通道材料更大浓度的所述n型掺杂剂。
129.实施例16：根据实施例14所述的微电子装置，其中所述导电插塞结构、所述通道材料和所述块氧化物材料中的每一个的上部表面彼此大体上共面。
130.实施例17：根据实施例14所述的微电子装置，其中所述导电插塞结构横向邻近于所述柱结构的所述通道材料而不横向邻近于所述堆叠结构的最上部导电结构。
131.实施例18：一种存储器装置，其包括：存取线，其在第一水平方向上延伸；数据线，其在与所述第一水平方向正交的第二水平方向上延伸；存储器单元，其接近所述存取线与所述数据线的相交点；互连结构，其竖直位于所述数据线与所述存储器单元之间且与所述数据线和所述存储器单元电连通；接触结构，其竖直位于所述互连结构与所述存储器单元之间且与所述互连结构和所述存储器单元电连通；和导电插塞结构，其竖直位于所述接触
结构与所述存储器单元之间且与所述接触结构和所述存储器单元电连通，所述导电插塞结构通过低k介电材料和至少一个气隙彼此水平分离。
132.实施例19：根据实施例18所述的存储器装置，其中所述至少一个气隙位于所述存取线的水平边界内且位于所述导电插塞结构的竖直边界内。
133.实施例20：根据实施例18或实施例19所述的存储器装置，其中所述存取线中的至少一些配置成选择栅极结构，所述至少一个气隙的横向侧边界与所述选择栅极结构中的至少一些的横向侧表面大体上竖直对准。
134.实施例21：根据实施例18至20中任一实施例所述的存储器装置，其进一步包括：第一介电材料，其水平邻近于所述接触结构；第二介电材料，其水平邻近于所述互连结构；和氮化物封盖材料，其直接位于所述第一介电材料与所述低k介电材料之间。
135.实施例22：根据实施例18至21中任一实施例所述的存储器装置，其中所述低k介电材料具有在约1.9到约3.2范围内的介电常数和在约30nm到约40nm范围内的高度。
136.实施例23：一种电子系统，其包括：处理器；和存储器装置，其可操作地耦合到所述处理器且包括至少一个微电子装置，所述至少一个微电子装置包括：竖直结构，其延伸穿过交替的导电材料和介电材料的堆叠，所述竖直结构中的每一个包括：通道结构，其横向邻近于绝缘材料且大体上包围所述绝缘材料；和导电插塞结构，其邻近于所述通道结构；最上部导电栅极结构，其横向邻近于所述竖直结构，所述导电插塞结构的下部表面位于所述最上部导电栅极结构的上部表面的平面处或上方；低k介电材料，其在所述导电插塞结构的高程层级处将所述竖直结构彼此横向分离；和气隙，其横向位于所述导电插塞结构与所述低k介电材料之间。
137.实施例24：根据实施例23所述的电子系统，其进一步包括竖直上覆于所述低k介电材料和所述气隙的氮化物材料，所述气隙至少部分地由所述氮化物材料和所述低k介电材料限定。
138.实施例25：根据实施例23或实施例24所述的电子系统，其中所述存储器装置包括3d nand快闪存储器装置。
139.虽然已结合图描述某些说明性实施例，但所属领域的技术人员将认识到且了解，本公开所涵盖的实施例不限于在本文中明确地展示且描述的那些实施例。实际上，可在不脱离本公开所涵盖的实施例(例如下文中所要求的那些实施例，包含法定等同物)的范围的情况下对本文中所描述的实施例作出许多添加、删除和修改。另外，来自一个所公开实施例的特征可与另一所公开实施例的特征组合，而仍涵盖在本公开的范围内。