半导体装置的形成方法与流程

1.本发明实施例是关于半导体装置，特别是关于具有互连结构的半导体装置及其制造方法。


背景技术：

2.半导体装置用于各种电子产品，例如个人电脑、手机、数码相机及其他电子设备。随着技术的进步，对更小且具有改善性能的半导体装置的需求增加。随着部件密度增加，后段制程(back end of line，beol)的多层互连结构的导线宽度及导线之间的间距也需要缩小。
3.通常使用镶嵌制程形成多层金属互连。一般而言，镶嵌制程是单镶嵌或双镶嵌的其中一种，其包括图案化且蚀刻金属沟槽及导孔以形成开口，并以金属填充开口。然而，随着关键尺寸及节距继续微缩，在形成及填充金属沟槽方面具有一些挑战。
4.为了适应更微缩的后段制程，需要改善的金属互连及其形成的方法。


技术实现要素：

5.本发明实施例提供一种半导体装置的形成方法，包括：蚀刻第一金属层，以形成多个第一金属图案，所述第一金属图案彼此被多个凹槽的其中之一间隔开；形成介电间隔物，沿着每个凹槽的多个侧壁延伸；以及以导电材料填充所述凹槽，以形成多个第二金属图案。
6.本发明实施例提供一种半导体装置的形成方法，包括：蚀刻第一金属层，以形成彼此横向隔开的第一金属图案及第二金属图案，其中第一金属图案及第二金属图案在一水平面上；形成多个介电间隔物，沿着第一金属图案及第二金属图案的对应的多个侧壁延伸，所述侧壁朝向彼此；以及在第一水平层中形成夹在所述介电间隔物之间的一第三金属图案。
7.本发明实施例提供一种互连结构的形成方法，包括：沉积第一导电膜于第一介电层上；沉积第一硬遮罩层于第一导电膜上；移除部分的第一硬遮罩层及第一导电膜，以形成多个第一金属图案；形成多个间隔物，每个间隔物沿着所述第一金属图案中的对应一个的侧壁延伸；沉积第二导电膜于所述间隔物之间，以形成多个第二金属图案；以及形成导孔，穿过第一介电层上的第二介电层；其中导孔电性耦合至所述第一金属图案的其中之一及所述第二金属图案的其中之一。
附图说明
8.由以下的详细叙述配合所附图式，可最好地理解本发明实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制。事实上，可任意地放大或缩小各种元件的尺寸，以清楚地表现出本发明实施例的特征。
9.图1是根据一些实施例，绘示出示例半导体装置111的一部分的剖面图。
10.图2是根据一些实施例，绘示出由直接金属蚀刻的双重图案化方式制造金属线结构的方法。
11.图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、及图16是根据一些实施例，绘示出由图2的方法制造的示例半导体装置111在各种制造阶段期间的剖面图。
12.图17是根据一些实施例，绘示出多层半导体的示例的剖面图，其中多层的至少其中之一是由图2的方法制造。
13.其中，附图标记说明如下：
14.100，102，104，106，108，110，112，114：步骤
15.116，118，120，122，124，126，128：步骤
16.111：半导体装置
17.150：方法
18.202：第二导电层
19.204：第一导电层
20.206：蚀刻停止层
21.208：硬遮罩层
22.210：底部抗反射涂膜层
23.212：可图案化膜层
24.300：介电层
25.302：半导体基板
26.502：间隔物
27.702：第二导电部件
28.1012：图案
29.1212：凹槽
30.1220：金属图案
31.1240：侧壁
32.1250：底表面
33.1702：介电层
34.1704：导孔
35.1720：第一金属层
36.1722：第二金属层
37.1724：第三金属层
具体实施方式
38.以下公开提供了许多的实施例或范例，用于实施本发明实施例的不同元件。各元件及其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一及第二元件直接接触的实施例，也可能包含额外的元件形成在第一及第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在各种范例中重复参照的元件符号及/或字母。如此重复是为了简明及清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。
39.此外，其中可能用到与空间相对用词，例如「在
……
之下」、「下方」、「较低的」、「上方」、「较高的」等类似用词，是为了便于描述图式中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及图式中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。
40.随着金属互连的缩小，更小的节距及临界尺寸容易形成劣化(degradation)及线宽粗糙度(line width roughness，lwr)、线边缘粗糙度(line edge roughness，ler)或线摆动(line wiggle)。这可能是蚀刻至低k膜层中的影响，因为低k膜层(low-k film)的机械硬度差。由于低k膜层的机械硬度低，在金属膜间隙填充期间可能会发生额外的线摆动。连同小的临界尺寸，这种线摆动会在金属线中造成短路及串音(cross talk)。
41.本公开关于形成金属互连的结构及方法，这可以降低线摆动。制程可以是自对准制程方法，关于形成及填充金属间隙的直接金属蚀刻方式。相较于低k膜层，金属膜具有更高的机械硬度，可导致低的线宽粗糙度或线边缘粗糙度。所公开的制程及结构的额外优点可包括较大的临界尺寸。此外，所公开的制程可以通过金属膜间隙填充来降低线宽粗糙度或线边缘粗糙度。通过减少金属线之间的短路，所公开的结构可以具有增加的可靠度、较佳的电阻电容(rc)性能及降低的寄生电容的优点。
42.举例而言，本公开提供通过直接金属蚀刻来形成金属互连的新颖结构及方法。所述方法可包括，例如，沉积一或多个金属层以形成金属线、蚀刻所述金属层、形成间隔物、且沉积附加金属层。所得结构可包括由一或多个金属层形成的导电区域，非导电间隔物隔开所述一或多个金属层与附加导电区域。
43.图1是根据一些实施例，绘示出示例半导体装置的剖面图。第一导电部件可以包含第一导电层204。第一导电层204可以是第一金属层204。可选地(optionally)，第一导电部件可以包含横向设置在第一导电层204下的第二导电层202。第二导电层202可以是第二金属层202。第一导电部件与第二导电部件702可以被间隔物502隔开。第一导电部件及第二导电部件702可以形成(n)层金属线((n)level metal line)。
44.在一些实施例中，第一导电层204、第二导电层202、及第二导电部件702可各自独立地包括选自由ta、tan、tin、al、cu、co、ru、mo、及w所组成的群组的材料。第一导电层204及第二导电层202的厚度可以在约5纳米至约300纳米之间。第一导电部件的厚度可以在顶部逐渐变细。在一些实施例中，第一导电层204的底部可以大于第二导电层202的顶部。第一导电部件可具有偏离第一导电部件的底部的水平面的轮廓角，介于50度至90度之间。
45.在一些实施例中，间隔物502可包括选自由alo、aln、alon、zro、tio、tisio、zrtio、hfo、sio2、sioc、sic、sicn、siocn、sin、wox、wn、wc及wcn所组成的群组的材料或前述的任意组合。间隔物502可以是介电质。间隔物502可以是低k(low-k)或超低k介电质。在一些实施例中，间距可以为约10埃至约1000埃。在一些实施例中，间隔物的关键尺寸可以在约5纳米及约270纳米或约5纳米至约270纳米之间。
46.可以沿着第一导电层204及第二导电层202的侧壁保留间隔物502。所得间隔物502可以顺应性地沿着其高度。所得间隔物502在顶部可以比在底部厚。间隔物502可以沿着第一导电层204及第二导电层202的侧面成角度。间隔物502偏离间隔物502的底部的水平面的轮廓角介于50度至90度之间。
47.在一些实施例中，形成(n)层金属线的一部分的第一导电部件被导电导孔连接至形成(n-1)层金属线的第三导电部件。在一些实施例中，形成(n)层金属线的一部分的第二导电部件被导电导孔连接至形成(n-1)层金属线的第三导电部件。
48.图2是根据本公开的各种方面，绘示出制造半导体装置111的方法的流程图。图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、及图16是根据图2的方法150的实施例，分别绘示出半导体装置111在各种制造阶段的剖面图。
49.参照图2及图3，方法150进行到步骤100，其中取得半导体基板302。半导体基板302可以具有沉积在其上的装置结构。半导体基板302可以具有层间介电质堆叠，沉积在装置结构上。半导体基板302是在半导体集成电路中采用的基板，且集成电路可能已经形成于其中及/或其上或可以形成于其中及/或其上。文中的用语「半导体基板」是指包含半导体材料的任何构造，例如，具有外延层或不具有外延层的硅基板、包含埋置绝缘层的绝缘体上覆硅基板、或具有硅锗层的基板。文中的用语「集成电路」是指具有多个单独电路元件的电子电路，例如晶体管、二极管、电阻器、电容器、电感器及其他主动及被动半导体装置。
50.介电层300可以是单层或多层结构。在一些实施例中，介电层300的厚度随着所应用的技术变化，例如约1000埃至约30000埃的厚度。在一些实施例中，介电层300是氧化硅、碳掺杂的氧化硅、相对低介电常数(k值)的介电材料，具有小于约4.0的k值、或前述的组合。在一些实施例中，介电层300由包括低k介电材料、极低k介电材料、多孔低k介电材料及前述的组合的材料形成。用语「低k」定义介电材料的介电常数为3.0或更低。用语「极低k」是指介电常数为2.5或更低，较佳地是介于1.9及2.5之间。用语「多孔低k」是指介电材料的介电常数为2.0或更小，较佳地为1.5或更低。根据实施例可以采用多种低k材料，例如，旋涂无机介电质、旋涂有机介电质、多孔介电材料、有机聚合物、有机石英玻璃、氟硅酸盐玻璃(fsg)(siof系列材料)、氢倍半硅氧烷(hydrogen silsesquioxane，hsq)系列材料、甲基倍半硅氧烷(methyl silsesquioxane，msq)系列材料或多孔有机系列材料。在实施例中，介电层300为含氮层、含碳层或含碳且含氮层。在一实施例中，介电层300为含硅且含氮介电层。
51.参照图2及图4，方法150进行至步骤102，其中沉积导电层202。导电层202可为金属层202。在一些实施例中，导电层202还可包括选择性阻障(selective barrier)。在一些实施例中，导电层202可包括选自由钽(ta)、氮化钽(tan)、钛(ti)、氮化钛(tin)、铝(al)、铜(cu)、钴(co)、钌(ru)、钼(mo)、钨(w)及前述的组合所组成的群组的导电材料。导电层202的厚度可以为约10埃至约1000埃。导电层202的厚度可以为约5纳米至约300纳米。
52.在一些实施例中，导电层202的导电材料是通过电化学镀(electro-chemical plating，ecp)制程、物理气相沉积(pvd)、化学气相沉积(cvd)、等离子体辅助化学气相沉积(pecvd)、低压化学气相沉积(lpcvd)、原子层沉积(ald)或其他众所周知的沉积技术来沉积。在一些实施例中，使用旋涂技术沉积导电材料。在一些实施例中，沉积可以在约150℃至约400℃下发生。在一些实施例中，可以进行沉积直到导电层202的厚度在约10埃及约1000埃或在约10埃至约1000埃之间。
53.参照图2及图5，方法150进行至步骤104，其中沉积导电膜层204。为简单起见，层302及300未在后续的图中绘示出。导电膜层204可以是金属层204。在一些实施例中，导电层204还可包括选择性阻障。在一些实施例中，导电层204可包括选自由钽(ta)、氮化钽(tan)、钛(ti)、氮化钛(tin)、铝(al)、铜(cu)、钴(co)、钌(ru)、钼(mo)及钨(w)所组成的群组的导
电材料。金属层204的厚度可以为约10埃至约1000埃。金属层204的厚度可以为约5纳米至约300纳米。
54.在一些实施例中，导电材料是通过电化学镀(electro-chemical plating，ecp)制程、物理气相沉积(pvd)、化学气相沉积(cvd)、等离子体辅助化学气相沉积(pecvd)、低压化学气相沉积(lpcvd)、原子层沉积(ald)或其他众所周知的沉积技术来沉积。在一些实施例中，沉积可以在约150℃至约400℃下发生。在一些实施例中，可以进行沉积直到层厚度在约10埃及约1000埃或在约10埃至约1000埃之间。
55.参考图2及图6，方法150进行到步骤106，其中沉积蚀刻停止层(esl)206。在一些实施例中，蚀刻停止层206可包括选自由钽(ta)、氮化钽(tan)、氮化钛(tin)、氧化锆(zro)、氧化钛硅(tisio)、氧化锆钛(zrtio)、氧化铪(hfo)、碳化硅(sic)、碳氧化硅(sioc)、氮化硅(sin)、碳氮化硅(sicn)、氮氧化硅(sion)、氮碳氧化硅(siocn)、氧化钨(wox)、氮化钨(wn)、碳化钨(wc)、氮化碳钨(wcn)及钨(w)所组成的群组的材料。蚀刻停止层206的厚度可以为约10埃至约1000埃。
56.在一些实施例中，蚀刻停止层206是通过物理气相沉积(pvd)、化学气相沉积(cvd)、等离子体辅助化学气相沉积(pecvd)、低压化学气相沉积(lpcvd)、原子层沉积(ald)、或其他众所周知的沉积技术来沉积。在一些实施例中，使用旋涂技术沉积蚀刻停止层206。在一些实施例中，沉积可以在约150℃至约400℃下发生。在一些实施例中，可以进行沉积直到层厚度在约10埃及约1000埃或在约10埃至约1000埃之间。
57.参照图2及图7，方法150进行到步骤108，其中沉积硬遮罩层208。所述方法可包括在蚀刻停止层206正上方沉积硬遮罩层208。在一些实施例中，硬遮罩层208可包括选自由钽(ta)、氮化钽(tan)、钛(ti)、氮化钛(tin)、氧化锆(zro)、氧化钛硅(tisio)、氧化锆钛(zrtio)、氧化铪(hfo)、碳化硅(sic)、碳氧化硅(sioc)、氮化硅(sin)、氮碳化硅(sicn)、氮氧化硅(sion)、碳氮氧化硅siocn、氧化钨(wox)、氮化钨(wn)、碳化钨(wc)、氮碳化钨(wcn)及钨(w)所组成的群组的材料。硬遮罩层208的厚度可以为约10埃至约1000埃。
58.在一些实施例中，通过物理气相沉积(pvd)、化学气相沉积(cvd)、等离子体辅助化学气相沉积(pecvd)、低压化学气相沉积(lpcvd)、原子层沉积(ald)或其他众所周知的沉积技术沉积硬遮罩层208。在一些实施例中，沉积可以在约150℃至约400℃下发生。在一些实施例中，可以进行沉积直到层厚度在约10埃及约1000埃或在约10埃至约1000埃之间。
59.参照图2及图8，方法150进行到步骤110，其中沉积底部抗反射涂膜(bottom antireflective coating，barc)层210。底部抗反射涂膜层210可以是有机化合物。在一些实施例中，底部抗反射涂膜层210是由物理气相沉积(pvd)、化学气相沉积(cvd)、等离子体辅助化学气相沉积(pecvd)、低压化学气相沉积(lpcvd)、原子层沉积(ald)或其他众所周知的沉积技术来沉积。在一些实施例中，使用旋涂技术沉积底部抗反射涂膜层210。
60.参照图2及图9，方法150进行到步骤112，其中沉积可图案化的膜层(例如，光阻(pr)层)212。在一些实施例中，光阻层是由物理气相沉积(pvd)、化学气相沉积(cvd)、等离子体辅助化学气相沉积(pecvd)、低压化学气相沉积(lpcvd)、原子层沉积(ald)或其他众所周知的沉积技术来沉积。在一些实施例中，使用旋涂技术沉积光阻层。
61.再参照图2，替代地(alternately)，方法150从步骤114开始，其中取得由前述步骤100-112形成的堆叠。可以在各种位置取得堆叠。举例而言，可以用已沉积的导电膜层204取
得堆叠。举例而言，可以用已存在的导电膜层202、导电膜层204及蚀刻停止层206取得堆叠。举例而言，可以用已存在的导电膜层202、导电膜层204、蚀刻停止层206及硬遮罩层208取得堆叠。
62.参照图2及图10，方法150进行到步骤116，其中可以执行微影。阻抗遮罩(resist mask)(未示出)可以用于图案化及蚀刻图案，其定义金属图案1220的相应预期位置。因此，可图案化膜层212可具有如图10所示的一或多个图案(窗口或开口)1012。
63.参照图2及图11，方法150进行至步骤118，其中可根据可图案化膜层212的图案(窗口或开口)1012(图10)移除硬遮罩层208。可以执行非等向性蚀刻制程移除部分硬遮罩层208，且蚀刻制程可在蚀刻停止层206终止(endpoint)。由此，硬遮罩层208可以具有一或多个图案1020。非等向性蚀刻的示例可包括反应性离子蚀刻(rie)。非等向性蚀刻的另一个示例可包括电感耦合等离子体(inductively coupled plasma，icp)或电容耦合等离子体(capacitively coupled plasma，ccp)。蚀刻气体可以选自由ch4、ch3f、ch2f2、chf3、c4f8、c4f6、cf4、h2、hbr、co、co2、o2、bcl3、cl2、n2、he、ne、及ar所组成的群组、其他本领域已知的蚀刻气体。蚀刻可在等于或介于约0.2millitorr(mt)及约120mt之间的压力下发生。蚀刻可以在约0℃至约100℃之间的温度下发生。反应性离子蚀刻可以在约50瓦及约3000w的功率或50瓦至约3000瓦之间的功率下发生。反应性离子蚀刻可以在约0伏特及约1200伏特的偏压下或约0伏特至约1200伏特之间的偏压下发生。
64.参照图2及图12，方法150进行至步骤120，可根据硬遮罩层208的图案1012(图11)移除部分的蚀刻停止层206、导电膜202、及导电膜204，以形成一或多个凹槽1212。移除部分的蚀刻停止层206、导电膜202及导电膜204可包括执行离子束蚀刻。蚀刻气体可以选自由he、ne、ar、kr及xe所组成的群组。离子束蚀刻的入射角可以在约0度至约70度之间。离子束蚀刻的功率可以在约50伏特至约3000伏特之间。可以移除导电膜以在导电膜202/204堆叠的两个金属图案之间形成凹槽1212。凹槽1212的顶部横向上可以比凹槽1212的底部1250宽。因此，凹槽1212偏离凹槽1212的底部1250的水平面的轮廓角可以在的50度至及90度之间。
65.可以由反应性离子蚀刻移除第一导电层202及第二导电层204。可以使用的蚀刻机示例包括反应性离子蚀刻(rie)、电感耦合等离子体(icp)或电容耦合等离子体(ccp)蚀刻机。可以使用的示例蚀刻气体包括ch3oh、c2h5oh、ch4、ch3f、ch2f2、chf3、c4f8、c4f6、cf4、h2、hbr、co、co2、o2、bcl3、cl2、n2、he、ne、及ar、其他本领域已知的蚀刻气体。蚀刻可在等于或介于约0.5millitorr(mt)及约100mt之间的压力下发生。蚀刻可在等于或介于约10mt及约50mt之间的压力下发生。蚀刻可以在约15℃至约120℃之间的温度下发生。反应性离子蚀刻可以在约150瓦及约3000w的功率或50瓦至约3000瓦之间的功率下发生。反应性离子蚀刻可以在约0伏特及约2000伏特的偏压下或约0伏特至约2000伏特之间的偏压下发生。
66.参照图2及图13，方法150进行到步骤122，其中沉积间隔物502。间隔物502可以是顺应层(conformal layer)，使得间隔物502可以衬于凹槽1212(例如，覆盖每个凹槽1212中的相应侧壁1240及底表面1250)。在一些实施例中，间隔物502可包括选自由alo、aln、alon、zro、tio、tisio、zrtio、hfo、sio2、sioc、sic、sicn、siocn、sin、wox、wn、wc、及wcn所组成的群组的材料。在一些实施例中，间隔物可以为约10埃至约1000埃。在一些实施例中，间隔物502的厚度可介于约5纳米至约270纳米。可以通过如物理气相沉积(pvd)、化学气相沉积
(cvd)、原子层沉积(ald)或旋涂沉积的方法沉积间隔物502。沉积可在约25℃及约400℃或介于约25℃至约400℃之间的温度下发生。可沉积间隔物502至约10埃及约1000埃的厚度或介于约10埃至约1000埃之间的厚度。在一些实施例中，间隔物的厚度可为约5纳米及约270纳米或介于约5纳米至约270纳米。
67.参照图2及图14，方法150进行到步骤124，其中可以留下接触导电膜204的间隔物502的部分，而可移除在凹槽1212的底表面1250及剩余的蚀刻停止层206的顶面上的间隔物502的部分。举例而言，可沿着凹槽1212的侧壁1240留下间隔物502，如图14所示。所得的间隔物502可以顺应性沿着凹槽1212的高度。所得的间隔物在凹槽1212的顶部可以比在凹槽1212底部的1250厚。间隔物可以沿着凹槽1212的侧面成角度。间隔物偏离凹槽1212的底部1250的水平面的轮廓角可介于50度至90度之间。
68.所得的结构可以是金属图案，其在小的关键尺寸具有减少的线宽粗糙度。介电间隔物502可以将导电膜202及导电膜204的金属图案与之后沉积的导电膜702隔开。之后沉积的导电膜702可沉积在凹槽1212中。在一些实施例中，可以移除在凹槽1212的底部1250的间隔物，以在导电膜702下方形成导孔。
69.可以通过反应离子蚀刻机移除间隔物502的部分。所使用的蚀刻气体可以选自由ch4、ch3f、ch2f2、chf3、c4f8、c4f6、cf4、h2、hbr、co、co2、o2、bcl3、cl2、n2、he、ne、及ar所组成的群组。气压可为约0mt及约120mt或介于约0mt至约120mt之间。温度可以在约0℃及约100℃或约0℃至约100℃之间。功率可为约50瓦及约3000w或50瓦至约3000瓦之间。偏压可以为约0伏特及约1200伏特或约0伏特至约1200伏特之间。
70.参照图2及图15，方法150进行到步骤126，其中可以沉积导电材料层702。导电材料702可以是金属层。导电材料702可包括选自由钽(ta)、氮化钽(tan)、钛(ti)、氮化钛(tin)、铝(al)、铜(cu)、钴(co)、钌(ru)、钼(mo)、钨(w)所组成的群组的材料。导电层702的厚度可介于约10埃至1000埃之间。导电层702的厚度可介于约5纳米至约300纳米。
71.在一些实施例中，导电材料702是通过电化学镀(ecp)制程、物理气相沉积(pvd)、化学气相沉积(cvd)、等离子体辅助化学气相沉积(pecvd)、低压化学气相沉积(lpcvd)沉积、原子层沉积(ald)或其他众所周知的沉积技术来形成。在一些实施例中，可以进行沉积直到层厚度在约10埃及约1000埃或在约10埃至约1000埃之间。
72.参照图2及图16，方法150进行到步骤128，其中平坦化基板的表面。在一些实施例中，当移除导电材料的一部分时，使表面平坦化。在一些实施例中，移除制程是化学机械研磨(chemical mechanical polishing，cmp)制程。
73.参照图2及图17，方法150可以用于形成任何金属层于多层金属互连中，例如图17所示。方法150可用于形成单一金属层，或可用于形成多个金属层。应注意的是，可以反复执行方法150以形成半导体装置的一或多个后续金属互连层。可以重复方法150直到形成所欲层数的金属互连。此外，方法150可用于形成多层装置的一层，而使用双镶嵌技术或本领域已知的其他技术形成其他层。举例而言，图17绘示出由导孔1704连接的使用方法150形成的第一金属层1720及第三金属层1724与使用双镶嵌技术形成的第二金属层1722。在本发明所属技术领域中具有通常知识者应理解，每个膜层可由方法150或替代技术形成且可根据所欲的芯片架构来选择层数及形成方法。
74.本文公开新颖的互连结构。互连结构可以具有第一导电部件。第一导电部件可以
具有第一导电层204。导电层204可以是金属层204。第一导电部件可以具有第二导电层202。导电层202可以是金属层202。第一导电部件与第二导电部件702可以被间隔物502隔开，其中第一导电部件及第二导电部件702的其中之一经由穿过介电层1702的导电导孔1704电性连接至第三导电部件1706。
75.第一导电层204可包括选自由ta、tan、tin、al、cu、co、ru、mo、及w所组成的群组的材料。第一导电层204的厚度的可以是约10埃至约1000埃。第一导电层204的厚度可以在约5纳米至约300纳米之间。第二导电层202可包括选自由ta、tan、tin、al、cu、co、ru、mo、及w所组成的群组的材料。第二导电层202的厚度的可以是约10埃至约1000埃。第二导电层202的厚度可以在约5纳米至约300纳米之间。第二导电部件702可以是ta、tan、tin、al、cu、co、ru、mo、或w。第二导电部件702的厚度的可以是约10埃至约1000埃。第二导电部件702的厚度可是约5纳米至约300纳米。
76.本文公开形成互连结构的方法。所述方法可包括直接蚀刻第一导电层204，以形成多个第一金属图案。多个金属图案彼此被多个凹槽1212的其中之一间隔开。
77.所述方法可包括形成沿着每个凹槽1212的侧壁1240延伸的介电间隔物502。介电间隔物502的厚度可以小于约10000埃。介电间隔物502的厚度可以小于约1000埃。介电间隔物502的厚度可以小于约100埃。介电间隔物502可以通过化学气相沉积来形成。介电间隔物502的形成可通过沿着凹槽1212的侧面及底部1250形成介电层。介电间隔物502的形成可通过从凹槽1212的底部1250移除所述介电层。介电间隔物502可包括选自由zro、tio、tisio、zrtio、hfo、sio2、sioc、sic、sicn、siocn、sin、wox、wn、wc及wcn所组成的群组的材料。在一些实施例中，间隔物502的厚度可以为约5纳米至约270纳米。
78.所述方法可包括以导电材料填充多个凹槽1212，以形成多个第二金属图案。以导电材料填充多个凹槽1212可以通过选自由化学气相沉积及物理气相沉积所组成的群组的一或多种方法。
79.第一金属图案的水平宽度可以大于第二金属图案的水平宽度。第一金属图案的水平宽度可以是第二金属图案的水平宽度的两倍。第一金属图案的水平宽度可以小于第二金属图案的水平宽度。第一金属图案的水平宽度可以是第二金属图案的水平宽度的一半。第一金属图案的水平宽度可以与第二金属图案的水平宽度大致相同。
80.本文公开一种方法，可包括直接蚀刻第一导电层204以形成第一金属图案及第二金属图案。第一金属图案及第二金属图案可以沿着第一水平层。所述方法可包括在第一金属图案及第二金属图案之间形成介电间隔物502。所述方法可包括形成将第一金属图案连接到第三金属图案的导孔1704。第三金属图案可以是沿着第二水平层。第一水平层及第二水平层可以被由介电层组成的第三水平层分离。
81.本文公开形成互连结构的方法。所述方法可包括沉积第一导电膜204于介电层300上。所述方法可包括沉积硬遮罩层208于导电膜204上。所述方法可包括移除部分的硬遮罩层208及导电膜204。
82.所述方法可包括沉积导电膜202于介电层300上及导电膜204下。所述方法可包括直接在蚀刻停止层206上沉积硬遮罩层208。蚀刻停止层206可包括选自由ta、tan、tin、zro、ti、tisio、zrtio、hfo、sic、sioc、sin、sicn、sion、siocn、wox、wn、wc、wcn、及w所组成的群组的材料。蚀刻停止层206的厚度可以为约10埃至约1000埃。硬遮罩层208可以是ta、tan、tin、
zro、ti、tisio、zrtio、hfo、sic、sioc、sin、sicn、sion、siocn、wox、wn、wc、wcn、或w。硬遮罩层208的厚度可在约10埃至约1000埃之间。
83.所述方法可包括移除部分导电膜204。可以通过离子束蚀刻的方法移除部分导电膜204。蚀刻气体可以是he、ne、ar、kr或xe。离子束蚀刻角度可以在约0度至约70度之间。离子束蚀刻功率可以在约50伏特至3000伏特之间。移除部分导电膜可以形成凹槽1212。
84.所述方法可包括沉积沿着导电膜204的第一侧壁及第二侧壁延伸的间隔物502。所述方法可包括在间隔物502之间沉积第二导电膜702。所述方法可包括形成穿过介电层1702的导孔1704。导孔1704可以连接到第一导电膜204。导孔1704可以连接到第二导电膜702。
85.所述方法可包括移除在凹槽的底部1250的间隔物502的部分。可以通过反应性离子蚀刻机移除间隔物502的部分。蚀刻气体可以选自由ch4、ch3f、ch2f2、chf3、c4f8、c4f6、cf4、h2、hbr、co、co2、o2、bcl3、cl2、n2、he、ne、及ar所组成的群组。气压为约0mt至约120mt。温度为约0℃至约100℃。功率为约50瓦至约3000瓦。偏压为约0伏特至约1200伏特。
86.本文公开了一种新颖的半导体装置111。装置可包括含有第三导电部件的基板。装置可包括位于基板之上的介电堆叠1702。装置可包括第一导电部件204及第二导电部件702。第一导电部件204及第二导电部件702彼此可以在相同的横向平面上。第一导电部件204及第二导电部件702可以被间隔物502彼此隔开。第一导电部件204、第二导电部件702及间隔物502可以在介电堆叠1702上方。第一导电部件204可以通过导电导孔1704连接到第三导电部件。第二导电部件702可以通过导电导孔1704连接到第三导电部件。间隔物502可包括选自由alo、aln、alon、zro、tio、tisio、zrtio、hfo、sio2、sioc、sic、sicn、siocn、sin、wox、wn、wc、及wcn所组成的群组的材料。间隔物502的厚度可介于约5纳米至270纳米。
87.所述的方法及结构描述半导体装置111的各种实施例。应注意的是，图2的方法并不是产生完整的半导体装置。可以使用互补金属氧化物半导体(cmos)技术制程制造完整的半导体装置111。因此，应理解的是，可以在图2的方法100至116之前、期间及之后提供附加的制程以及在文中简要描述的一些其他的制程。此外，为了使本公开更好理解，简化了图1及图3至图16。举例而言，虽然图式绘示半导体装置111，应理解的是，集成电路可包括许多其他装置，包括晶体管、电阻器、电容器、电感器、保险丝(fuse)等等。
88.在本公开的一方面，所公开的方法可包括直接蚀刻第一金属层以形成多个第一金属图案。所述第一金属图案彼此可被多个凹槽的其中之一间隔开。所述方法可包括形成介电间隔物，沿着每个凹槽的多个侧壁延伸。所述方法可包括以导电材料填充所述凹槽，以形成多个第二金属图案。
89.在一些实施例中，使用离子束蚀刻机蚀刻第一金属层。在一些实施例中，离子束蚀刻机使用选自由he、ne、ar、kr、xe及前述的组合所组成的群组的一蚀刻气体。在一些实施例中，介电间隔物的厚度小于约100埃。在一些实施例中，形成介电间隔物更包括：沿着每个凹槽的所述侧壁及底面形成介电层；以及从每个凹槽的底面移除介电层。在一些实施例中，介电间隔物是选自由alo、aln、alon、zro、tio、tisio、zrtio、hfo、sio2、sioc、sic、sicn、siocn、sin、wox、wn、wc、wcn、及前述的组合所组成的群组。在一些实施例中，以导电材料填充所述凹槽更包括：使用选自由化学气相沉积及物理气相沉积所组成的群组的技术沉积导电材料。在一些实施例中，每个第二金属图案的水平宽度是每个第一金属图案的水平宽度的两到四倍。在一些实施例中，介电间隔物在对应的凹槽的上部的水平宽度小于介电间隔
物在所述对应的凹槽的下部的水平宽度。
90.在本公开的另一方面，所述方法可包括直接蚀刻第一金属层以形成在第一水平层中的第一金属图案及第二金属图案，第一金属图案及第二金属图案彼此横向隔开。所述方法可包括形成多个介电间隔物，沿着第一金属图案及第二金属图案的对应的多个侧壁延伸。第一金属图案及第二金属图案的对应侧壁朝向彼此。所述方法可包括形成夹在所述介电间隔物之间的第三金属图案。第三金属图案可在第一水平层中。
91.在一些实施例中，半导体装置的形成方法更包括：形成导孔，连接第一金属图案至一第四导电区，其中第四导电区沿着第二水平层且第一水平层与第二水平层被由介电层组成的第三水平层隔开。
92.在本公开的又一方面，所述方法可包括形成互连结构。所述方法可包括沉积第一导电膜于第一介电层上。所述方法可包括沉积第一硬遮罩层于第一导电膜上。所述方法可包括移除部分的第一硬遮罩层及第一导电膜，以形成多个第一金属图案。所述方法可包括形成多个间隔物。所述间隔物可沿着所述第一金属图案的其中之一的侧壁延伸。所述方法可包括沉积第二导电膜于所述间隔物之间，以形成多个第二金属图案。
93.在一些实施例中，形成导孔，穿过第一介电层上的第二介电层，其中导孔电性耦合至所述第一金属图案的其中之一及所述第二金属图案的其中之一。在一些实施例中，互连结构的形成方法更包括：沉积第三导电膜于第一介电层上及第一导电膜下。在一些实施例中，互连结构的形成方法，更包括：沉积第二硬遮罩层于第一硬遮罩层的正上方。在一些实施例中，第一硬遮罩层及第二硬遮罩层是选自由ta、tan、tin、zro、ti、tisio、zrtio、hfo、sic、sioc、sin、sicn、sion、siocn、wox、wn、wc、wcn、w、及前述的组合所组成的群组，且第一硬遮罩层及第二硬遮罩层的厚度为10埃至1000埃。在一些实施例中，通过反应性离子蚀刻机移除部分的第一硬遮罩层及第一导电膜。在一些实施例中，反应性离子蚀刻机使用一蚀刻气体，其包括选自由ch4、ch3f、ch2f2、chf3、c4f8、c4f6、cf4、h2、hbr、co、co2、o2、bcl3、cl2、n2、he、ne、ar及前述的组合所组成的群组的化学品。在一些实施例中，蚀刻气体的气压为约0millitorr至约120millitorr，蚀刻气体的温度为约0℃至约100℃，反应性离子蚀刻机的功率为约50瓦至约3000瓦，且反应性离子蚀刻机的偏压为约0伏特至约1200伏特。在一些实施例中，通过离子束蚀刻机移除部分的第一硬遮罩层及第一导电膜。在一些实施例中，离子束蚀刻机使用选自由he、ne、ar、kr、及xe所组成的群组的蚀刻气体。
94.以上概述数个实施例的特征，以便在本发明所属技术领域中具有通常知识者可更易理解本发明实施例的观点。在本发明所属技术领域中具有通常知识者应理解，他们能以本发明实施例为基础，设计或修改其他制程及结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中具有通常知识者也应理解到，此类等效的制程及结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神及范围之下，做各式各样的改变、取代及替换。