沟槽栅型超结IGBT器件结构及制作方法与流程

沟槽栅型超结igbt器件结构及制作方法
技术领域
1.本发明涉及半导体功率器件技术领域，特别涉及一种沟槽栅型超结igbt器件结构及制作方法。


背景技术：

2.现有的超结igbt器件结构主要通过两种工艺方式形成超结结构，第一是多次外延掺杂工艺，第二是挖深槽填充p型硅工艺，在这两种工艺中，采用刻槽填充工艺实现的超结耐压层较多次外延技术形成的超结耐压层更易实现较小的深宽比，同时形成的超结n区与p区掺杂分布也较均匀，有利于降低ron.sp。
3.在使用挖深槽填充p型硅工艺形成的沟槽型超结igbt器件的过程中，常规情况下需要经历2道挖沟槽工艺，首先挖深槽填充p型硅工艺形成横向pn超结结构，再挖浅槽形成沟槽栅结构。在两道工序中均需进行挖槽工艺，但挖沟槽工艺会对晶圆产生应力影响，多道沟槽工艺更容易导致器件漏电增大、可靠性变差，也很容易导致碎片，从而降低良品率。
4.因此目前需要一种超结igbt器件结构及制备方法，解决如何设计器件结构和挖槽工艺才可以实现在不影响超结igbt器件工况的情况下，减少igbt器件制备过程中挖沟槽工艺造成的器件损伤，提高igbt器件的良品率。


技术实现要素：

5.为解决现有挖深槽填充p型硅工艺形成的沟槽型超结igbt器件的过程中，多道挖槽工艺影响器件良品率的技术问题，本发明提供一种沟槽栅型超结igbt器件结构，具体的技术方案如下：
6.本发明提供的沟槽栅型超结igbt器件结构，包括n-基区，还包括：
7.若干深槽，设置于所述n-基区内，所述深槽包括第一深槽区和第二深槽区；
8.所述第一深槽区位于所述深槽下方，所述第一深槽区内填充p型硅，形成p型硅区，所述p型硅区与相邻的所述n-基区形成横向pn结；
9.所述第二深槽区位于所述深槽上方，所述第二深槽区内填充多晶硅，形成多晶硅栅区；
10.栅极绝缘区，设置于所述第一深槽区与所述第二深槽区之间，用于使所述第一深槽区与所述第二深槽区之间绝缘；
11.栅极氧化层，设置于所述第二深槽区的内侧壁。
12.本发明提供的沟槽栅型超结igbt器件结构通过在n-基区设置包括第一深槽区和第二深槽区的深槽结构，使形成超结的p型区的第一深槽区和形成沟槽栅的第二深槽区由同一个沟槽形成，相较于传统挖槽方法节省挖沟槽工艺，有效降低多道沟槽工艺对器件造成双重应力的影响，减少igbt器件制备过程中挖沟槽工艺造成的器件损伤，提高igbt器件的良品率，并在第一深槽区和第二深槽区之间添加绝缘区域，绝缘区域的绝缘能力优于侧壁栅极氧化层，从而有助于提高栅极底部的抗击穿能力，提升器件耐量性能。
13.在一些实施方式中，本发明提供的沟槽栅型超结igbt器件结构，还包括：
14.pwell区，设置于相邻所述第二深槽区之间；
15.nplus区，设置于所述pwell区的上方且与所述pwell区相邻；
16.正面金属区，设置于所述nplus区上方；
17.层间介质层，设置于所述正面金属区和所述nplus区之间。
18.在一些实施方式中，相邻所述第二深槽区之间设置两个相邻的所述nplus区，相邻的所述nplus区之间存在空隙，本发明提供的沟槽栅型超结igbt器件结构还包括：
19.连接孔，在竖直方向上贯穿所述层间介质层，并通过所述空隙穿过相邻所述nplus区，用于连通所述正面金属区和所述pwell区；
20.pplus区，设置于所述pwell区内所述连接孔的下方。
21.在一些实施方式中，所述连接孔内部填充所述正面金属区对应的正面金属；
22.所述nplus区、所述pplus区与所述正面金属区形成欧姆接触。
23.在一些实施方式中，所述n-基区下方由上至下依次设置有n型fs缓冲层、p 集电极区和背面金属区；
24.所述p 集电极区和所述背面金属区形成欧姆接触。
25.在一些实施方式中，所述第一深槽区的深度和所述第二深槽区的深度按照预设比例设置。
26.在一些实施方式中，本发明还提供一种沟槽栅型超结igbt器件制备方法，在提供n-基区的基础上，包括步骤：
27.在n-基区内挖设若干深槽；
28.在所述深槽内填充p型硅后，回刻p型硅形成第一深槽区，使所述第一深槽区与相邻的所述n-基区形成横向pn结；
29.在所述第一深槽区内p型硅上淀积绝缘材料形成栅极绝缘区；
30.通过热氧化方式在所述栅极绝缘区上方的所述深槽侧壁形成栅极氧化层；
31.在所述栅极氧化层内部填充多晶硅材料，刻蚀形成多晶硅栅区，将所述多晶硅栅区作为第二深槽区。
32.在一些实施方式中，所述的将所述多晶硅栅区作为第二深槽区之后，还包括：
33.在预设的pwell图形区内注入3价离子，并热扩散形成pwell区，所述pwell图形区设置于相邻所述第二深槽区之间；
34.在预设的nplus图形区内注入5价离子，并热扩散形成nplus区，所述nplus图形区位于所述pwell区上方，且与所述pwell区相邻，相邻所述第二深槽区之间设置两个相邻的所述nplus区，相邻的所述nplus区之间存在空隙；
35.在所述nplus区上方淀积层间介质层；
36.在所述层间介质层中所述空隙正上方位置对应的区域刻蚀所述层间介质层，并进行硅过刻蚀形成连接孔，使所述连接孔贯穿所述层间介质层，并通过所述空隙穿过相邻所述nplus区；
37.对所述连接孔进行3价离子注入，在所述连接孔下方的所述pwell区内热扩散形成pplus区；
38.在所述层间介质层上方溅射正面金属材料形成正面金属区。
39.在一些实施方式中，所述的在所述层间介质层上方溅射正面金属材料形成正面金属区之后，还包括：
40.在所述n-基底下方注入5价离子，激光退火后形成n型fs缓冲层；
41.在所述n型fs缓冲层下方注入3价离子，激光退火后形成p 集电极区；
42.在所述p 集电极区下方溅射背面金属形成背面金属区。
43.在一些实施方式中，所述n型fs缓冲层内5价离子的注入能量高于所述p 集电极区内3价离子的注入能量。
44.本发明提供的沟槽栅型超结igbt器件结构及制作方法，具有以下技术效果：
45.通过在n-基区设置包括第一深槽区和第二深槽区的深槽结构，使形成超结的p型区的第一深槽区和形成沟槽栅的第二深槽区由同一个沟槽形成，相较于传统挖槽方法节省挖沟槽工艺，有效降低多道沟槽工艺对器件造成双重应力的影响，减少igbt器件制备过程中挖沟槽工艺造成的器件损伤，提高igbt器件的良品率，并在第一深槽区和第二深槽区之间添加绝缘区域，绝缘区域的绝缘能力优于侧壁栅极氧化层，从而有助于提高栅极底部的抗击穿能力，提升器件耐量性能。
附图说明
46.为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
47.图1为本发明提供的沟槽栅型超结igbt器件结构的示例图；
48.图2为本发明提供的沟槽栅型超结igbt器件制备方法的流程图；
49.图3为本发明提供的沟槽栅型超结igbt器件制备方法的另一个流程图。
50.图中标号：背面金属区-1、p 集电极区-2、n型fs缓冲层-3、n-基区-4、深槽-5、第一深槽区-5.1、第二深槽区-5.2、p型硅区-6、栅极绝缘区-7、栅极氧化层-8、多晶硅栅区-9、pwell区-10、pplus区-11、nplus区-12、连接孔-13、层间介质层-14和正面金属区-15。
具体实施方式
51.以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、技术之类的具体细节，以便透彻理解本技术实施例。然而，本领域的技术人员应当清楚，在没有这些具体细节的其他实施例中也可以实现本技术。在其他情况中，省略对众所周知的igbt器件中层级、区块结构的详细说明，以免不必要的细节妨碍本技术的描述。
52.应当理解，当在本说明书和所附权利要求书中使用时，术语“包括”指示所述描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其他特征、整体、步骤、操作、元素、组件和/或集合的存在或添加。
53.为使图面简洁，各图中只示意性地表示出了与本发明相关的部分，它们并不代表其作为产品的实际结构。另外，以使图面简洁便于理解，在有些图中具有相同结构或功能的部件，仅示意性地绘出了其中的一个，或仅标出了其中的一个。在本文中，“一个”不仅表示“仅此一个”，也可以表示“多于一个”的情形。
54.还应当进一步理解，在本技术说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
55.另外，在本技术的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
56.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对照附图说明本发明的具体实施方式。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，并获得其他的实施方式。
57.本发明的一个实施例，如图1所示，本发明提供的沟槽栅型超结igbt器件结构，包括n-基区4、深槽5、p型硅区6、栅极绝缘区7、栅极氧化层8和多晶硅栅区9。
58.其中，若干深槽5设置于n-基区4内，深槽5包括第一深槽区5.1和第二深槽区5.2，第一深槽区5.1位于深槽5下方，第一深槽区5.1内填充p型硅，形成p型硅区6，p型硅区6与相邻的n-基区4形成横向pn结，第二深槽区5.2位于深槽5上方，第二深槽区5.2内填充多晶硅，形成多晶硅栅区9，栅极绝缘区7设置于第一深槽区5.1与第二深槽区5.2之间，用于使第一深槽区5.1与第二深槽区5.2之间绝缘，栅极氧化层8设置于第二深槽区5.2的内侧壁，栅极绝缘区7侧壁上的栅极氧化层8实现栅极绝缘区7的绝缘效果。
59.本实施例提供的沟槽栅型超结igbt器件结构通过在n-基区设置包括第一深槽区和第二深槽区的深槽结构，使形成超结的p型区的第一深槽区和形成沟槽栅的第二深槽区由同一个沟槽形成，相较于传统挖槽方法节省挖沟槽工艺，有效降低多道沟槽工艺对器件造成双重应力的影响，减少igbt器件制备过程中挖沟槽工艺造成的器件损伤，提高igbt器件的良品率，并在第一深槽区和第二深槽区之间添加绝缘区域，绝缘区域的绝缘能力优于侧壁栅极氧化层，从而有助于提高栅极底部的抗击穿能力，提升器件耐量性能。
60.在一个实施例中，如图1所示，本发明提供的沟槽栅型超结igbt器件结构，其特征在于，还包括背面金属区1、p 集电极区2、n型fs缓冲层3、pwell区10、pplus区11、nplus区12、连接孔13、层间介质层14和正面金属区15。
61.其中pwell区10设置于相邻第二深槽区5.2之间，nplus区12设置于pwell区10的上方且与pwell区10相邻，正面金属区15设置于nplus区12上方，层间介质层14设置于正面金属区15和nplus区12之间。
62.具体地，相邻第二深槽区5.2之间设置两个相邻的nplus区12，相邻的nplus区12之间存在空隙，连接孔13在竖直方向上贯穿层间介质层14，并通过空隙穿过相邻nplus区12，用于连通正面金属区15和pwell区10，pplus区11设置于pwell区10内连接孔13的下方，连接孔13内部填充正面金属区15对应的正面金属，nplus区12、pplus区11与正面金属区15形成欧姆接触。
63.在n-基区4的下方由上至下依次设置有n型fs缓冲层3、p 集电极区2和背面金属区1，p 集电极区2和背面金属区1形成欧姆接触。
64.在一个实施例中，第一深槽区5.1的深度和第二深槽区5.2的深度可以根据用户需求按照预设比例设置。
65.在一个实施例中，本发明提供的沟槽栅型超结igbt器件制备方法，在提供n-基区的基础上，包括步骤：
66.s1在n-基区内挖设若干深槽。
67.s2在深槽内填充p型硅后，回刻p型硅形成第一深槽区，使第一深槽区与相邻的n-基区形成横向pn结。
68.s3在第一深槽区内p型硅上淀积绝缘材料形成栅极绝缘区。
69.s4通过热氧化方式在栅极绝缘区上方的深槽侧壁形成栅极氧化层。
70.具体地，栅极绝缘区侧壁上的栅极氧化层实现栅极绝缘区的绝缘效果。
71.s5在栅极氧化层内部填充多晶硅材料，刻蚀形成多晶硅栅区，将多晶硅栅区作为第二深槽区。
72.本实施例提供的沟槽栅型超结igbt器件制备方法通过在n-基区设置包括第一深槽区和第二深槽区的深槽结构，使形成超结的p型区的第一深槽区和形成沟槽栅的第二深槽区由同一个沟槽形成，相较于传统挖槽方法节省挖沟槽工艺，有效降低多道沟槽工艺对器件造成双重应力的影响，减少igbt器件制备过程中挖沟槽工艺造成的器件损伤，提高igbt器件的良品率，并在第一深槽区和第二深槽区之间添加绝缘区域，绝缘区域的绝缘能力优于侧壁栅极氧化层，从而有助于提高栅极底部的抗击穿能力，提升器件耐量性能。
73.在一个实施例中，在步骤s5之后还包括：
74.s6在预设的pwell图形区内注入3价离子，并热扩散形成pwell区。
75.具体地，pwell图形区设置于相邻第二深槽区之间。
76.s7在预设的nplus图形区内注入5价离子，并热扩散形成nplus区。
77.具体地，nplus图形区位于pwell区上方，且与pwell区相邻，相邻第二深槽区之间设置两个相邻的nplus区，相邻的nplus区之间存在空隙。
78.s8在nplus区上方淀积层间介质层。
79.s9在层间介质层中空隙正上方位置对应的区域刻蚀层间介质层，并进行硅过刻蚀形成连接孔，使连接孔贯穿层间介质层，并通过空隙穿过相邻nplus区。
80.s10对连接孔进行3价离子注入，在连接孔下方的pwell区内热扩散形成pplus区。
81.s11在层间介质层上方溅射正面金属材料形成正面金属区。
82.s12在n-基底下方注入5价离子，激光退火后形成n型fs缓冲层。
83.具体地，在执行步骤s12之前，可以预先对器件进行背面减薄到预设厚度。
84.s13在n型fs缓冲层下方注入3价离子，激光退火后形成p 集电极区。
85.具体地，n型fs缓冲层内5价离子的注入能量高于p 集电极区内3价离子的注入能量。
86.s14在p 集电极区下方溅射背面金属形成背面金属区。
87.在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详细描述或记载的部分，可以参见其他实施例的相关描述。
88.应当说明的是，上述实施例均可根据需要自由组合。以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。