3D堆叠的器件的静态随机存取存储器及其制造方法与流程

3d堆叠的器件的静态随机存取存储器及其制造方法
技术领域
1.本公开的一个或更多个实施方式涉及半导体器件，更具体地，涉及3d堆叠的器件中的静态随机存取存储器(sram)单元。


背景技术：

2.晶体管的尺寸继续缩小以维持电子器件中按比例缩小的逻辑电路。然而，由于晶体管的尺寸的不断缩小面临物理限制，平面结构的晶体管已经演变成全环绕栅极结构，诸如finfet和mbcfet，以便在一定面积尺寸内集中更多的晶体管并在晶体管的沟道和栅极上进行更多的控制。由于减小单个晶体管的尺寸的技术有其限制，所以一直在研究三维形式，其中晶体管垂直堆叠成3d结构，以提供更高的晶体管集成密度。
3.静态随机存取存储器(sram)是一种由晶体管构成的随机存取存储器，是高速缓冲存储器中最基本的元件之一。因此，一直在对sram的电路和物理结构进行研究，以严格优化面密度和性能。通常，sram电路由在一个平面上的用于两个反相器的两(2)个n型金属氧化物半导体(nmos)晶体管和两(2)个p型金属氧化物半导体(pmos)晶体管以及用于传输门晶体管的两个nmos晶体管组成。然而，平面结构的sram需要更多空间来安装晶体管(例如，四个nmos晶体管和两个pmos晶体管)，从而增大了芯片的尺寸。
4.因此，提供了用于包括有源交叉联接接触的3d堆叠的sram器件的一个或更多个布局以优化sram的面密度和性能。


技术实现要素：

5.根据一个或更多个实施方式，提供了一种包括静态随机存取存储器(sram)的半导体器件，该静态随机存取存储器包括：设置在第一层和第二层中的多个晶体管，第一层包括多个晶体管当中的第一晶体管的第一共享栅极和第二晶体管的第二共享栅极，第二层设置在第一层上方并包括多个晶体管当中的第三晶体管的第三共享栅极和第四晶体管的第四共享栅极，其中第三共享栅极设置在第一共享栅极上方，第四共享栅极设置在第二共享栅极上方；第一共享接触和第二共享接触；第一交叉联接接触，连接第四共享栅极和第一共享接触；以及第二交叉联接接触，连接第三共享栅极和第二共享接触。
6.根据一个或更多个实施方式，提供了一种制造三维(3d)堆叠的静态随机存取存储器(sram)的方法。该方法包括：提供第一金属栅极作为第一层；提供第二金属栅极作为第二层，第二层设置在第一层上方；执行贯穿第一金属栅极和第二金属栅极的栅极切割；去除第二金属栅极的一部分以形成第一凹槽；用第一电介质材料填充第一凹槽；以及在第一电介质材料的一部分和第二金属栅极上提供交叉联接接触。
7.根据一个或更多个实施方式，提供了一种半导体器件，该半导体器件包括静态随机存取存储器(sram)单元，该sram单元具有两个n型金属氧化物半导体(nmos)晶体管和两个p型金属氧化物半导体(pmos)晶体管，该sram单元包括：上层，包括所述两个pmos晶体管；下层，包括所述两个nmos晶体管；第一共享接触和第二共享接触；第一交叉联接接触，将所
述两个pmos晶体管中的第一pmos晶体管的栅极连接到第一共享接触；以及第二交叉联接接触，将所述两个pmos晶体管中的第二pmos晶体管的栅极连接到第二共享接触。
附图说明
8.通过结合附图进行的以下描述，本公开的某些实施方式的以上和其他方面、特征和优点将更加明显，其中：
9.图1是示出sram电路的示例的示图；
10.图2是示出根据一实施方式的3d堆叠的sram电路的截面图的示图；
11.图3是示出示例sram布局的俯视图的示图；
12.图4a是示出图3所示的3d堆叠的sram的第一层的俯视图的示图；
13.图4b是示出图3所示的3d堆叠的sram的第二层的俯视图的示图；
14.图5a是示出根据一实施方式的3d堆叠的sram的第一层的俯视图的示图；
15.图5b是示出根据一实施方式的3d堆叠的sram的第二层的俯视图的示图；
16.图6a是示出根据一实施方式的3d堆叠的sram的第一层的俯视图的示图；
17.图6b是示出根据一实施方式的3d堆叠的sram的第二层的俯视图的示图；
18.图6c是示出根据一实施方式的沿图6b中的线b-b'截取的3d堆叠的sram的截面图的示图；
19.图7是示出根据一实施方式的半导体模块的示意性平面图的示图；
20.图8是根据一实施方式的电子系统的示意性框图；以及
21.图9是示出根据一实施方式的制造三维(3d)堆叠的sram的方法的流程图。
具体实施方式
22.下面将参照附图详细描述一个或更多个实施方式。
23.这里描述的实施方式都是示例实施方式，因此，本发明构思不限于此，而是可以以各种其他形式实现。不排除以下描述中提供的每个实施方式与另一示例或另一实施方式的一个或更多个特征相关联，所述另一示例或另一实施方式也在这里被提供或未在这里被提供但与本发明构思一致。例如，即使在特定示例或实施方式中描述的事项没有在不同的示例或实施方式中描述，除非在其描述中另有说明，否则该事项可以被理解为与不同的示例或实施方式相关或结合。此外，应理解，对本发明构思的原理、方面、示例和实施方式的所有描述旨在涵盖其结构和功能等同物。另外，这些等同物应被理解为不仅包括目前众所周知的等同物，而且包括将来开发的等同物，也就是，所有被发明来执行相同功能的器件，而不管其结构如何。例如，这里描述的mosfet可以采用不同类型或形式的晶体管，只要本发明构思可以应用于其。
24.将理解，当半导体器件的元件、部件、层、图案、结构、区域等(以下统称为“元件”)被称为“在”半导体器件的另一元件“之上”、“在”半导体器件的另一元件“上方”、“在”半导体器件的另一元件“上面”、“在”半导体器件的另一元件“下方”、“在”半导体器件的另一元件“之下”、“在”半导体器件的另一元件“下面”、“连接到”或“联接到”半导体器件的另一元件时，它可以直接位于该另一元件之上、上方、上面、下方、之下、下面、连接到或联接到该另一元件，或者可以存在居间元件(们)。相反，当半导体器件的元件被称为“直接在”半导体器
件的另一元件“之上”、“直接在”半导体器件的另一元件“上方”、“直接在”半导体器件的另一元件“上面”、“直接在”半导体器件的另一元件“下方”、“直接在”半导体器件的另一元件“之下”、“直接在”半导体器件的另一元件“下面”、“直接连接到”或“直接联接到”半导体器件的另一元件时，不存在居间元件。贯穿本公开，相同的数字指代相同的元件。
25.为了描述的方便，可以在这里使用空间关系术语，例如“在
……
之上”、“在
……
上方”、“在
……
上面”、“上”、“在
……
下方”、“在
……
之下”“、在
……
下面”、“下”等，来描述一个元件与其他(多个)元件如图所示的关系。将理解，除了图中描绘的取向之外，空间关系术语旨在涵盖使用或操作中的半导体器件的不同取向。例如，如果图中的半导体器件被翻转，则被描述为“在”其他元件“下方”或“下面”的元件将取向在其他元件“上方”。因此，术语“在
……
下方”可以包含上方和下方两种取向。半导体器件可以以其他方式取向(旋转90度或在其他取向)，并且在这里使用的空间关系描述语被相应地解释。
26.如在这里使用的，诸如
“……
中的至少一个”的表述，当在一列元素之后时，修饰整列元素而不修饰该列中的个别元件。例如，表述“a、b和c中的至少一个”应被理解为包括仅a、仅b、仅c、a和b两者、a和c两者、b和c两者、或a、b和c的全部。这里，当术语“相同”用于比较两个或更多个元素的尺寸时，该术语可以涵盖“基本相同”的尺寸。
27.将理解，虽然术语第一、第二、第三、第四等可以在这里用于描述各种元件，但是这些元件不应受这些术语限制。这些术语仅用于区分一个元件与另一元件。因此，在不脱离本发明构思的教导的情况下，下面讨论的第一元件可以被称为第二元件。
28.还将理解，即使制造本发明的装置或结构的某个步骤或操作晚于另一步骤或操作被描述，该步骤或操作也可以早于所述另一步骤或操作进行，除非该步骤或操作被描述为在所述另一步骤或操作之后执行。
29.一个或更多个实施方式在这里参考作为实施方式(和中间结构)的示意图的截面图来描述。因此，可以预期由于例如制造技术和/或公差而导致的自图示形状的变化。因此，一个或更多个实施方式不应被解释为限于在这里示出的区域的特定形状，而是将包括例如由制造导致的形状偏差。例如，被示出为矩形的注入区域通常将具有圆形或弯曲的特征和/或在其边缘处的注入浓度的梯度，而不是从注入区域到非注入区域的二元变化。同样地，通过注入形成的掩埋区可能导致在掩埋区和通过其进行注入的表面之间的区域中发生一些注入。因此，图中示出的区域本质上是示意性的，并且它们的形状不旨在示出器件的区域的实际形状并且不旨在限制本发明构思的范围。此外，在附图中，为了清楚起见，可能夸大了层和区域的尺寸和相对尺寸。
30.为了简洁起见，这里可以详细描述或不详细描述半导体器件的常规元件。然而，即使在本公开中的半导体器件中描述或图示了某元件，该元件也可能不包括在要求保护的半导体器件中，除非该元件被陈述为包括在要求保护的半导体器件中。
31.图1是示出sram电路的示例的图。
32.sram是一种使用锁存电路来存储一位或更多位的随机存取存储器。参照图1，典型的sram电路100由六个金属氧化物半导体场效应晶体管(mosfet)(例如，上拉晶体管pu1 110a和pu2 110b、下拉晶体管pd1 120a和pd2 120b以及传输门晶体管pg1 130a和pg2 130b)构成。sram中的每一位被存储在形成两个交叉联接的反相器的四个晶体管(即，pu1 110a、pd1 120a、pu2 110b和pd2 120b)上。例如，pu1 110a和pd1 120a可以是一个反相器，
pu2 110b和pd2 120b可以是另一个反相器。两个传输门晶体管(即，pg1 130a和pg2 130b)用于在读取和写入操作期间控制对存储单元(即，两个交叉联接的反相器)的访问。
33.在读取操作期间，字线wl可以被设置为高(即，逻辑状态“1”)从而激活pg1 130a和pg2 130b对存储单元的访问。通过激活字线wl，可以通过位线bl和/或互补位线blb读取存储单元中的值(即，“0”或“1”)。例如，如果逻辑状态“1”被存储在存储单元中并且当字线wl导通pg1 130a和pg2 130b时，位线bl可以读取“1”并且互补位线blb可以读取“0”。在写操作期间，例如，如果要执行在存储单元中写入“1”的指令，则可以将字线wl设置为高以导通pg1 130a和pg2 130b，并且位线bl可以设置为高电压以覆盖存储在存储单元中的值“0”。因此，可以在sram中存储和访问一位或更多位。
34.图2是示出根据一实施方式的sram电路的截面图的示图。
35.参照图2，sram电路200可以被构造为使得第一下拉晶体管pd1 220a、第二下拉晶体管pd2 220b、第一传输门晶体管pg1 230a和第二传输门晶体管pg2 230b位于第一层f1(也称为“下层”和/或“第一层”)上，并且第一上拉晶体管pu1 210a和第二上拉晶体管pu2 210b位于第二层f2(也称为“上层”和/或“第二层”)上。这里，第二层f2位于第一层f1上方。换言之，pu1 210a和pu2 210b晶体管可以布置在pd1 220a、pd2 220b、pg1 230a和pg2 230b晶体管上方。例如，pu1 210a和pu2 210b可以分别布置在pd1 220a和pd2 220b正上方，并且pg1 230a和pg2 230b中的每个可以与pd1 220a和pd2 220b的一侧相邻地设置。也就是，例如，pg1 230a可以与pd1 220a相邻地设置，pg2 230b可以与pd2 220b相邻地设置，其中pg1 230a和pg2 230b相对于在其间的pd1 220a和pd2 220b彼此相对地设置。然而，一个或更多个实施方式不限于此，可以使用晶体管的各种布置。
36.此外，pd1 220a、pd2 220b、pg1 230a和pg2 230b可以是n型金属氧化物半导体(nmos)晶体管，并且pu1 210a和pu2 210b可以是p型金属氧化物半导体(pmos)晶体管。然而，一个或更多个实施方式不限于此，并且可以使用其他晶体管和/或其他电路配置。此外，如图2所示，pu1 210a和pu2 210b可以连接到电压源vdd，pd1 220a和pd2 220b可以连接到电压源vss。
37.根据图2所示的sram电路200，通过将上拉晶体管(例如，两(2)个pmos晶体管)置于下拉晶体管和传输门晶体管(例如，四(4)个nmos晶体管)上方，在保持sram的性能和功能的同时，可以减小放置用于sram电路的所有晶体管所需的区域的大小。
38.图3是示出示例sram布局的俯视图的示图。
39.参照图3，sram电路可以包括第一上拉晶体管pu1 310a、第二上拉晶体管pu2 310b、第一下拉晶体管pd1 320a、第二下拉晶体管pd2 320b、第一传输门晶体管pg1 330a和第二传输门晶体管pg2 330b。类似于图2所示的sram电路200，pu1 310a和pd1 320a被连接以构成一个反相器，pu2 310b和pd2 320b被连接以构成另一个反相器。这里，pu1 310a的栅极和pu2 310b的栅极分别连接到pd1 320a的栅极和pd2 320b的栅极。pu1 310a的源极和pu2 310b的源极分别通过接触c2和c3连接到电压源vdd。pu1 310a和pu2 310b的每个漏极可以连接到节点350。也就是，pu1 310a的漏极可以通过第二交叉联接接触340b连接到节点350之一从而连接到pg2 330b的源极，pu2 310b的漏极可以通过第一交叉联接接触340a连接到节点350中的另一个从而连接到pg1 330a的源极。pg1 330a和pg2 330b的每个栅极连接到字线，pg1 330a的漏极和pg2 330b的漏极分别通过接触c1和c4连接到位线bl和互补位
线blb。pg1 330a的源极连接到pu1 310a的漏极，其中pu1 310a的漏极连接到pd1 320a的源极。类似地，pg2 330b的源极连接到pu2 310b的漏极，其中pu2 310b的漏极连接到pd2 320b的源极。pd1 320a和pd2 320b也连接到电压源vss。这里，pu1 310a和pu2 310b可以是pmos晶体管，pd1 320a、pd2 320b、pg1 330a和pg2 330b可以是nmos晶体管。
40.图3所示的sram电路在3d堆叠的sram中可以分为第一层和第二层，其中第二层位于第一层上方。将参照图4a和图4b对其进行更详细的描述。
41.图4a是示出图3所示的3d堆叠的sram的第一层的俯视图的示图。
42.参照图4a，3d堆叠的sram的第一层f1可以包括第一下拉晶体管pd1 420a、第二下拉晶体管pd2 420b、第一传输门晶体管pg1 430a、第二传输门晶体管pg2 430b和节点450。如上面参照图3所述，pg1 430a和pd1 420a可以通过接触c1连接，该接触c1连接到节点450中的一个(以下称为“第一节点”)。类似地，pg2 430b和pd2 420b可以通过接触c4连接，其中该接触c4连接到节点450中的另一个(以下称为“第二节点”)。
43.图4b是示出图3所示的3d堆叠的sram的第二层的俯视图的示图。
44.参照图4b，3d堆叠的sram的第二层f2可以包括第一上拉晶体管pu1 410a、第二上拉晶体管pu2 410b和节点450。节点450可以从第一层f1垂直延伸到第二层f2。也就是，节点450可以在z方向(即，进出纸的方向)上延伸。第一节点可以连接接触c1(图4a所示)和接触c2从而形成包括pu1 410a和pd1 420a的第一反相器。第二节点可以连接接触c4(图4a中所示)和接触c3从而形成包括pu2 410b和pd2 420b的第二反相器。因此，节点450(例如，第一节点和第二节点)形成第一反相器和第二反相器。此外，第一节点和第二节点分别通过第一交叉联接接触440a和第二交叉联接接触440b连接到在上层的pu2 410b和pu1 410a。具体地，第一节点可以通过第一交叉联接接触440a连接到pu2 410b，第二节点可以通过第二交叉联接接触440b连接到pu1 410a，从而将设置在上层的pu1 410a和pu2 410b分别连接到设置在下层的pd1 420a和pd2 420b，并形成将被用作sram的存储单元的交叉联接反相器。
45.然而，图3、图4a和图4b所示的sram电路被简单地分为上层和下层，并且在sram的制造期间可能需要超过一个栅极切割操作来分开每个晶体管的栅极。栅极切割可以包括例如沉积电介质材料以将晶体管的栅极绝缘。电介质材料可以包括例如硅氧化物、硅氮化物、碳氮化物、铝氮化物等。然而，电介质材料不限于此，而是可以包括能够使晶体管的栅极与其他导体绝缘的任何其他材料。
46.图5a是示出根据一实施方式的3d堆叠的sram的第一层的俯视图的示图。在此，根据本实施方式的3d堆叠的sram结构的第一层类似于图4a所示的3d堆叠的sram结构。因此，为了描述的简洁，可以省略对上面提供的相同或相似元件的描述。
47.参照图5a，3d堆叠的sram的第一层f1可以包括第一下拉晶体管pd1 520a、第二下拉晶体管pd2 520b、第一传输门晶体管pg1 530a、第二传输门晶体管pg2 530b和节点550。如上面参照图4a所述，pg1 530a和pd1 520a可以通过接触c1连接，其中该接触c1连接到节点550中的一个(称为“第一节点”)。类似地，pg2 530b和pd2 520b可以通过接触c4连接，其中该接触c4连接到节点550中的另一个(称为“第二节点”)。此外，pg1 530a和pg2 530b的每个栅极都可以连接到字线wl 570。pg1 530a和pg2 530b的每个漏极可以连接到相应的位线。例如，pg1 530a的漏极可以连接到位线bl，pg2 530b的漏极可以连接到互补位线blb。这里，pd1 520a和pd2 520b以及pg1 530a和pg2 530b可以是nmos晶体管。
48.图5b是示出根据一实施方式的3d堆叠的sram的第二层的俯视图的示图。
49.参照图5b，3d堆叠的sram的第二层f2可以包括第一上拉晶体管pu1 510a、第二上拉晶体管pu2 510b、第一虚设栅极590a、第二虚设栅极590b和节点550。节点550可以从第一层f1垂直延伸到第二层f2。也就是，节点550可以在z方向(即，进出纸的方向)上延伸。第一节点可以连接接触c1(图5a所示)和接触c2从而形成包括pu1 510a和pd1 520a的第一反相器。第二节点可以连接接触c4(如图5a所示)和接触c3从而形成包括pu2 510b和pd2 520b的第二反相器。因此，节点550(即，第一节点和第二节点)形成第一反相器和第二反相器。此外，第一节点和第二节点通过第一交叉联接接触540a和第二交叉联接接触540b分别连接到在上层的pu2 510b和pu1 510a。具体地，第一节点可以通过第一交叉联接接触540a连接到pu2 510b的栅极，第二节点可以通过第二交叉联接接触540b连接到pu1 510a的栅极，从而将设置在上层的pu1 510a和pu2 510b连接到设置在下层的pd1 520a和pd2 520b，并形成交叉联接反相器以用作sram的存储单元。
50.然而，根据一实施方式的第一交叉联接接触540a和第二交叉联接接触540b可以倾斜地(diagonally)设置以将pu1 510a和pu2 510b连接到相应的节点550。具体地，第一交叉联接接触540a可以(例如，相对于pu2 510b的栅极和/或第一节点延伸的方向)倾斜地设置以将pu2 510b连接到第一节点。类似地，第二交叉联接接触540b可以(例如，相对于pu1 510a的栅极和/或第二节点延伸的方向)倾斜地设置以将pu1 510a连接到第二节点。这里，第一交叉联接接触540a的一部分可以与第一虚设栅极590a接触并且第二交叉联接接触540b的一部分可以与第二虚设栅极590b接触。这样的配置，例如，第一交叉联接接触540a与第一虚设栅极590a接触，可能导致第一反相器中的短路，因为第一交叉联接接触540a可能连接pu2 510b、第一虚设栅极590a、以及连接到在下层的pd1 520a和pg1 530a的第一节点。类似地，与第二虚设栅极590b接触的第二交叉联接接触540b可能引起与上述相同的问题。因此，第一反相器和第二反相器可能发生故障，使sram的存储单元无法运行。因此，需要将第一虚设栅极590a和第二虚设栅极590b分别与第一交叉联接接触540a和第二交叉联接接触540b分开。下面将参照图6a至图6c描述将虚设栅极与交叉联接接触分离的制造工艺的更详细描述。
51.图6a是示出根据一实施方式的3d堆叠的sram的第一层的俯视图的示图。
52.参照图6a，在第一层f1(即，下层)上，3d堆叠的sram电路可以包括有源区601、第一下拉晶体管pd1 620a、第二下拉晶体管pd2 620b、第一传输门晶体管pg1 630a、第二传输门晶体管pg2 630b、共享接触(cnt)650和字线670。在图6a中，共享栅极是pd1 620a和pd2 620b的各自的栅极。从图6a可以看出，第一传输门晶体管pg1 630a和第二下拉晶体管pd2 620b的共享栅极共线，并且第二传输门晶体管pg2 630b和第一下拉晶体管pd1 620a的共享栅极共线。因此，图6a中的共享栅极在下文中将被称为“第一共享栅极620a”和“第二共享栅极620b”。此外，共享cnt 650可以对应于如上面关于图3至图5b描述的节点350、450和/或550，并且有源区601可以对应于上面关于图3至图5b描述的接触c1至c4。
53.在第一层f1上，有源区601可以连接到pg1 630a、pg2 630b、第一共享栅极620a和第二共享栅极620b中的每个。共享cnt 650可以设置在pg1 630a和第一共享栅极620a之间以及在第二共享栅极620b和pg2 630b之间。字线670可以连接到pg1 630a和pg2 630b的栅极。这里，可以执行栅极切割工艺使得第二共享栅极620b和pg1 630a的栅极分开。例如，可
以在第二共享栅极620b和pg1 630a的栅极中形成凹陷，并且可以在凹陷中填充电介质604。类似地，电介质604可以将第一共享栅极620a和pg2 630b的栅极分开。下面将参照图6b和图6c更详细地描述电介质604。
54.图6b是示出根据一实施方式的3d堆叠的sram的第二层的俯视图的示图。
55.参照图6b，在第二层f2(即，上层)上，3d堆叠的sram电路可以包括第一上拉晶体管pu1 610a、第二上拉晶体管pu2 610b、第一虚设栅极690a、第二虚设栅极690b和共享cnt 650。共享cnt可以从第一层f1垂直延伸到第二层f2。图6b中的共享栅极可以表示pu1 610a的栅极和pu2 610b的栅极。图6b中的共享栅极将被称为“第三共享栅极610a”和“第四共享栅极610b”。此外，第三共享栅极610a和第四共享栅极610b可以与pu1 610a和pu2 610b可互换地使用。
56.有源区601可以连接到第一虚设栅极690a、第二虚设栅极690b、第三共享栅极610a和第四共享栅极610b。图6b中的有源区601可以指图6c中所示的第二有源区601b，其设置在第一有源区601a上方。如图6c所示，有源区601a和601b通过电介质材料分开，使得连接到第一共享栅极620a和第二共享栅极620b的第一有源区601a与连接到第三共享栅极610a和第四共享栅极610b的第二有源区601b分开。
57.共享cnt 650可以连接有源区601从而形成包括pu1 610a和pd1 620a的第一反相器。共享cnt 650还可以连接有源区601从而形成包括pu2 610b和pd2 620b的第二反相器。因此，共享cnt 650(例如，对应于图3至图5b中的第一节点和第二节点)形成第一反相器和第二反相器。
58.共享cnt 650通过第一交叉联接接触640a和第二交叉联接接触640b分别连接到在上层的第四共享栅极610b和第三共享栅极610a。具体地，第三共享栅极610a可以通过第二交叉联接接触640b连接到共享cnt 650中的一个，第四共享栅极610b可以通过第一交叉联接接触640a连接到共享cnt 650中的另一个，从而将设置在上层的pu1 610a和pu2 610b分别连接到设置在下层的pd1 620a和pd2 620b，并形成将用作sram的存储单元的交叉联接反相器。
59.根据一实施方式的第一交叉联接接触640a和第二交叉联接接触640b可以倾斜地设置以将第三共享栅极610a和第四共享栅极610b连接到相应的共享cnt 650。换言之，第一交叉联接接触640a可以倾斜地设置以将第四共享栅极610b连接到共享cnt 650中的一个(例如，图6b中左侧的共享cnt 650)。类似地，第二交叉联接接触640b可以倾斜地设置以将第三共享栅极610a连接到cnt 650中的另一个(例如，图6b中右侧的共享cnt 650)。
60.当第一交叉联接接触640a和第二交叉联接接触640b被设置为连接相应的共享栅极和共享cnt时，第一交叉联接接触640a的一部分可能碰触第一虚设栅极690a或与第一虚设栅极690a接触，第二交叉联接接触640b的一部分可能碰触第二虚设栅极690b或与第二虚设栅极690b接触。这样的配置，例如，第一交叉联接接触640a与第一虚设栅极690a接触，可能导致第一反相器中的短路，因为第一交叉联接接触640a可以连接第四共享栅极610b、第一虚设栅极690a、以及连接到在下层的第一共享栅极620a和pg1 630a的共享cnt 650。类似地，与第二虚设栅极690b接触的第二交叉联接接触640b可能导致以上相同的问题。因此，第一反相器和第二反相器可能发生故障，使sram的存储单元无法运行。因此，人们可能希望将第一虚设栅极690a和第二虚设栅极690b分别与第一交叉联接接触640a和第二交叉联接接
触640b分开。
61.此外，可以对第二层f2执行栅极切割以将第一虚设栅极690a和pu2 610b分开。此外，相同的栅极切割可以将第二虚设栅极690b和pu1 610a分开。下面将参照图6c更详细地描述栅极切割。
62.图6c是示出根据一实施方式的沿图6b中的线b-b'截取的3d堆叠的sram的截面图的示图。
63.参照图6c，第一有源区601a可以设置在硅基板上。或者，可以形成第一有源区601a以使其与硅基板结合。例如，第一有源区601a可以包括在水平方向上延伸的硅基板和在垂直方向上从硅基板的顶表面突出的突起。用于将硅基板与金属栅极分开或隔离硅基板的第一电介质602可以设置在第一有源区601a上。pd2 620b的栅极和pg1 630a的栅极可以设置在第一电介质602上。虽然未在图6c中示出，但是可以很好地理解，以上发明构思将类似地应用于pd1 620a的栅极和pg2 630b的栅极。虽然为了说明的目的分开描述pd2 620b的栅极和pg1 630a的栅极，但是可以理解的是，pd2 620b的栅极和pg1 630a的栅极可以由相同的金属材料形成，诸如铝(al)、钨(w)、银(ag)、锡(sn)、金(au)、镍(ni)、铅(pb)、钛(ti)或其合金。然而，金属栅极的材料不限于此，而是可以包括任何其他能够导电的材料。pd2 620b的栅极和pg1 630a的栅极可以连接到第一有源区601a的突起。
64.此外，第一虚设栅极690a和pu2 610b的栅极可以分别设置在pg1 630a的栅极和pd2 620b的栅极上方。第一虚设栅极690a和pu2 610b的栅极可以连接到第二有源区601b。这里，第二有源区601b通过设置在第一有源区601a和第二有源区601b之间的第二电介质603与第一有源区601a分开。
65.如以上关于图6a和图6b所描述的，可以对第一层f1的栅极和第二层f2的栅极执行栅极切割。也就是，通过执行单个栅极切割而形成的电介质604可以将第二共享栅极620b和pg1 630a的栅极分开，并且可以将第四共享栅极610b和第一虚设栅极690a分开。尽管图6c中未示出，但是电介质604可以将第一共享栅极620a和pg2 630b的栅极分开，并且将第三共享栅极610a和第二虚设栅极690b分开。电介质604可以通过用电介质材料填充区域c来执行。
66.第一虚设栅极690a(同样地，第二虚设栅极690b)的一部分可以通过蚀刻第一虚设栅极690a被去除而形成凹槽，然后可以在该处第一虚设栅极690a的该部分被去除的凹槽中填充第三电介质606。这样，第一虚设栅极690a上的该部分可以是绝缘的。此后，第一交叉联接接触640a可以设置为使得第一交叉联接接触640a与第四共享栅极610b和第三电介质606的一部分接触。因为第三电介质606用于绝缘或分开第一虚设栅极690a使其不通过第一交叉联接接触640a连接到第四共享栅极610b，所以第一交叉联接接触640a可以仅将第四共享栅极610b与共享cnt 650(如图6b所示)连接，同时保持第一虚设栅极690a完好无损。此外，应理解，上述结构和工艺可以类似地应用于第二虚设栅极690b、第二交叉联接接触640b、第三共享栅极610a和共享cnt 650。例如，第二虚设栅极690b可以在其上包括第三电介质606。
67.此外，用于覆盖金属栅极的第四电介质605可以设置在第一虚设栅极690a的一部分和第四共享栅极610b上。第四电介质605可以与第一交叉联接接触640a的每个侧表面相邻地设置。此外，字线670可以设置在第一虚设栅极690a的一部分(第一虚设栅极690a在该处没有被第三电介质606替换)的顶部上。第一交叉联接接触640a可以通过第四电介质605
与字线670绝缘或分开。应理解，上述结构和工艺可以类似地应用于第二虚设栅极690b、第二交叉联接接触640b、第三共享栅极610a和共享cnt 650。例如，第四电介质605也可以设置在第二虚设栅极690b的一部分和第三共享栅极610a上。
68.通过仅执行单个栅极切割来切割设置在第一层f1和第二层f2上的栅极，可以显著降低制造3d堆叠的sram的复杂度。此外，因为难以完美地或干净地蚀刻虚设栅极690a和690b以分别使用交叉联接接触640a和640b仅连接共享栅极610a和610b与共享cnt 650，所以通过在虚设栅极690a和690b中形成的凹槽中放置第三电介质606，可以在不触碰虚设栅极690a和690b的情况下设置交叉联接接触640a和640b。
69.图7是示出根据一实施方式的半导体模块的示意性平面图的示图。
70.参照图7，根据一实施方式的半导体模块700可以包括安装在模块基板710上的处理器720和半导体器件730。处理器720和/或半导体器件730可以包括在一个或更多个实施方式中描述的一个或更多个3d堆叠的sram。
71.图8是根据一实施方式的电子系统的示意性框图。
72.参照图8，根据一实施方式的电子系统800可以包括使用总线840执行数据通信的微处理器810、存储器820和用户接口830。微处理器810可以包括中央处理单元(cpu)或应用处理器(ap)。电子系统800可以进一步包括与微处理器810直接通信的随机存取存储器(ram)850。微处理器810和/或ram 850可以在单个模块或封装中实现。用户接口830可以用于向电子系统800输入数据，或从电子系统800输出数据。例如，用户接口830可以包括键盘、触摸板、触摸屏、鼠标、扫描仪、语音检测器、液晶显示器(lcd)、微型发光器件(led)、有机发光二极管(oled)器件、有源矩阵发光二极管(amoled)器件、打印机、照明装置或各种其他输入/输出器件而不受限制。存储器820可以存储微处理器810的操作代码、由微处理器810处理的数据或从外部器件接收的数据。存储器820可以包括存储器控制器、硬盘或固态驱动器(ssd)。
73.电子系统800中的至少微处理器810、存储器820和/或ram 850可以包括在一个或更多个实施方式中描述的一个或更多个3d堆叠的sram。
74.图9是示出根据一实施方式的制造三维(3d)堆叠的sram的方法的流程图。
75.在操作s910中，可以将第一金属栅极提供为基板上的第一层。这里，第一金属栅极可以是在被加工成例如如图6c所示的pd2 620b和pg1 630a之前的金属栅极。此外，第一电介质602可以设置在基板和第一金属栅极之间，并且第一金属栅极可以设置在第一电介质602上。
76.在操作s920中，可以在第一金属栅极上提供第二金属栅极作为第二层。这里，第二金属栅极可以是在被加工成例如pu2 610b和第一虚设栅极690a之前的金属栅极。第二金属栅极可以由与第一金属栅极相同或不同的材料形成。
77.在操作s930中，可以对第一金属栅极和第二金属栅极执行栅极切割，从而将第一层中的pd2 620b和pg1 630a分开或绝缘，并将第二层中的pu2 610b和第一虚设栅极690a分开或绝缘。这里，可以执行单个栅极切割以切割第一金属栅极和第二金属栅极两者。
78.在操作s940中，可以去除第二金属栅极的一部分以在第二金属栅极上形成凹槽。例如，可以去除或蚀刻第二金属栅极的与栅极切割电介质604(图6c中所示)相邻的上侧部分以在第二金属栅极上形成凹槽。
79.在操作s950中，可以用电介质材料填充凹槽。
80.在操作s960中，可以在第二金属栅极上提供交叉联接接触。例如，返回参照图6b和图6c，第一交叉联接接触640a可以倾斜地提供在第四共享栅极610b上从而连接第四共享栅极610b与共享cnt 650。这里，第一交叉联接接触640a可以部分地触碰或占据第一虚设栅极690a上方的表面区域。然而，因为第一虚设栅极690a被填充到第二金属栅极(例如，第一虚设栅极690a)的凹槽中的电介质材料(例如，第三电介质606)绝缘，所以第一交叉联接接触640a可以不电连接到第一虚设栅极690a。
81.然而，制造三维(3d)堆叠的sram的方法不限于以上实施方式，而是可以包括各种其他方法。
82.上面已经示出和描述了本公开的一些实施方式。然而，本发明的一个或更多个实施方式不限于上述具体实施方式。可以理解，在不脱离本公开的精神和范围的情况下，可以进行其各种修改、替换、改进和等效。应理解，其这样的修改、替换、改进和等效均落入本发明的保护范围之内，而不应被理解为脱离本公开的发明构思或预期。
83.本技术基于2021年1月29日向美国专利商标局提交的美国临时申请第63/143,221号并要求其优先权，其公开通过引用整体合并于此。