具有耗尽区位置控制的三维存储器器件及使用栅极感应泄漏将其擦除的方法与流程

具有耗尽区位置控制的三维存储器器件及使用栅极感应泄漏将其擦除的方法
1.相关申请
2.本专利申请要求2020年3月27日提交的美国非临时专利申请号16/832,320的优先权的权益，该专利申请的全部内容以引用方式并入本文。
技术领域
3.本发明整体涉及半导体器件领域，尤其涉及一种包括耗尽区位置控制以在擦除过程中增强栅极感应泄漏电流产生的三维存储器器件及其操作方法。


背景技术：

4.包括每个单元具有一个位的三维竖直nand串的三维存储器器件公开在t.endoh等人的名称为“具有堆叠的围绕栅极晶体管(s-sgt)结构化单元的新型超高密度存储器(novel ultra high density memory with a stacked-surrounding gate transistor(s-sgt)structured cell)”(iedm proc.(2001)33-36)的文章中。


技术实现要素：

5.根据本公开的一个实施方案，提供了一种三维存储器器件，该三维存储器器件包括：绝缘层和导电层的交替堆叠，该交替堆叠位于源极接触层上方；nand串，该nand串竖直延伸穿过交替堆叠并且包括半导体材料堆叠，该半导体材料堆叠包括从底部到顶部的源极区、半导体沟道和漏极区，并且包括横向围绕半导体材料堆叠的存储器膜，其中源极区接触源极接触层，并且其中第一物理p-n结位于源极区与半导体沟道之间，并且第二物理p-n结位于半导体沟道与漏极区之间；和源极选择栅极控制电路，该源极选择栅极控制电路被配置为在擦除操作期间将第一源极选择栅极偏置电压施加到导电层的第一源极侧子集并且在擦除操作期间将第二源极选择栅极偏置电压施加到覆盖在导电层的第一源极侧子集上面的导电层的第二源极侧子集，其中第一源极选择栅极偏置电压具有在由导电层的第一源极侧子集横向围绕的源极区的中间部分处产生累积区的量值和极性，并且第二源极选择栅极偏置电压具有在由导电层的第二源极侧子集横向围绕的源极区的上端部分处产生反型区并在反型区与累积区之间产生耗尽区的量值和极性。
6.根据本公开的另一个实施方案，提供了一种三维存储器器件，该三维存储器器件包括：绝缘层和导电层的交替堆叠，该交替堆叠位于源极接触层上方；nand串，该nand串竖直延伸穿过交替堆叠并且包括半导体材料堆叠，该半导体材料堆叠包括从底部到顶部的源极区、半导体沟道和漏极区，并且包括横向围绕半导体材料堆叠的存储器膜，其中源极区接触源极接触层，并且其中第一物理p-n结位于源极区与半导体沟道之间，并且第二物理p-n结位于半导体沟道与漏极区之间；和漏极选择栅极控制电路，该漏极选择栅极控制电路被配置为在擦除操作期间将第一漏极选择栅极偏置电压施加到导电层的第一漏极侧子集并且在擦除操作期间将第二漏极选择栅极偏置电压施加到位于导电层的第一漏极侧子集下
面的导电层的第二漏极侧子集，其中第一漏极选择栅极偏置电压具有在由导电层的第一漏极侧子集横向围绕的漏极区的中间部分处产生累积区的量值和极性，并且第二漏极选择栅极偏置电压具有在由导电层的第二漏极侧子集横向围绕的漏极区的下端部分处产生反型区并在反型区与累积区之间产生耗尽区的量值和极性。
7.根据本公开的另一个实施方案，一种擦除nand串的方法，该nand串包括沟道、位于沟道附近的存储器膜以及位于沟道的相对的相应第一端和第二端附近的第一有源区和第二有源区，方法包括将第一电压施加到位于第一有源区附近的至少一个第一选择栅极电极，以在第一有源区的第一部分中产生累积区；以及将不同于第一电压的第二电压施加到位于第一有源区附近的至少一个第二选择栅极电极，以在第一有源区的位于第一部分与沟道之间的第二部分中产生反型区，并且在反型区与累积区之间产生位于第一有源区中的耗尽区。
8.根据本公开的又一个实施方案，提供了一种操作半导体器件的方法，该方法包括：提供三维存储器器件，该三维存储器器件包括绝缘层和导电层的交替堆叠，该交替堆叠位于源极接触层上方；nand串，该nand串竖直延伸穿过交替堆叠，和源极选择栅极控制电路，其中nand串包括半导体材料堆叠，该半导体材料堆叠包括从底部到顶部的源极区、半导体沟道和漏极区，并且包括横向围绕半导体材料堆叠的存储器膜，其中源极区接触源极接触层，其中第一物理p-n结位于源极区与半导体沟道之间，并且第二物理p-n结位于半导体沟道与漏极区之间；以及通过将擦除沟道偏置电压施加到半导体沟道、通过将第一源极选择栅极偏置电压施加到导电层的第一源极侧子集以及通过将第二源极选择栅极偏置电压施加到覆盖在导电层的第一源极侧子集上面的导电层的第二源极侧子集来执行擦除操作，其中第一源极选择栅极偏置电压和第二源极选择栅极偏置电压在由导电层的第一源极侧子集横向围绕的源极区的中间部分处形成累积区，在由导电层的第二源极侧子集横向围绕的源极区的上端部分处形成反型区，并且在反型区与累积区之间形成耗尽区。
附图说明
9.图1a是根据本公开的一个实施方案的在半导体衬底上形成半导体器件、较低层级介电层、较低金属互连结构和过程中源极层级材料层之后的示例性结构的竖直剖面图。
10.图1b是图1a的示例性结构的俯视图。铰接竖直平面a-a'是图1a的竖直剖面图的平面。
11.图1c是沿着图1b的竖直平面c-c'的过程中源极层级材料层的放大视图。
12.图2是根据本公开的实施方案的在形成第一绝缘层和第一间隔物材料层的第一层交替堆叠之后的示例性结构的竖直剖面图。
13.图3是根据本公开的实施方案的在图案化第一层楼梯区、第一后向阶梯式介电材料部分和层间介电层之后的示例性结构的竖直剖面图。
14.图4a是根据本公开的实施方案的在形成第一层存储器开口和第一层支撑开口之后的示例性结构的竖直剖面图。
15.图4b是图4a的示例性结构的水平剖面图。铰接竖直平面a-a'对应于图4a的竖直剖面图的平面。
16.图5是根据本公开的实施方案的在形成各种牺牲填充结构之后的示例性结构的竖
直剖面图。
17.图6是根据本公开的实施方案的在形成第二绝缘层和第二间隔物材料层的第二层交替堆叠、第二阶梯式表面和第二后向阶梯式介电材料部分之后的示例性结构的竖直剖面图。
18.图7a是根据本公开的实施方案的在形成第二层存储器开口和第二层支撑开口之后的示例性结构的竖直剖面图。
19.图7b是沿着图7a的水平平面b-b'截取的示例性结构的水平剖面图。铰接竖直平面a-a'对应于图7a的竖直剖面图的平面。
20.图8是根据本公开的实施方案的在形成层间存储器开口和层间支撑开口之后的示例性结构的竖直剖面图。
21.图9a至图9d示出了根据本公开的实施方案的在形成存储器开口填充结构期间的存储器开口的顺序竖直剖面图。
22.图10是根据本公开的实施方案的在形成存储器开口填充结构和支撑柱结构之后的示例性结构的竖直剖面图。
23.图11a是根据本公开的实施方案的在形成柱腔体之后的示例性结构的竖直剖面图。
24.图11b是沿着图11a的水平平面b-b'截取的示例性结构的水平剖面图。铰接竖直平面a-a'对应于图11a的竖直剖面图的平面。
25.图12是根据本公开的实施方案的在形成介电柱结构之后的示例性结构的竖直剖面图。
26.图13a是根据本公开的实施方案的在形成第一接触层级介电层和背侧沟槽之后的示例性结构的竖直剖面图。
27.图13b是沿着图13a的水平平面b-b'截取的示例性结构的水平剖面图。铰接竖直平面a-a'对应于图13a的竖直剖面图的平面。
28.图14是根据本公开的实施方案的在形成背侧沟槽间隔物之后的示例性结构的竖直剖面图。
29.图15a至图15e示出了根据本公开的实施方案的在形成源极层级材料层期间存储器开口填充结构和背侧沟槽的顺序竖直剖面图。
30.图16是根据本公开的实施方案的在形成源极层级材料层之后的示例性结构的竖直剖面图。
31.图17是根据本公开的实施方案的在形成背侧凹陷部之后的示例性结构的竖直剖面图。
32.图18a是根据本公开的实施方案的在形成导电层之后的示例性结构的竖直剖面图。
33.图18b是沿着图18a的水平平面b-b'截取的示例性结构的水平剖面图。铰接竖直平面a-a'对应于图18a的竖直剖面图的平面。
34.图19a是根据本公开的实施方案的在背侧沟槽中形成背侧沟槽填充结构之后的示例性结构的竖直剖面图。
35.图19b是沿着图19a的水平平面b-b'截取的示例性结构的水平剖面图。铰接竖直平
面a-a'对应于图19a的竖直剖面图的平面。
36.图19c是沿着图19b的竖直平面c-c'截取的示例性结构的竖直剖面图。
37.图19d是沿着图19b的竖直平面d-d'截取的示例性结构的区的竖直剖面图。
38.图20a是根据本公开的实施方案的在形成第二接触层级介电层和各种接触通孔结构之后的示例性结构的竖直剖面图。
39.图20b是沿着图20a的竖直面b-b'截取的示例性结构的水平剖面图。铰接竖直平面a-a'对应于图20a的竖直剖面图的平面。
40.图21是根据本公开的实施方案的在形成直通存储器层级通孔结构和上部金属线结构之后的示例性结构的竖直剖面图。
41.图22是根据本公开的实施方案的图21的示例性结构的nand串周围的区域的竖直剖面图和用于控制各种导电层的控制电路的示意图的组合。
42.图23是根据本发明的实施方案的擦除操作期间的nand串的底端的放大视图。
43.图24是根据本发明的实施方案的擦除操作期间的nand串的顶端的放大视图。
具体实施方式
44.可使用本公开的实施方案来形成各种半导体器件，诸如包括多个nand存储器串的三维单体存储器阵列器件，该多个nand存储器串具有耗尽区控制以在擦除操作期间增强栅极感应泄漏(“gidl”)电流。附图未按比例绘制。
45.附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。术语“至少一个”元件是指包括单个元件的可能性和多个元件的可能性的所有可能性。
46.相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成和相同的功能。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如果两个或更多个元件彼此不直接接触，则这两个元件彼此“分离”。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，如果在第一元件和第二元件之间存在由至少一种导电材料构成的导电路径，则第一元件“电连接到”第二元件。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。
47.如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶部表面和底部表面之间或在连续结构的顶部表面和底部表面处的任何一对水平面之间。层可水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。
48.如本文所用，如果第二表面在第一表面上面或下面并且如果存在包括第一表面和
第二表面的竖直平面或基本上竖直的平面，则第一表面和第二表面彼此“竖直地重合”。基本上竖直的平面是沿着偏离竖直方向小于5度的角度的方向直线延伸的平面。竖直平面或基本上竖直的平面沿着竖直方向或基本上竖直的方向为直的，并且可包括或可不包括沿垂直于竖直方向或基本上竖直的方向的方向的曲率。
49.如本文所用，“存储器层级”或“存储器阵列层级”是指对应于包括存储器元件阵列的最顶部表面的第一水平平面(即，平行于衬底的顶表面的平面)与包括存储器元件阵列的最底部表面的第二水平平面之间的一般区的层级。如本文所用，“穿通堆叠”元件是指竖直地延伸穿过存储器层级的元件。
50.如本文所用，“半导体材料”是指具有在1.0
×
10-5
s/m至1.0
×
105s/m的范围内的电导率的材料。如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有在1.0
×
10-5
s/m至1.0s/m的范围内的电导率的材料，并且能够在适当掺杂电掺杂剂时产生具有在1.0s/m至1.0
×
107s/m的范围内的电导率的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0
×
105s/m的电导率的材料。如本文所用，“绝缘体材料”或“介电材料”是指具有小于1.0
×
10-5
s/m的电导率的材料。如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以在被形成为晶体材料时或在通过退火工艺来转换成晶体材料(例如，从初始非晶态开始)的情况下变成导电材料(即，提供大于1.0
×
105s/m的电导率)的半导体材料。“掺杂半导体材料”可为重掺杂半导体材料，或者可为包括呈提供在1.0
×
10-5
s/m至1.0
×
107s/m的范围内的电导率的浓度的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指不掺杂有电掺杂物的半导体材料。因此，半导体材料可以是半导体的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。
51.单体三维存储器阵列是在单个衬底(诸如半导体晶圆)上方形成多个存储器层级而没有居间衬底的存储器阵列。术语“单体”是指阵列的每一级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，如标题为“三维结构存储器(three-dimensional structure memory)”的美国专利5,915,167中所述，通过在单独的衬底上形成存储器级和垂直地堆叠存储器级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器级移除该衬底，但由于存储器级最初是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。衬底可包括在其上制造的集成电路，诸如用于存储器器件的驱动电路。
52.本公开的各种三维存储器器件包括单体三维nand串存储器器件，并且可以采用本文所述的各种实施方案来制造。单体三维nand串定位在位于衬底上方的单体三维nand串阵列中。三维nand串阵列的第一设备层级中的至少一个存储器单元位于三维nand串阵列的第二设备层级中的另一个存储器单元上方。
53.一般来讲，半导体封装(或“封装”)是指可通过一组引脚或焊球附接到电路板的单元半导体器件。半导体封装件可包括一个或多个半导体芯片(或“芯片”)，该一个或多个半导体芯片例如通过倒装芯片接合或另一种芯片到芯片接合而贯穿接合。封装或芯片可包括
单个半导体管芯(或“管芯”)或多个半导体管芯。管芯是可独立地执行外部命令或报告状态的最小单元。通常，具有多个管芯的封装或芯片能够同时执行与其中管芯的总数一样多数量的外部命令。每个管芯包括一个或多个平面。可在同一管芯内的每个平面中执行相同的并发操作，但可能存在一些限制。在管芯是存储器管芯(即，包括存储器元件的管芯)的情况下，可在同一存储器管芯内的每个平面中执行并发读取操作、并发写入操作或并发擦除操作。在存储器管芯中，每个平面包含多个存储块(或“块”)，这些存储块是可通过单个擦除操作擦除的最小单元。每个存储块包含多个页面，这些页面是可被选择用于编程的最小单元。页面也是可被选择用于读取操作的最小单元。
54.参见图1a至图1c，示出了根据本公开的实施方案的示例性结构。图1c是图1a和图1b所示的过程中源级层级材料层110'的放大视图。示例性结构包括衬底8和在其上形成的半导体器件710。衬底8包括至少其上部部分处的衬底半导体层9。可以在衬底半导体层9的上部部分中形成浅沟槽隔离结构720，以提供与其他半导体器件的电隔离。半导体器件710可以包括例如场效应晶体管，这些场效应晶体管包括相应的晶体管有源区742(即，源极区和漏极区)、沟道区746和栅极结构750。场效应晶体管可以以cmos配置布置。每个栅极结构750可以包括例如栅极电介质752、栅极电极754、介电栅极间隔物756和栅极帽盖电介质758。半导体器件710可以包括任何半导体电路，以支持随后要形成的存储器结构的操作，该半导体电路通常被称为驱动器电路，该驱动器电路也被称为外围电路。如本文所用，外围电路是指字线解码器电路、字线切换电路、位线解码器电路、位线感测和/或切换电路、电源供应/分配电路、数据缓冲器和/或锁存器中的任何一者、每一者或全部，或者可以是可在存储器器件的存储器阵列结构外部实现的任何其他半导体电路。例如，半导体器件可以包括用于电偏置随后要形成的三维存储器结构的字线的字线切换器件。
55.在半导体器件上方形成介电材料层，介电材料层在本文被称为较低层级介电材料层760。较低层级介电材料层760可以包括例如介电衬垫762(诸如阻挡移动离子的扩散和/或向下面的结构施加适当应力的氮化硅衬垫)、覆盖在介电衬垫762上面的第一介电材料层764、覆盖在第一介电材料层764上面的氮化硅层(例如，氢扩散阻挡层)766以及至少一个第二介电层768。
56.介电层堆叠(其包括较低层级介电材料层760)用作较低层级金属互连结构780的矩阵，这些较低层级金属互连结构向和从半导体器件和随后要形成的直通存储器层级接触通孔结构的着落垫的各个节点提供电气布线。较低层级金属互连结构780形成在较低层级介电材料层760的介电层堆叠内，并且包括定位在氮化硅层766的底部表面下方并且任选地接触氮化硅层的底部表面的较低层级金属线结构。
57.例如，较低层级金属互连结构780可以形成在第一介电材料层764内。第一介电材料层764可以是多个介电材料层，其中顺序地形成较低层级金属互连结构780的各种元件。从第一介电材料层764选择的每个介电材料层可包括掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃、有机硅酸盐玻璃、氮化硅、氮氧化硅和介电金属氧化物(诸如氧化铝)中的任一者。在一个实施方案中，第一介电材料层764可以包含介电常数不超过未掺杂硅酸盐玻璃(氧化硅)的介电常数3.9的介电材料层或基本上由其组成。较低层级金属互连结构780可以包括各种器件接触通孔结构782(例如，接触器件的相应的源极和漏极节点或栅极电极接触的源极电极和漏极电极)、中间较低层级金属线结构784、较低层级金属通孔结构786和着落垫层级金属线
结构788，着落垫层级金属线结构被配置为用作随后要形成的直通存储器层级通孔结构的着落垫。
58.可以在第一介电材料层764(其可以为多个介电材料层)的最顶部介电材料层内形成着落垫层级金属线结构788。较低层级金属互连结构780中的每一个都可以包括金属氮化物衬垫和金属填充结构。着落垫层级金属线结构788的顶表面和第一介电材料层764的最顶部表面可以通过平面化工艺诸如化学机械平面化来平面化。可以在着落垫层级金属线结构788的顶表面和第一介电材料层764的最顶部表面上直接形成氮化硅层766。
59.至少一个第二介电材料层768可以包括单个介电材料层或多个介电材料层。从至少一个第二介电材料层768选择的每个介电材料层可包括掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃和有机硅酸盐玻璃中的任一者。在一个实施方案中，至少一个第二介电材料层768可包括介电常数不超过未掺杂硅酸盐玻璃(氧化硅)的介电常数3.9的介电材料层或基本上由其组成。
60.金属材料的任选层和半导体材料的层可沉积在至少一个第二介电材料层768上方或该第二介电材料层的图案化凹陷部内，并且被光刻图案化以提供任选导电板层6和过程中源极层级材料层110'。任选的导电板层6(如果存在)为流入或流出过程中源极层级材料层110'的电流提供高导电性传导路径。任选的导电材料层6包括导电材料诸如金属或重掺杂的半导体材料。任选的导电板层6例如可包括具有在3nm至100nm范围内的厚度的钨层，但是也可以使用更小和更大的厚度。可以在导电板层6的顶部上提供金属氮化物层(未示出)作为扩散阻挡层。导电板层6可用作完成器件中的特殊源极线。此外，导电板层6可包括蚀刻停止层并且可包括任何合适的导电、半导体或绝缘层。任选的导电板层6可包括金属化合物材料，诸如导电金属氮化物(例如，tin)和/或金属(例如，w)。任选的导电板层6的厚度可以在5nm至100nm的范围内，但是也可以使用更小和更大的厚度。
61.过程中源极层级材料层110'可以包括随后被修改以形成源极层级材料层的各种层。源极层级材料层在形成时包括源极接触层，该源极接触层用作三维存储器器件的竖直场效应晶体管的公共源极区。在一个实施方案中，过程中源极层级材料层110'可以从底部到顶部包括较低源极层级半导体层112、较低牺牲衬垫103、源极层级牺牲层104、较高牺牲衬垫105、较高源极层级半导体层116和源极层级绝缘层117。
62.较低源极层级半导体层112和较高源极层级半导体层116可包括掺杂半导体材料，诸如掺杂多晶硅或掺杂非晶硅。较低源极层级半导体层112和较高源极层级半导体层116的导电类型可以与随后要形成的半导体沟道的导电性相反。例如，如果随后要形成的半导体沟道具有第一导电类型的掺杂，则较低源极层级半导体层112和较高源极层级半导体层116具有与第一导电类型相反的第二导电类型的掺杂。较低源极层级半导体层112和较高源极层级半导体层116中的每一者的厚度可以在10nm至300nm诸如20nm至150nm的范围内，但是也可以使用更小和更大的厚度。
63.源极层级牺牲层104包含对于较低牺牲衬垫103和较高牺牲衬垫105可以选择性地移除的牺牲材料。在一个实施方案中，源极层级牺牲层104可包括半导体材料，诸如未掺杂非晶硅或锗的原子浓度大于20％的硅锗合金。源极层级牺牲层104的厚度可以在30nm至400nm诸如60nm至200nm的范围内，但是也可以使用更小和更大的厚度。
64.较低牺牲衬垫103和较高牺牲衬垫105包含可以在移除源极层级牺牲层104期间用
作蚀刻停止材料的材料。例如，较低牺牲衬垫103和较高牺牲衬垫105可以包含氧化硅、氮化硅和/或介电金属氧化物。在一个实施方案中，较低牺牲衬垫103和较高牺牲衬垫105中的每一者可以包含厚度在2nm至30nm范围内的氧化硅层，但是也可以使用更小和更大的厚度。
65.源极层级绝缘层117可以包含介电材料，诸如氧化硅。源极层级绝缘层117的厚度可以在20nm至400nm诸如40nm至200nm的范围内，但是也可以使用更小和更大的厚度。
66.过程中源极层级材料层110'可以形成在衬底8(例如，硅晶圆)上的半导体器件的子集的正上方。如本文所用，如果第一元件定位在包括第二元件的最顶部表面和第一元件的区域的水平平面上方并且第二元件的区域在平面图中具有区域重叠(即，沿着垂直于衬底8的顶表面的竖直平面或方向)，则第一元件定位在第二元件“正上方”。
67.可以对任选的导电板层6和过程中源极层级材料层110'进行图案化以在其中随后要形成直通存储器层级接触通孔结构和直通介电接触通孔结构的区域中提供开口。导电板层6和过程中源极层级材料层110'的堆叠的图案化部分存在于每个存储器阵列区100中，在每个存储器阵列区中随后将形成三维存储器堆叠结构。
68.可对任选导电板层6和过程中源极层级材料层110'进行图案化，使得开口在其中随后要形成接触字线导电层的接触通孔结构的楼梯区200上方延伸。在一个实施方案中，楼梯区200可以沿着第一水平方向hd1与存储器阵列区100横向间隔开。垂直于第一水平方向hd1的水平方向在本文称为第二水平方向hd2。在一个实施方案中，可在存储器阵列区100的区域内形成任选导电板层6和过程中源极层级材料层110'中的附加开口，在存储器阵列区的区域中随后将形成包括存储器堆叠结构的三维存储器阵列。随后填充有场介电材料部分的外围器件区400可以邻近楼梯区200提供。
69.半导体器件710以及较低层级介电材料层760和较低层级金属互连结构780的组合的区在本文被称为下面的外围器件区700，其定位在随后要形成的存储器层级组件下方并且包括用于存储器层级组件的外围器件。较低层级金属互连结构780形成在较低层级介电材料层760中。
70.较低层级金属互连结构780可以电连接到半导体器件710(例如，cmos器件)的有源节点(例如，晶体管有源区742或栅极电极754)，并且定位在较低层级介电材料层760的层级处。随后可以在较低层级金属互连结构780上直接形成直通存储器层级接触通孔结构，以提供与随后要形成的存储器器件的电连接。在一个实施方案中，较低层级金属互连结构780的图案可被选择成使得着落垫层级金属线结构788(其为定位在较低层级金属互连结构780的最顶部部分处的较低层级金属互连结构780的子集)可为随后要形成的直通存储器层级接触通孔结构提供着落垫结构。
71.参见图2，随后形成第一材料层和第二材料层的交替堆叠。每个第一材料层可包含第一材料，并且每个第二材料层可包含不同于第一材料的第二材料。在随后在第一材料层和第二材料层的交替堆叠上方形成材料层的至少另一交替堆叠的情况下，交替堆叠在本文中被称为第一层交替堆叠。第一层交替堆叠的层级在本文被称为第一层层级，并且在第一层层级正上方随后要形成的交替堆叠的层级在本文被称为第二层层级等等。
72.第一层交替堆叠可包括作为第一材料层的第一绝缘层132和作为第二材料层的第一间隔物材料层。在一个实施方案中，第一间隔物材料层可以是随后被导电层替换的牺牲材料层。在另一个实施方案中，第一间隔物材料层可以是随后不被其他层替换的导电层。虽
然使用其中牺牲材料层被导电层替换的实施方案描述了本公开，但在本文中明确预期将间隔物材料层形成为导电层(由此消除了执行替换过程的需要)的实施方案。
73.在一个实施方案中，第一材料层和第二材料层可分别是第一绝缘层132和第一牺牲材料层142。在一个实施方案中，每个第一绝缘层132可包括第一绝缘材料，并且每个第一牺牲材料层142可包括第一牺牲材料。在过程中源极层级材料层110'上方形成交替的多个第一绝缘层132和第一牺牲材料层142。如本文所用，“牺牲材料”是指在后续处理步骤期间被移除的材料。
74.如本文所用，第一元件和第二元件的交替堆叠是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的端部元件的第一元件的每个实例在两侧上邻接第二元件的两个实例，并且不是交替的多个元件的端部元件的第二元件的每个实例在两个端部上邻接第一元件的两个实例。第一元件可以始终具有相同的厚度，或者可以具有不同的厚度。第二元件可以始终具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。
75.第一层交替堆叠(132,142)可包括由第一材料构成的第一绝缘层132，以及由第二材料构成的第一牺牲材料层142，第二材料与第一材料不同。第一绝缘层132的第一材料可以是至少一种绝缘材料。可用于第一绝缘层132的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或无掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(osg)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，第一绝缘层132的第一材料可以是氧化硅。
76.第一牺牲材料层142的第二材料是牺牲材料，其可以对于第一绝缘层132的第一材料选择性地被移除。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。
77.第一牺牲材料层142可以包括绝缘材料、半导体材料或导电材料。随后可用导电电极代替第一牺牲材料层142的第二材料，导电电极可用作例如竖直nand器件的控制栅极电极。在一个实施方案中，第一牺牲材料层142可以是包含氮化硅的材料层。
78.在一个实施方案中，第一绝缘层132可包含氧化硅，并且牺牲材料层可包含氮化硅牺牲材料层。可例如通过化学气相沉积(cvd)来沉积第一绝缘层132的第一材料。例如，如果将氧化硅用于第一绝缘层132，则可使用原硅酸四乙酯(teos)作为cvd工艺的前体材料。可形成第一牺牲材料层142的第二材料，例如，通过cvd或原子层沉积(ald)。
79.第一绝缘层132和第一牺牲材料层142的厚度可在20nm至50nm的范围内，但是对于每个第一绝缘层132和每个第一牺牲材料层142可使用更小和更大的厚度。第一绝缘层132和第一牺牲材料层142对的重复次数可在32至1,024的范围内，并且典型地在8至256的范围内，但是也可使用更多的重复次数。在一个实施方案中，第一层交替堆叠(132,142)中的每个第一牺牲材料层142可具有在每个相应的第一牺牲材料层142内基本上不变的均匀厚度。
80.可随后在第一交替堆叠(132,142)上方形成第一绝缘帽盖层170。第一绝缘帽盖层170包含介电材料，该介电材料可以是可以用于第一绝缘层132的任何介电材料。在一个实施方案中，第一绝缘帽盖层170包含与第一绝缘层132相同的介电材料。第一绝缘帽盖层170的厚度可在20nm至300nm的范围内，但是也可使用更小和更大的厚度。
81.参见图3，可对第一绝缘帽盖层170和第一层交替堆叠(132,142)进行图案化以在楼梯区200中形成第一阶梯式表面。楼梯区200可以包括相应的第一阶梯式区域和第二阶梯式区域，在第一阶梯式区域中，形成第一阶梯式表面，在第二阶梯式区域中，随后在第二层结构(其随后形成在第一层结构上方)和/或附加层结构中形成附加阶梯式表面。可例如通过形成其中具有开口的掩模层(未示出)、在第一绝缘帽盖层170的层级内蚀刻出腔体并迭代地扩展蚀刻区域，并且通过蚀刻定位在蚀刻区域内的蚀刻腔体的底表面正下方的每个第一绝缘层132和第一牺牲材料层142对而使腔体竖直地凹陷，形成第一阶梯式表面。在一个实施方案中，第一牺牲材料层142的顶表面可在第一阶梯式表面处物理地暴露。覆盖在第一阶梯式表面上面的腔体在本文中称为第一阶梯式腔体。
82.可沉积介电填充材料(诸如无掺杂硅酸盐玻璃或掺杂硅酸盐玻璃)以填充第一阶梯式腔体。可从包括第一绝缘帽盖层170的顶表面的水平平面上方移除介电填充材料的多余部分。介电填充材料的填充覆盖在第一阶梯式表面上的区的剩余部分构成第一后向阶梯式介电材料部分165。如本文所用，“后向阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶表面的竖直距离而单调地增加的水平横截面积的元件。第一层交替堆叠(132,142)和第一后向阶梯式介电材料部分165共同构成第一层结构，该第一层结构是随后被修改的过程中结构。
83.层间介电层180可以任选地沉积在第一层结构(132,142,170,165)上方。层间介电层180包含介电材料，诸如氧化硅。在一个实施方案中，层间介电层180可包含掺杂硅酸盐玻璃，该掺杂硅酸盐玻璃具有比第一绝缘层132(其可能包含无掺杂硅酸盐玻璃)的材料更大的蚀刻速率。例如，层间介电层180可包含磷硅酸盐玻璃。层间介电层180的厚度可在30nm至300nm的范围内，但是也可使用更小和更大的厚度。
84.参见图4a和图4b，各种第一层开口(149,129)可形成为穿过层间介电层180和第一层结构(132,142,170,165)并且进入过程中源极层级材料层110'。可在层间介电层180上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以形成穿过其中的各种开口。光致抗蚀剂层中的开口的图案可通过第一各向异性蚀刻工艺传递穿过层间介电层180和第一层结构(132,142,170,165)并且进入过程中源极层级材料层110'，以同时(即，在第一各向同性蚀刻工艺期间)形成各种第一层开口(149,129)。各种第一层开口(149,129)可包括第一层存储器开口149和第一层支撑开口129。在图4b中以虚线示出第一交替堆叠(132,142)中的阶梯s的位置。
85.第一层存储器开口149是穿过第一交替堆叠(132,142)内的每个层在存储器阵列区100中形成的开口，并且随后用于在其中形成存储器堆叠结构。第一层存储器开口149可以形成为沿着第二水平方向hd2横向间隔开的第一层存储器开口149的集群。第一层存储器开口149的每个集群可形成为第一层存储器开口149的二维阵列。
86.第一层支撑开口129是形成在楼梯区200中的开口，并且随后用于形成支撑柱结构。可穿过第一阶梯式表面的相应的水平表面形成穿过第一后向阶梯式介电材料部分165
形成的第一层支撑开口129的子集。
87.在一个实施方案中，第一各向异性蚀刻工艺可包括初始步骤，其中第一层交替堆叠(132,142)的材料与第一后向阶梯式介电材料部分165的材料同时蚀刻。初始蚀刻步骤的化学性质可交替以优化第一层交替堆叠(132,142)中的第一材料和第二材料的蚀刻，同时提供与第一后向阶梯式介电材料部分165的材料相当的平均蚀刻速率。第一各向异性蚀刻工艺可以使用例如一系列反应离子蚀刻工艺或单个反应蚀刻工艺(例如，cf4/o2/ar蚀刻)。各种第一层开口(149,129)的侧壁可以是基本上竖直的，或可以是锥形的。
88.在蚀刻通过交替堆叠(132,142)和第一后向阶梯式介电材料部分165之后，可以选择第一各向异性蚀刻工艺的终端部分的化学性质以便以比过程中源极层级材料层110'的平均蚀刻速率更高的蚀刻速率蚀刻穿过至少一个第二介电层768的一种或多种介电材料。例如，各向异性蚀刻工艺的终端部分可以包括蚀刻至少一个第二介电层768的一种或多种介电材料的步骤，该介电材料对于在过程中源极层级材料层110'中的部件层内的半导体材料具有选择性。在一个实施方案中，第一各向异性蚀刻工艺的终端部分可以蚀刻穿过源极层级绝缘层117、较高源极层级半导体层116、较高牺牲衬垫105、源极层级牺牲层104和较低牺牲衬垫103，并且至少部分地蚀刻到下部源极层级半导体层112中。第一各向异性蚀刻工艺的终端部分可包含用于蚀刻该过程中源极层级材料层110'的各种半导体材料的至少一种蚀刻化学物质。随后可例如通过灰化移除光致抗蚀剂层。
89.可选地，第一层存储器开口149和第一层支撑开口129在层间介电层180的层级处的部分可以通过各向同性蚀刻来横向扩展。在这种情况下，层间介电层180可包含在稀氢氟酸中具有比第一绝缘层132(其可能包括无掺杂硅酸盐玻璃)更大蚀刻速率的介电材料(诸如硼硅酸盐玻璃)。可以使用各向同性蚀刻(诸如使用hf的湿法蚀刻)来在层间介电层180的层级处扩展第一层存储器开口149的横向尺寸。可以任选地加宽第一层存储器开口149的定位在层间介电层180的层级处的部分，以便为随后将穿过第二层交替堆叠形成(随后在形成第二层存储器开口之前形成)的第二层存储器开口提供更大的着落垫。
90.参见图5，可在各种第一层开口(149,129)中形成牺牲第一层开口填充部分(148,128)。例如，可以在第一层开口(149,129)中的每个第一层开口中同时沉积牺牲第一层填充材料。牺牲第一层填充材料包括随后对于第一绝缘层132和第一牺牲材料层142的材料可以选择性地移除的材料。
91.在一个实施方案中，牺牲第一层填充材料可包括半导体材料，诸如硅(例如，a-si或多晶硅)、硅锗合金、锗、iii-v族化合物半导体材料或它们的组合。任选地，可在沉积牺牲第一层填充材料之前使用薄的蚀刻停止衬垫(诸如厚度在1nm至3nm范围内的氧化硅层或氮化硅层)。可以通过非保形沉积或保形沉积方法形成牺牲第一层填充材料。
92.在另一个实施方案中，牺牲第一层填充材料可包括氧化硅材料，该氧化硅材料具有比第一绝缘层132、第一绝缘帽盖层170和层间介电层180的材料更高的蚀刻速率。例如，牺牲第一层填充材料可以包括硼硅酸盐玻璃或者多孔或无孔有机硅酸盐玻璃，其具有比100:1稀释的氢氟酸中的致密teos氧化物(即，通过在化学气相沉积工艺中分解原硅酸四乙酯玻璃并且随后在退火工艺中致密化而形成的氧化硅材料)的蚀刻速率高至少100倍的蚀刻速率。在这种情况下，可在沉积牺牲第一层填充材料之前使用薄的蚀刻停止衬垫(诸如厚度在1nm至3nm范围内的氮化硅层)。可以通过非保形沉积或保形沉积方法形成牺牲第一层
填充材料。
93.在又一个实施方案中，牺牲第一层填充材料可包括随后可以通过灰化移除的非晶硅或含碳材料(诸如非晶碳或类金刚石碳)，或者随后对于第一交替堆叠(132,142)的材料可以选择性地移除的硅基聚合物。
94.可从第一层交替堆叠(132,142)的最顶部层上方，诸如从层间介电层180上方移除沉积的牺牲材料的各部分。例如，牺牲第一层填充材料可以使用平面化工艺凹陷到层间介电层180的顶表面。平面化工艺可包括凹陷蚀刻、化学机械平面化(cmp)或它们的组合。层间介电层180的顶表面可用作蚀刻停止层或平面化停止层。
95.牺牲第一层填充材料的剩余部分包括牺牲第一层开口填充部分(148,128)。具体地，第一层存储器开口149中的牺牲材料的每个剩余部分构成牺牲第一层存储器开口填充部分148。第一层支撑开口129中的牺牲材料的每个剩余部分构成牺牲第一层支撑开口填充部分128。各种牺牲第一层开口填充部分(148,128)同时形成，即在同一组工艺期间形成，包括沉积工艺和平面化工艺，该沉积工艺沉积牺牲第一层填充材料，该平面化工艺从第一交替堆叠(132,142)上方(诸如从层间介电层180的顶表面上方)移除第一层沉积工艺。牺牲第一层开口填充部分(148,128)的顶表面可以与层间介电层180的顶表面共面。牺牲第一层开口填充部分(148,128)中的每一个可以或可以不包括其中的腔体。
96.参见图6，可以在第一层结构(132,142,170,148)上方形成第二层结构。第二层结构可包括绝缘层和间隔物材料层的附加交替堆叠，这些间隔物材料层可以是牺牲材料层。例如，随后可在第一交替堆叠(132,142)的顶表面上形成材料层的第二交替堆叠(232,242)。第二交替堆叠(232,242)包括交替的多个第三材料层和第四材料层。每个第三材料层可包含第三材料，并且每个第四材料层可包含与第三材料不同的第四材料。在一个实施方案中，第三材料可与第一绝缘层132的第一材料相同，并且第四材料可与第一牺牲材料层142的第二材料相同。
97.在一个实施方案中，第三材料层可以是第二绝缘层232，并且第四材料层可以是在每个竖直相邻的第二绝缘层232对之间提供竖直间距的第二间隔物材料层。在一个实施方案中，第三材料层和第四材料层可分别是第二绝缘层232和第二牺牲材料层242。
98.第二绝缘层232的第三材料可以是至少一种绝缘材料。第二牺牲材料层242的第四材料可以是牺牲材料，其可对第二绝缘层232的第三材料选择性地被移除。第二牺牲材料层242可以包括绝缘材料、半导体材料或导电材料。随后可用导电电极代替第二牺牲材料层242的第四材料，导电电极可用作例如竖直nand器件的控制栅极电极。
99.在一个实施方案中，每个第二绝缘层232可包含第二绝缘材料，并且每个第二牺牲材料层242可包含第二牺牲材料。在这种情况下，第二交替堆叠(232,242)可包括交替的多个第二绝缘层232和第二牺牲材料层242。可例如通过化学气相沉积(cvd)来沉积第二绝缘层232的第三材料。可形成第二牺牲材料层242的第四材料，例如，通过cvd或原子层沉积(ald)。
100.第二绝缘层232的第三材料可以是至少一种绝缘材料。可用于第二绝缘层232的绝缘材料可以是可用于第一绝缘层132的任何材料。第二牺牲材料层242的第四材料是牺牲材料，其可以对于第二绝缘层232的第三材料选择性地被移除。可用于第二牺牲材料层242的牺牲材料可以是可用于第一牺牲材料层142的任何材料。在一个实施方案中，第二绝缘材料
可与第一绝缘材料相同，并且第二牺牲材料可与第一牺牲材料相同。
101.第二绝缘层232和第二牺牲材料层242的厚度可在20nm至50nm的范围内，但是对于每个第二绝缘层232和每个第二牺牲材料层242可使用更小和更大的厚度。第二绝缘层232和第二牺牲材料层242对的重复次数可在2至1,024的范围内，并且典型地在8至256的范围内，但是也可使用更多的重复次数。在一个实施方案中，第二交替堆叠(232,242)中的每个第二牺牲材料层242可具有均匀厚度，该均匀厚度在每个相应第二牺牲材料层242内基本上不变。
102.第二阶梯式区域中的第二阶梯式表面可使用与用于形成第一阶梯式区域中的第一阶梯式表面的处理步骤相同的一组处理步骤而在楼梯区200中形成，其中对至少一个掩模层的图案进行了适当的调整。可在楼梯区200中的第二阶梯式表面上方形成第二后向阶梯式介电材料部分265。
103.随后可在第二交替堆叠(232,242)上方形成第二绝缘帽盖层270。第二绝缘帽盖层270包含与第二牺牲材料层242的材料不同的介电材料。在一个实施方案中，第二绝缘帽盖层270可包含氧化硅。在一个实施方案中，第一牺牲材料层和第二牺牲材料层(142,242)可包含氮化硅。
104.一般来讲，可在过程中源极层级材料层110'上方形成绝缘层(132,232)和间隔物材料层(诸如牺牲材料层(142,242))的至少一个交替堆叠，并且可在至少一个交替堆叠(132,142,232,242)上的楼梯区上方形成至少一个后向阶梯式介电材料部分(165,265)。
105.可选地，可以穿过第二层交替堆叠(232,242)的上部部分中的层的子集形成漏极选择层级隔离结构72。由漏极选择层级隔离结构72切割的第二牺牲材料层242对应于随后形成漏极选择层级导电层的层级。漏极选择层级隔离结构72包含介电材料，诸如氧化硅。漏极选择层级隔离结构72可沿着第一水平方向hd1横向延伸，并且可沿垂直于第一水平方向hd1的第二水平方向hd2横向间隔开。第二交替堆叠(232,242)、第二后向阶梯式介电材料部分265、第二绝缘帽盖层270和可选的漏极选择层级隔离结构72的组合共同构成第二层结构(232,242,265,270,72)。
106.参见图7a和图7b，可穿过第二层结构(232,242,265,270,72)形成各种第二层开口(249,229)。可在第二绝缘帽盖层270上方施加光致抗蚀剂层(未示出)，并且可对其进行光刻图案化以形成从中穿过的各种开口。开口的图案可与各种第一层开口(149,129)的图案相同，其与牺牲第一层开口填充部分(148,128)相同。因此，可使用用于图案化第一层开口(149,129)的光刻掩模来图案化光致抗蚀剂层。
107.光致抗蚀剂层中的开口的图案可通过第二各向异性蚀刻工艺传递穿过第二层结构(232,242,265,270,72)，以同时(即，在第二各向异性蚀刻工艺期间)形成各种第二层开口(249,229)。各种第二层开口(249,229)可包括第二层存储器开口249和第二层支撑开口229。
108.第二层存储器开口249直接形成在牺牲第一层存储器开口填充部分148中的相应一个的顶表面上。第二层支撑开口229直接形成在牺牲第一层支撑开口填充部分128中的相应一个的顶表面上。另外，每个第二层支撑开口229可形成为穿过第二阶梯式表面内的水平表面，这些第二阶梯式表面包括第二交替堆叠(232,242)与第二后向阶梯式介电材料部分265之间的面间表面。在图7b中以虚线示出第一层交替堆叠(132,142)和第二层交替堆叠
(232,242)中的阶梯s的位置。
109.第二各向异性蚀刻工艺可包括蚀刻步骤，其中第二层交替堆叠(232,242)的材料与第二后向阶梯式介电材料部分265的材料同时蚀刻。蚀刻步骤的化学性质可交替以优化第二层交替堆叠(232,242)中的材料的蚀刻，同时提供与第二后向阶梯式介电材料部分265的材料相当的平均蚀刻速率。第二各向异性蚀刻工艺可以使用例如一系列反应离子蚀刻工艺或单个反应蚀刻工艺(例如，cf4/o2/ar蚀刻)。各种第二层开口(249,229)的侧壁可以是基本上竖直的，或可以是锥形的。每个第二层开口(249,229)的底部周边可以横向偏移，和/或可以完全定位在下面的牺牲第一层开口填充部分(148,128)的顶表面的周边内。随后可例如通过灰化移除光致抗蚀剂层。
110.参见图8，可使用蚀刻工艺移除牺牲第一层开口填充部分(148,128)的牺牲第一层填充材料，该蚀刻工艺对于第一和第二绝缘层(132,232)、第一牺牲材料层和第二牺牲材料层(142,242)、第一和第二绝缘帽盖层(170,270)以及层间介电层180的材料选择性地蚀刻牺牲第一层填充材料。在第二层存储器开口249和从中移除牺牲第一层存储器开口填充部分148的体积的每个组合中形成存储器开口49(也称为层间存储器开口49)。在第二层支撑开口229和从其移除牺牲第一层支撑开口填充部分128的体积的每个组合中形成支撑开口19(也称为层间支撑开口19)。
111.图9a至图9d提供了在形成存储器开口填充结构期间的存储器开口49的顺序剖面图。在存储器开口49和支撑开口19的每一个中发生相同的结构变化。
112.参见图9a，示出了图8的第一示例性器件结构中的存储器开口49。存储器开口49延伸穿过第一层结构和第二层结构。
113.参见图9b，可以在存储器开口49中顺序地沉积包括阻挡介电层52、电荷存储层54、隧穿介电层56和半导体沟道材料层60l的层堆叠。阻挡介电层52可以包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可以包括介电金属氧化物层，其基本上由介电金属氧化物组成。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可以包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。介电金属氧化物层的厚度可以在1nm至20nm的范围内，但是也可以使用更小和更大的厚度。随后，介电金属氧化物层可以用作介电材料部分，其阻挡所存储的电荷泄漏到控制栅极电极。在一个实施方案中，阻挡介电层52包括氧化铝。另选地或除此之外，阻挡介电层52可以包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或其组合。
114.随后，可形成电荷存储层54。在一个实施方案中，电荷存储层54可以是包括介电电荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的分立部分。另选地，电荷存储层54可包含导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化的分立部分，该导电材料例如通过在横向凹陷部内形成为牺牲材料层(142,242)而被图案化成多个电隔离部分(例如，浮栅)。在一个实施方案中，电荷存储层54包括氮化硅层。在一个实施方案中，牺牲材料层(142,242)和绝缘层(132,232)可具有竖直地重合的侧壁，并且电荷存储层54可形成为单个连续层。另选地，牺牲材料层(142,242)可相对于绝缘层(132,232)的侧壁横向地凹陷，并且可使用沉积工艺和各向异性蚀刻工艺的组合来形成电荷存储层54作
为竖直地间隔开的多个存储器材料部分。电荷存储层54的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。
115.隧穿介电层56包括介电材料，可以在合适电偏置条件下穿过该介电材料来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维nand串存储器器件的操作模式。隧穿介电层56可以包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或它们的组合。在一个实施方案中，隧穿介电层56可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ono堆叠。在一个实施方案中，隧穿介电层56可以包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。阻挡介电层52、电荷存储层54和隧穿介电层56的堆叠构成存储存储位的存储器膜50。
116.半导体沟道材料层60l包含p掺杂半导体材料，诸如至少一种元素半导体材料、至少一种iii-v族化合物半导体材料、至少一种ii-vi族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，半导体沟道材料层60l可以具有均匀的掺杂。在一个实施方案中，半导体沟道材料层60l具有p型掺杂，其中p型掺杂剂(诸如硼原子)以1.0
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10
12
/cm3至1.0
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18
/cm3诸如1.0
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/cm3至1.0
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17
/cm3范围内的原子浓度存在。在一个实施方案中，半导体沟道材料层60l包括硼掺杂非晶硅或硼掺杂多晶硅和/或基本上由硼掺杂非晶硅或硼掺杂多晶硅组成。在另一个实施方案中，半导体沟道材料层60l具有n型掺杂，其中n型掺杂剂(诸如磷原子或砷原子)以1.0
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/cm3范围内的原子浓度存在。可以通过保形沉积方法诸如低压化学气相沉积(lpcvd)来形成半导体沟道材料层60l。半导体沟道材料层60l的厚度可以在2nm至10nm的范围内，但是也可以使用更小和更大的厚度。腔体49'形成在每个存储器开口49的未填充有沉积的材料层(52,54,56,60l)的体积中。
117.参见图9c，在每个存储器开口中的腔体49'未被半导体沟道材料层60l完全填充的情况下，可将介电芯层沉积在腔体49'中以填充每个存储器开口内的腔体49'的任何剩余部分。介电芯层包括介电材料，诸如氧化硅或有机硅酸盐玻璃。介电芯层可以通过保形沉积方法(诸如低压化学气相沉积(lpcvd))沉积，或通过自平面化沉积工艺(诸如旋涂)沉积。覆盖在第二绝缘帽盖层270上面的介电芯层的水平部分可以例如通过凹陷蚀刻移除。凹陷蚀刻继续，直到介电芯层的剩余部分的顶部表面凹陷至第二绝缘帽盖层270的顶部表面以下(诸如第二绝缘帽盖层270的顶部表面与第二绝缘帽盖层270的底表面之间)或第二绝缘帽盖层270的底表面以下的高度。介电芯层的每个剩余部分构成介电芯62。
118.参见图9d，可在覆盖在介电芯62上面的腔体中沉积具有第二导电类型的掺杂的掺杂半导体材料。第二导电类型与第一导电类型相反。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。可以通过平面化工艺诸如化学机械平面化(cmp)工艺移除覆盖在水平平面(其包括第二绝缘帽盖层270的顶表面)上面的沉积的掺杂半导体材料、半导体沟道材料层60l、隧穿介电层56、电荷存储层54和阻挡介电层52的各部分。
119.第二导电类型的掺杂半导体材料的每个剩余部分构成漏极区63。漏极区63中的掺杂剂浓度可以在5.0
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10
19
/cm3至2.0
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10
21
/cm3的范围内，但是也可以使用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂的多晶硅。
120.半导体沟道层60l的每个剩余部分都构成半导体沟道60，当包括半导体沟道60的竖直nand器件接通时，电流可以流过该半导体沟道。隧穿介电层56被电荷存储层54包围，并且横向围绕半导体沟道60。每组邻接的阻挡介电层52、电荷存储层54和隧穿介电层56共同构成存储器膜50，存储器膜可以以宏观保留时间存储电荷。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡介电层52，并且可以在形成背侧凹陷部之后随后形成阻挡介电层。如本文所用，宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。
121.存储器开口49内的存储器膜50和半导体沟道60(其为半导体沟道)的每个组合构成存储器堆叠结构55。存储器堆叠结构55是半导体沟道60、隧穿介电层56、包括电荷存储层54的各部分的多个存储器元件以及任选的阻挡介电层52的组合。存储器开口49内的存储器堆叠结构55、介电芯62和漏极区63的每个组合构成存储器开口填充结构58。过程中源极层级材料层110'、第一层结构(132,142,170,165)、第二层结构(232,242,270,265,72)、层间介电层180和存储器开口填充结构58共同构成存储器层级组件。
122.参见图10，示出了在形成存储器开口填充结构58之后的示例性结构。在形成存储器开口填充结构58的同时在支撑开口19中形成支撑柱结构20。每个支撑柱结构20可以具有与存储器开口填充结构58相同的一组部件。
123.参见图11a和图11b，可以在第二层结构(232,242,270,265,72)上方形成第一接触层级介电层280。第一接触层级介电层280包括介电材料诸如氧化硅，并且可以通过保形或非保形沉积工艺形成。例如，第一接触层级介电层280可以包含未掺杂硅酸盐玻璃，并且可以具有在100nm至600nm的范围内的厚度，但是也可以使用更小和更大的厚度。
124.可以在第一接触层级介电层280上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以在存储器阵列区100的其中不存在存储器开口填充结构58的区域内形成分立的开口。可以执行各向异性蚀刻以形成竖直互连区腔体585，这些竖直互连区腔体具有延伸穿过第一接触级介电层280的基本上竖直的侧壁，第二层结构(232,242,270,265,72)和第一层结构(132,142,170,165)可以形成在光致抗蚀剂层中的开口的下方。较低层级金属互连结构780的顶部表面可以在每个竖直互连区腔体585的底部处物理暴露。可以例如通过灰化来移除光致抗蚀剂层。
125.参见图12，可以通过保形沉积工艺(诸如低压化学气相沉积)或自平面化沉积工艺(诸如旋涂)在竖直互连区腔体585中沉积介电材料诸如氧化硅。可以通过平面化工艺从第一接触级介电层280的顶表面上方移除沉积的介电材料的多余部分。竖直互连区腔体585中的介电材料的剩余部分构成互连区介电填充材料部分584。
126.参见图13a和图13b，可在第一接触层级介电层280上方施加光致抗蚀剂层，并且可对其进行光刻图案化以形成伸长开口，这些伸长开口沿着第一水平方向hd1在存储器开口填充结构58的集群之间延伸。可通过将光致抗蚀剂层(未示出)中的图案传递穿过第一接触层级介电层280、第二层结构(232,242,270,265,72)和第一层结构(132,142,170,165)并且进入过程中源极层级材料层110'中来形成背侧沟槽79。可以移除第一接触级介电层280、第二层结构(232,242,270,265,72)、第一层结构(132,142,170,165)和过程中源极层级材料层110'的在光致抗蚀剂层中的开口下面的部分以形成背侧沟槽79。在一个实施方案中，可以在存储器堆叠结构55的集群之间形成背侧沟槽79。存储器堆叠结构55的集群可以由背侧
沟槽79沿着第二水平方向hd2横向间隔开。
127.参见图14和图15a，可在每个背侧沟槽79的侧壁上形成背侧沟槽间隔物77。例如，可在背侧沟槽79中以及在第一接触层级介电层280上方沉积保形间隔物材料层，并且可对其进行各向异性蚀刻以形成背侧沟槽间隔物77。背侧沟槽间隔物77包含与源极层级牺牲层104的材料不同的材料。例如，背侧沟槽间隔物77可以包含氮化硅。
128.参见图15b，可以在各向同性蚀刻工艺中，将对于第一交替堆叠(132,142)、第二交替堆叠(232,242)、第一和第二绝缘帽盖层(170,270)、第一接触层级介电层280、较高牺牲衬底105和较低牺牲衬底103的材料选择性地蚀刻源极层级牺牲层104的材料的蚀刻剂引入背侧沟槽中。例如，如果源极层级牺牲层104包含未掺杂非晶硅或未掺杂非晶硅锗合金，背侧沟槽间隔物77包含氮化硅，并且较高和较低牺牲衬垫(105,103)包含氧化硅，则可以使用湿法蚀刻工艺(其使用了热三甲基-2-羟乙基氢氧化铵(“热tmy”)或四甲基氢氧化铵(tmah))来对于背侧沟槽间隔物77以及较高和较低牺牲衬垫(105,103)选择性地移除源极层级牺牲层104。在从中移除源极层级牺牲层104的体积中形成源极腔体109。
129.湿法蚀刻化学物质诸如热tmy和tmah对于掺杂半导体材料(诸如较高源极层级半导体层116和较低源极层级半导体层112的p掺杂半导体材料和/或n掺杂半导体材料)具有选择性。因此，在形成源极腔体109的湿法蚀刻工艺中使用选择性湿法蚀刻化学物质诸如热tmy和tmah提供了在形成背侧沟槽79期间抵抗蚀刻深度变化的较大工艺窗口。具体地，在形成源极腔体109和/或背侧沟槽间隔物77时，即使较高源极层级半导体层116的侧壁被物理地暴露或者即使较低源极层级半导体层112的表面被物理地暴露，较高源极层级半导体层116和/或较低源极层级半导体层112的附带蚀刻也是最小的，并且在制造步骤期间由较高源极层级半导体层116和/或较低源极层级半导体层112的表面的意外物理暴露引起的示例性结构的结构变化不会导致器件故障。存储器开口填充结构58中的每一个都物理地暴露于源极腔体109。具体地，存储器开口填充结构58中的每个存储器开口填充结构包括物理暴露于源极腔体109的侧壁。
130.参见图15c，可以将各向同性蚀刻剂(诸如湿蚀刻剂)的序列施加到存储器膜50的物理暴露的部分，以从外部到内部顺序地蚀刻存储器膜50的各种部件层，并且在源极腔体109的层级处物理地暴露半导体沟道60的圆柱形表面。可以在移除存储器膜50的定位在源极腔体109的层级处的部分期间附带地蚀刻较高和较低牺牲衬垫(105,103)。可以通过在源极腔体109以及较高和较低牺牲衬垫(105,103)的层级处移除存储器膜50的部分来使源极腔体109的体积膨胀。较低源极层级半导体层112的顶部表面和较高源极层级半导体层116的底部表面可以物理暴露于源极腔体109。通过对于至少一个源极层级半导体层(诸如较低源极层级半导体层112和较高源极层级半导体层116)以及半导体沟道60选择性地各向同性地蚀刻源极层级牺牲层104和每个存储器膜50的底部部分来形成源极腔体109。
131.参见图15d，可在源极腔体109周围的物理暴露的半导体表面上沉积具有第二导电类型的掺杂的半导体材料。物理暴露的半导体表面包括半导体沟道60的外部侧壁的底部部分和该至少一个源极层级半导体层的水平表面(诸如较高源极层级半导体层116的底部表面和/或较低源极层级半导体层112的顶部表面)。例如，物理暴露的半导体表面可以包括半导体沟道60的外部侧壁的底部部分、较低源极层级半导体层112的顶部水平表面和较高源极层级半导体层116的底部表面。
132.在一个实施方案中，可以通过选择性半导体沉积工艺在源极腔体109周围的物理暴露的半导体表面上沉积第二导电类型的掺杂半导体材料。在选择性半导体沉积工艺期间，半导体前体气体、蚀刻剂和掺杂剂气体可以同时流入包括示例性结构的处理室中。例如，半导体前体气体可包括硅烷、二硅烷或二氯硅烷，蚀刻剂气体可包括气态氯化氢，并且掺杂剂气体可包括掺杂剂原子(诸如膦、胂、锑或二硼烷)的氢化物。在这种情况下，选择性半导体沉积工艺从源极腔体109周围的物理暴露的半导体表面生长具有第二导电类型掺杂的掺杂半导体材料。沉积的掺杂半导体材料形成源极接触层114，该源极接触层可以接触半导体沟道60的侧壁。沉积的半导体材料中的第二导电类型的掺杂物的原子浓度可在1.0
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20
/cm3至2.0
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/cm3的范围内，诸如2.0
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20
/cm3至8.0
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/cm3。最初形成的源极接触层114可以基本上由第二导电类型的半导体原子和掺杂剂原子组成。另选地，可以使用至少一种非选择性掺杂半导体材料沉积工艺来形成源极接触层114。任选地，可以将一个或多个回蚀工艺与多个选择性或非选择性沉积工艺结合使用，以提供无缝和/或无空隙的源极接触层114。
133.选择性半导体沉积工艺的持续时间可以选择成使得源极腔体109填充有源极接触层114，并且源极接触层114接触背侧沟槽间隔物77的内侧壁的底端部分。在一个实施方案中，可以通过从源极腔体109周围的半导体表面选择性地沉积具有第二导电类型掺杂的掺杂半导体材料来形成源极接触层114。在一个实施方案中，掺杂半导体材料可包括掺杂多晶硅。因此，源极层级牺牲层104可以被源极接触层114替换。
134.包括较低源极层级半导体层112、源极接触层114和较高源极层级半导体层116的层堆叠构成埋入式源极层(112,114,116)。包括埋入式源极层(112,114,116)和源极层级绝缘层117的层组构成源极层级材料层110，其替换过程中源极层级材料层110'。
135.参见图15e和图16，背侧沟槽间隔物77可以使用各向同性蚀刻工艺来对于绝缘层(132,232)、第一和第二绝缘帽盖层(170,270)、第一接触层级介电层280和源极接触层114选择性地被移除。例如，如果背侧沟槽间隔物77包含氮化硅，则可执行使用了热磷酸的湿法蚀刻工艺来移除背侧沟槽间隔物77。在一个实施方案中，可以将移除背侧沟槽间隔物77的各向同性蚀刻工艺与后续各向同性蚀刻工艺相结合，该后续各向同性蚀刻工艺对于绝缘层(132,232)、第一和第二绝缘帽盖层(170,270)、第一接触层级介电层280和源极接触层114选择性地蚀刻牺牲材料层(142,242)。
136.可以执行氧化工艺以将半导体材料的物理暴露的表面部分转换成介电半导体氧化物部分。例如，源极接触层114和较高源极层级半导体层116的表面部分可被转换成介电半导体氧化物板122。
137.可以在氧化工艺之前、在氧化工艺之后或与氧化工艺同时进行退火工艺，以诱导第二导电类型的掺杂剂从源极接触层114扩散到半导体沟道60的下部，并诱导第二导电类型的掺杂剂从漏极区63扩散到半导体沟道60的上部。半导体沟道60中的第一导电类型的掺杂剂的平均原子浓度低于源极接触层114中或漏极区63中的第二导电类型的掺杂剂的平均原子浓度。因此，在图15d的处理步骤中，位于源极接触层114与半导体沟道60之间的圆柱形界面处的物理p-n结沿着竖直半导体沟道60向内然后向上移动，如图15e所示。每个半导体沟道60的下部被转换成具有第二导电类型的净掺杂的相应源极区61。同样，在图15d的处理步骤中，位于漏极区63与半导体沟道60之间的圆柱形界面处的物理p-n结沿着竖直半导体
沟道60向外然后向下移动，如图15e所示。每个半导体沟道60的上部被转换成具有第二导电类型的净掺杂的相应漏极区63的附加部分。
138.源极区61和漏极区63中的第二导电类型的掺杂剂的净原子浓度被定义为第二导电类型的掺杂剂的原子浓度减去第一导电类型的掺杂剂的原子浓度。每个源极区61中的第二导电类型的掺杂剂的净原子浓度的最大值可在5.0
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/cm3至2.0
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/cm3的范围内。每个源极区61中的第二导电类型的掺杂剂的净原子浓度可以随着距衬底8的顶部表面的竖直距离而逐渐减小，直到在具有相应上覆半导体沟道60的第一物理p-n结612处的净原子浓度达到零，如图15e所示。每个第一物理p-n结612可以具有环形水平表面或在竖直方向与水平方向之间具有锥角的环形锥形表面。第二导电类型的掺杂剂的净原子浓度在每个第一物理p-n结612处沿着向上的方向从正变为负。
139.每个漏极区63中的第二导电类型的掺杂剂的净原子浓度的最大值可在5.0
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/cm3至2.0
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10
21
/cm3的范围内。每个漏极区63中的第二导电类型的掺杂剂的净原子浓度可以随着距包括漏极区63的最顶部表面的水平平面的竖直距离而逐渐减小，直到在具有相应的下面的半导体沟道60的第二物理p-n结614处的净原子浓度达到零，如图15e所示。每个第二物理p-n结614可以具有环形水平表面或在竖直方向与水平方向之间具有锥角的环形锥形表面。第二导电类型的掺杂剂的净原子浓度在每个第二物理p-n结614处沿着向下的方向从正变为负。
140.根据本公开的一个方面，可以选择源极接触层114中的半导体导电类型的掺杂剂的原子浓度、源极接触层114、较高源极层级半导体层116和源极层级绝缘层117的厚度以及退火工艺的工艺条件，使得第一物理结612可以形成在牺牲材料层(142,242)的第一源极侧子集142a上方。牺牲材料层(142,242)的第一源极侧子集142a至少包括第一牺牲材料层142中最底部的一个牺牲材料层，并且可以另外包括一个或多个第一牺牲材料层142，该一个或多个第一牺牲材料层覆盖在第一牺牲材料层142中最底部的一个牺牲材料层上面，而没有省略在第一源极侧子集142a内的第一牺牲材料层142中最顶部的一个牺牲材料层与第一牺牲材料层142中最底部的一个牺牲材料层之间的任何居间的第一牺牲材料层142。在一个实施方案中，第一物理结612可以位于包括牺牲材料层(142,242)的第一源极侧子集142a内的最顶部牺牲材料层142的顶部表面的水平平面与包括第一牺牲材料层142的水平平面之间，该第一牺牲材料层直接覆盖在牺牲材料层(142,242)的第一源极侧子集142a内的最顶部第一牺牲材料层142上面。牺牲材料层(142,242)的第二源极侧子集142b覆盖在牺牲材料层(142,242)的第一源极侧子集142a上面。牺牲材料层(142,242)的第一源极侧子集142a和第二源极侧子集142b内的第一牺牲材料对应于在用导电层替换牺牲材料层(142,242)时随后将形成源极选择栅极电极的水平。
141.根据本公开的一个方面，可以选择漏极区63中的第二导电类型的掺杂剂的原子浓度、漏极区63的尺寸和退火工艺的工艺条件，使得第二物理结614可以形成在牺牲材料层(142,242)的第一漏极侧子集242a下方，如图15e所示。牺牲材料层(142,242)的第一漏极侧子集242a至少包括第二牺牲材料层242中最顶部的一个牺牲材料层，并且可以另外包括一个或多个第二牺牲材料层242，该一个或多个第二牺牲材料层位于第二牺牲材料层242中最顶部的一个牺牲材料层下面，而没有省略在第一漏极侧子集242a内的第二牺牲材料层242中最底部的一个牺牲材料层与第二牺牲材料层242中最顶部的一个牺牲材料层之间的任何
居间的第二牺牲材料层242。在一个实施方案中，第二物理结614可以位于包括牺牲材料层(142,242)的第一漏极侧子集242a内的最底部第二牺牲材料层242的底表面的水平平面与包括第二牺牲材料层242的水平平面之间，该第二牺牲材料层直接位于牺牲材料层(142,242)的第一漏极侧子集242a内的最底部牺牲材料层242下面。牺牲材料层(142,242)的第二漏极侧子集242b位于牺牲材料层(142,242)的第一漏极侧子集242a下面。牺牲材料层(142,242)的第一漏极侧子集242a和第二漏极侧子集242b内的第二牺牲材料层242对应于在用导电层替换牺牲材料层(142,242)时随后将形成漏极选择栅极电极的水平。
142.参见图17，牺牲材料层(142,242)可对于绝缘层(132,232)、第一和第二绝缘帽盖层(170,270)、第一接触层级介电层280以及源极接触层114和介电半导体氧化物板122选择性地被移除。例如，可例如使用各向同性蚀刻工艺，将相对于绝缘层(132,232)、第一和第二绝缘帽盖层(170,270)、后向阶梯式介电材料部分(165,265)的材料以及存储器膜50的最外层的材料，选择性地蚀刻牺牲材料层(142,242)的材料的蚀刻剂引入背侧沟槽79中。例如，牺牲材料层(142,242)可包含氮化硅，绝缘层(132,232)、第一和第二绝缘帽盖层(170,270)、后向阶梯式介电材料部分(165,265)和存储器膜50的最外层的材料可包括氧化硅材料。
143.各向同性蚀刻工艺可以是使用了湿蚀刻溶液的湿法蚀刻工艺，或者可以是其中蚀刻剂以气相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层(142,242)包含氮化硅，则蚀刻工艺可以是其中将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺对于氧化硅、硅和本领域中使用的各种其他材料选择性地蚀刻氮化硅。
144.在从中移除牺牲材料层(142,242)的体积中形成背侧凹陷部(143,243)。背侧凹陷部(143,243)包括形成在从中移除第一牺牲材料层142的体积中的第一背侧凹陷部143以及形成在从中移除第二牺牲材料层242的体积中的第二背侧凹陷部243。背侧凹陷部(143,243)中的每个背侧凹陷部可以是横向延伸腔体，其具有的横向尺寸大于腔体的竖直范围。换句话讲，背侧凹陷部(143,243)中的每个背侧凹陷部的横向尺寸可大于相应的背侧凹陷部(143,243)的高度。可在从中移除牺牲材料层(142,242)的材料的体积中形成多个背侧凹陷部(143,243)。背侧凹陷部(143,243)中的每个背侧凹陷部可基本上平行于衬底半导体层9的顶表面延伸。背侧凹陷部(143,243)可由下面的绝缘层(132,232)的顶表面和覆盖在上面的绝缘层(132,232)的底表面竖直地界定。在一个实施方案中，背侧凹陷部(143,243)中的每个背侧凹陷部可整个具有均匀高度。
145.参见图18a至图18e，背侧阻挡介电层(未示出)可以可选地沉积在背侧凹陷部(143,243)和背侧沟槽79中以及第一接触层级介电层280上方。背侧阻挡介电层包含介电材料，诸如介电金属氧化物、氧化硅或它们的组合。例如，背侧阻挡介电层可以包含氧化铝。可以通过诸如原子层沉积或化学气相沉积的保形沉积工艺来形成背侧阻挡介电层。背侧阻挡介电层的厚度可以在1nm至20nm诸如2nm至10nm的范围内，但是也可以使用更小和更大的厚度。
146.可以在多个背侧凹陷部(143,243)中、在背侧沟槽79的侧壁上以及在第一接触层级介电层280上方沉积至少一种导电材料。至少一种导电材料可以通过保形沉积方法来沉积，该保形沉积方法可以是例如化学气相沉积(cvd)、原子层沉积(ald)、化学镀、电镀或它
们的组合。至少一种导电材料可包括元素金属、至少两种元素金属的金属间合金、至少一种元素金属的导电氮化物、导电金属氧化物、导电掺杂半导体材料、导电金属半导体合金诸如金属硅化物、它们的合金，以及它们的组合或堆叠。
147.在一个实施方案中，至少一种导电材料可以包括至少一种金属材料，即包含至少一种金属元素的导电材料。可在背侧凹陷部(143,243)中沉积的非限制性示例性金属材料包含钨、氮化钨、钛、氮化钛、钽、氮化钽、钴和钌。例如，至少一种导电材料可以包括导电金属氮化物衬垫，该导电金属氮化物衬垫包含导电金属氮化物材料诸如tin、tan、wn或它们的组合，以及导电填充材料诸如w、co、ru、mo、cu或它们的组合。在一个实施方案中，用于填充背侧凹陷部(143,243)的至少一种导电材料可以是氮化钛层和钨填充材料的组合。
148.可在背侧凹陷部(143,243)中通过沉积至少一种导电材料来形成导电层(146,246)。可在多个第一背侧凹陷部143中形成多个第一导电层146，可在多个第二背侧凹陷部243中形成多个第二导电层246，并且可在每个背侧沟槽79的侧壁上和第一接触层级介电层280上方形成连续金属材料层(未示出)。第一导电层146和第二导电层246中的每者可包括相应的导电金属氮化物衬垫和相应的导电填充材料。因此，第一牺牲材料层和第二牺牲材料层(142,242)可分别用第一导电层和第二导电层(146,246)替换。具体地，每个第一牺牲材料层142可用背侧阻挡介电层的任选部分和第一导电层146替换，并且每个第二牺牲材料层242可用背侧阻挡介电层的任选部分和第二导电层246替换。背侧腔体存在于每个背侧沟槽79的未填充有连续金属材料层的部分内。
149.可以从背侧沟槽79内部移除残余的导电材料。具体地，可以例如通过各向异性或各向同性蚀刻来从每个背侧沟槽79的侧壁以及从第一接触层级介电层280上方回蚀连续金属材料层的沉积的金属材料。第一背侧凹陷部中的沉积的金属材料的每个剩余部分构成第一导电层146。第二背侧凹陷部中的沉积的金属材料的每个剩余部分构成第二导电层246。第一导电材料层146和第二导电层的侧壁可物理地暴露于相应背侧沟槽79。背侧沟槽可具有一对弯曲侧壁，该对弯曲侧壁具有沿着第一水平方向hd1的非周期性宽度变化和沿着竖直方向的非线性宽度变化。
150.每个导电层(146,246)可以是其中包括开口的导电片。穿过每个导电层(146,246)的开口的第一子集可填充有存储器开口填充结构58。穿过每个导电层(146,246)的开口的第二子集可填充有支撑柱结构20。由于第一阶梯式表面和第二阶梯式表面，每个导电层(146,246)可具有比任何下面的导电层(146,246)更小的面积。由于第一阶梯式表面和第二阶梯式表面，每个导电层(146,246)可具有比任何覆盖在上面的导电层(146,246)更大的面积。
151.在一些实施方案中，可以在第二导电层246的最顶部层级处设置漏极选择层级隔离结构72。定位在漏极选择层级隔离结构72的层级处的第二导电层246的子集构成漏极选择栅极电极。定位在漏极选择栅极电极下方的导电层(146,246)的子集可用作定位在同一层级处的控制栅和字线的组合。每个导电层(146,246)内的控制栅极电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅极电极。
152.存储器堆叠结构55中的每一个包括定位在导电层(146,246)的每个层级处的存储器元件的竖直堆叠。导电层(146,246)的子集可包括用于存储器元件的字线。下面的外围器件区700中的半导体器件可包括字线开关器件，这些字线开关器件被配置为控制到相应的
字线的偏置电压。存储器层级组件定位在衬底半导体层9上方。存储器层级组件包括至少一个交替堆叠(132,146,232,246)和竖直延伸穿过至少一个交替堆叠(132,146,232,246)的存储器堆叠结构55。
153.参见图19a至图19d，可以通过保形沉积工艺在背侧沟槽79中共形地沉积介电填充材料。介电材料可包括例如氧化硅。填充背侧沟槽79的介电填充材料的每个部分构成介电壁结构76。覆盖在第一接触层级介电层280上面的介电填充材料的水平延伸部分构成第二接触层级介电层282。第二接触层级介电层282可以具有在100nm至600nm的范围内的厚度，但是也可以使用更小和更大的厚度。
154.可以在第二接触层级介电层282上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以形成各种接触通孔开口。例如，可在存储器阵列区域100中形成用于形成漏极接触通孔结构的开口，并且可在楼梯区200中形成用于形成阶梯区域接触通孔结构的开口。执行各向异性蚀刻工艺以将光致抗蚀剂层中的图案转移穿过第二和第一接触层级介电层(282,280)以及下面的介电材料部分。漏极区63和导电层(146,246)可用作蚀刻停止结构。可在每个漏极区63上方形成漏极接触通孔腔体，并且可在第一和第二后向阶梯式介电材料部分(165,265)下面的阶梯式表面处在每个导电层(146,246)上方形成楼梯区接触通孔腔体。随后可例如通过灰化移除光致抗蚀剂层。
155.漏极接触通孔结构88形成在漏极接触通孔腔体中以及漏极区63中的相应一个的顶表面上。楼梯区接触通孔结构86形成在楼梯区接触通孔腔体中以及导电层(146,246)中的相应一个的顶表面上。阶梯区域接触通孔结构86可包括漏极选择层级接触通孔结构，这些漏极选择层级接触通孔结构接触用作漏极选择层级栅极电极的第二导电层246的子集。此外，阶梯区域接触通孔结构86可包括字线接触通孔结构，这些字线接触通孔结构接触在漏极选择层级栅极电极下面的导电层(146,246)并且用作存储器堆叠结构55的字线。
156.参见图21，可以穿过第二和第一接触层级介电层(282,280)、第二和第一后向阶梯式介电材料部分(265,165)以及漏极侧介电层768到外围器件区400中的较低层级金属互连结构780的第一子集的顶部表面形成外围区通孔腔体。可以穿过互连区介电填充材料部分584和漏极侧介电层768到较低层级金属互连结构780的第二子集的顶部表面形成贯通存储器区通孔腔体。至少一种导电材料可以沉积在外围区通孔腔体中和贯通存储器区通孔腔体中。可以从包括第二接触层级介电层282的顶表面的水平平面上方移除至少一种导电材料的多余部分。外围区通孔腔体中的该至少一种导电材料的每个剩余部分构成外围区接触通孔结构488。贯穿存储器区通孔腔体中的该至少一种导电材料的每个剩余部分构成贯穿存储器区通孔结构588。
157.可以在接触层级介电层(280,282)上方形成至少一个附加介电层，并且可以在至少一个附加介电层中形成附加金属互连结构(在本文称为较高层级金属互连结构)。例如，至少一个附加介电层可以包括在接触层级介电层(280,282)上方形成的线层级介电层290。较高层级金属互连结构可包括接触漏极接触通孔结构88中的相应一个的位线98，以及接触和/或电连接到阶梯区接触通孔结构86和/或外围区接触通孔结构488和/或直通存储器层级通孔结构588中的至少一者的互连线结构96。字线接触通孔结构(其作为阶梯区接触通孔结构86的子集提供)可以通过较低层级金属互连结构780的子集并且通过外围区接触通孔结构488的子集电连接到字线驱动器电路。
158.在一个实施方案中，三维存储器器件包括单体三维nand存储器器件，导电条带(146,246)包括或电连接到单体三维nand存储器器件的相应字线，衬底8包括硅衬底，单体三维nand存储器器件包括硅衬底上方的单体三维nand串阵列，单体三维nand串阵列的第一设备层级中的至少一个存储器单元定位在单体三维nand串阵列的第二设备层级中的另一个存储器单元上方。硅衬底可包含集成电路，该集成电路包括针对位于其上的存储器器件的驱动器电路，导电条带(146,246)包括多个控制栅极电极，该多个控制栅极电极具有基本上平行于衬底8的顶表面延伸的条带形状，该多个控制栅极电极至少包括定位在第一设备层级中的第一控制栅极电极和定位在第二设备层级中的第二控制栅极电极。单体三维nand串阵列包括多个半导体沟道60，其中多个半导体沟道60中的每一者的至少一个端部基本上垂直于衬底8的顶表面延伸，以及包括半导体沟道60的该多个半导体沟道中的一者。单体三维nand串阵列包括多个电荷存储元件(包括存储器膜50的部分)，每个电荷存储元件位于多个半导体沟道60中的相应一个半导体沟道附近。
159.半导体沟道60、源极区61、漏极区63和存储器膜50以及横向围绕存储器膜50的导电层(146,246)的部分的每个组合构成nand串102。仅当存在通过半导体沟道60、源极区61和漏极区63的组合的连续导电路径时，通过nand串102的电流才流动。
160.参见图22，示出了图21的示例性结构的nand串102周围的区域和用于控制各种导电层(146,246)的控制电路(156,256,356)的示意图。背侧阻挡介电层44在图22中清楚地示出。
161.第一导电层146包括源极选择栅极导电层(即，源极选择栅极电极)(146si，1≤i≤ns)，其是一组连续的第一导电材料层146，包括第一导电层146中最底部的一个。在一个实施方案中，源极选择栅极导电层(146si，1≤i≤ns)的总数ns可以在2至8的范围内。图22示出了源极选择栅极导电层的总数ns为4的实施方案。源极选择栅极导电层(146si，1≤i≤ns)用于通过启用或禁用电流流动通过源极区61或半导体沟道60的相应横向围绕部分来选择或不选择nand串102。仅当源极选择栅极导电层(146si，1≤i≤ns)中的每一个源极选择栅极导电层被供应有接通源极区61或半导体沟道60的相应横向围绕部分的相应偏置电压时，通过nand串的电流才流动。源极选择栅极导电层(146si，1≤i≤ns)包括位于交替堆叠{(132,146)，(232,246)}的底端处的导电层(146,246)的第一源极侧子集146a，以及直接覆盖在第一源极侧子集146a上面的导电层(146,246)的第二源极侧子集146b。
162.第二导电层246包括漏极选择栅极导电层(即，漏极选择栅极电极)(246dj，1≤j≤nd)，其是一组连续的第二导电材料层246，包括第二导电层246中最顶部的一个导电层。在一个实施方案中，漏极选择栅极导电层(246dj，1≤j≤nd)的总数nd可以在2至8的范围内。图22示出了漏极选择栅极导电层的总数ns为4的实施方案。漏极选择栅极导电层(246dj，1≤j≤nd)用于通过启用或禁用电流流动通过漏极区63或半导体沟道60的相应横向围绕部分来选择或不选择nand串102。仅当漏极选择栅极导电层(146dj，1≤j≤ns)中的每一个漏极选择栅极导电层被供应有接通漏极区63或半导体沟道60的相应横向围绕部分的相应偏置电压时，通过nand串102的电流才流动。漏极选择栅极导电层(246dj，1≤j≤nd)包括位于交替堆叠{(132,146)，(232,246)}的顶端处的导电层(146,246)的第一漏极侧子集246a，以及直接位于第一漏极侧子集246a下面的导电层(146,246)的第二漏极侧子集246b。
163.在源极选择栅极导电层(146si，1≤i≤ns)与漏极选择栅极导电层(246dj，1≤j≤
nd)之间的所有其他导电层(146,246)的集合可以构成字线。
164.导电层(146,246)的第一源极侧子集146a至少包括第一导电层146中最底部的一个导电层，并且可以包括一组连续的第一导电层146，其包括第一导电层146中最底部的一个导电层。导电层(146,246)的第一源极侧子集146a可以包括或可以不包括覆盖在第一导电层146中最底部的一个导电层上面的一个或多个第一导电层146。在第一源极侧子集146a内的第一导电层146中最顶部的一个导电层与第一导电层146中最底部的一个导电层之间的任何居间的第一导电层146(如果存在)被包括在第一源极侧子集146a中。在一个实施方案中，第一物理结612可以位于包括导电层(146,246)的第一源极侧子集146a内的最顶部导电层146的顶部表面的水平平面与包括第一导电层146的水平平面之间，该第一导电层直接覆盖在导电层(146,246)的第一源极侧子集146a的最顶部第一牺导电层146上面。导电层(146,246)的第二源极侧子集146b覆盖在导电层(146,246)的第一源极侧子集146a上面。导电层(146,246)的第二源极侧子集146b包括一组连续的第一导电层146，该组连续的第一导电层包括直接覆盖在第一源极侧子集146a的最顶部第一导电层146上面的第一导电层146。导电层(146,246)的第一源极侧子集146a和第二源极侧子集146b内的第一导电层146包括相应的较低和较高源极选择栅极电极。
165.导电层(146,246)的第一漏极侧子集246a至少包括第二导电层246中最顶部的一个导电层，并且可以包括一组连续的第二导电层246，其包括第二导电层246中最顶部的一个导电层。导电层(146,246)的第一漏极侧子集246a可以包括或可以不包括位于第二导电层246中最顶部的一个导电层下面的一个或多个第二导电层246。在第一漏极侧子集246a内的第二导电层246中最底部的一个导电层与第二导电层246中最顶部的一个导电层之间的任何居间的第二导电层246(如果存在)被包括在第一漏极侧子集264a中。在一个实施方案中，第二物理结614可以位于包括导电层(146,246)的第一漏极侧子集246a内的最底部第二导电层246的底表面的水平平面与包括第二导电层246的水平平面之间，该第二导电层直接位于导电层(146,246)的第一漏极侧子集246a的最底部导电层246下面。导电层(146,246)的第二漏极侧子集246b位于导电层(146,246)的第一漏极侧子集246a下面。导电层(146,246)的第二漏极侧子集246b包括一组连续的第二导电层246，该组连续的第二导电层包括直接位于第一漏极侧子集246a的最底部第二导电层246下面的第二导电层246。导电层(146,246)的第一漏极侧子集246a和第二漏极侧子集246b内的第二导电层246分别包括较高和较低漏极选择栅极电极。
166.源极选择栅极导电层(146si，1≤i≤ns)中的每个源极选择栅极导电层可以由设置在源极选择栅极控制电路156内的相应源极选择栅极控制晶体管(ssti，1≤i≤ns)电偏置。漏极选择栅极导电层(246dj，1≤j≤nd)中的每个漏极选择栅极导电层可以由设置在漏极选择栅极控制电路256内的相应漏极选择栅极控制晶体管(sdtj，1≤j≤ng)电偏置。每条字线可以由相应字线驱动器晶体管(wlntk，1≤k≤n)电偏置。例如，如果字线的总数是n，则字线驱动器晶体管的总数(wlntk，1≤k≤n)可以是n。数字n可以在2至1,024的范围内，诸如64至512。字线驱动器晶体管(wlntk，1≤k≤n)可以设置在字线驱动器电路356内。源极选择栅极控制电路156、漏极选择栅极控制电路256和字线驱动器电路356可以包括图1a所示的半导体器件710的相应子集。
167.共同参见图21和图22，提供了一种三维存储器器件。三维存储器器件包括位于源
极接触层114上方的绝缘层(132,232)和导电层(146,246)的交替堆叠、竖直延伸穿过该交替堆叠{(132,146)，(232,246)}并包含半导体材料堆叠(61,60,63)的nand串(102)，半导体材料堆叠包括从底部到顶部的源极区61、半导体沟道60和漏极区63，并且包括横向围绕半导体材料堆叠(61,60,63)的存储器膜50。源极区61接触源极接触层114。第一物理p-n结612位于源极区61与半导体沟道60之间。第二物理p-n结614位于半导体沟道60与漏极区63之间。
168.源极选择栅极控制电路156可以被配置为在擦除操作期间将第一源极选择栅极偏置电压施加到导电层(146,246)的第一源极侧子集146a，并且在擦除操作期间将第二源极选择栅极偏置电压施加到覆盖在导电层的第一源极侧子集146a上面的导电层(146,246)的第二源极侧子集146b。漏极选择栅极控制电路256可以被配置为在擦除操作期间将第一漏极选择栅极偏置电压施加到导电层(146,246)的第一漏极侧子集246a，并且在擦除操作期间将第二漏极选择栅极偏置电压施加到位于导电层(146,246)的第一漏极侧子集246a下面的导电层(146,246)的第二漏极侧子集246b。
169.因此，如果源极侧栅极感应泄漏电流(例如，栅极感应源极泄漏电流)用于擦除存储器单元中的电荷存储区，则源极选择栅极控制电路156被配置为在竖直nand串102的擦除操作期间将第一源极选择栅极偏置电压施加到导电层的第一源极侧子集146a(例如，较低源极选择栅极电极)，并且被配置为在擦除操作期间将第二源极选择栅极偏置电压施加到覆盖在导电层的第一源极侧子集上面的导电层的第二源极侧子集146b(例如，较高源极选择栅极电极)。第一源极选择栅极偏置电压具有在由导电层的第一源极侧子集146a横向围绕的源极区61的中间部分处产生累积区260的量值和极性。第二源极选择栅极偏置电压具有在由导电层的第二源极侧子集146b横向围绕的源极区的上端部分处产生反型区360并且在反型区与累积区之间产生耗尽区160的量值和极性。
170.如果漏极侧栅极感应泄漏电流(例如，栅极感应漏极泄漏电流)用于擦除存储器单元中的电荷存储区，则漏极选择栅极控制电路256被配置为在擦除操作期间将第一漏极选择栅极偏置电压施加到导电层的第一漏极侧子集246a(例如，较高漏极选择栅极电极)，并且被配置为在擦除操作期间将第二漏极选择栅极偏置电压施加到位于导电层的第一漏极侧子集246a下面的导电层的第二漏极侧子集246b(例如，较低漏极选择栅极电极)。第一漏极选择栅极偏置电压具有在由导电层的第一漏极侧子集246a横向围绕的漏极区63的中间部分处产生累积区960的量值和极性。第二漏极选择栅极偏置电压具有在由导电层的第二漏极侧子集246b横向围绕的漏极区63的下端部分处产生反型区860并且在反型区与累积区之间产生耗尽区660的量值和极性。
171.参见图23，如果使用源极侧栅极感应泄漏电流(例如，栅极感应源极泄漏电流)来擦除存储器单元中的电荷存储区，则第一源极选择栅极偏置电压可以具有至少在由导电层(146,246)的第一源极侧子集146a横向围绕的源极区61的中间部分处产生累积区260的量值和极性，并且第二源极选择栅极偏置电压具有在由导电层(146,246)的第二源极侧子集146b横向围绕的源极区61的上端部分处产生反型区360并且在反型区360与累积区260之间产生耗尽区160的量值和极性。
172.累积区是这样的区域，其中破坏该区域的电荷中性的额外电荷载流子具有与该区域的掺杂类型相同的导电类型。反型区是这样的区域，其中破坏该区域的电荷中性的额外
电荷载流子具有与该区域的掺杂类型相反的导电类型。耗尽区是这样的区域，其中自由电荷载流子被耗尽并且可能不存在。在例示性示例中，如果半导体沟道60具有p型掺杂(即，第一导电类型是p型)，并且如果源极区61和源极接触层114具有n型掺杂(即，第二导电类型是n型)，则源极区61中的多数电荷载流子是电子，并且半导体沟道60中的多数电荷载流子是空穴。源极区61内的累积区260具有作为自由载流子的额外电子，源极区61内的反型区360具有作为自由载流子的额外空穴，并且耗尽区160耗尽自由电荷载流子。
173.在一个实施方案中，第一物理p-n结612可以位于包括导电层(146,246)的第一源极侧子集146a的最顶部表面的水平平面上方。在图23所示的示例中，第一源极侧子集146a可以包括第一源极选择栅极导电层146s1，其是第一导电层146中最底部的一个导电层，并且可以任选地包括第二源极选择栅极导电层146s2，其直接覆盖在第一源极选择栅极导电层146s1上面。在这种情况下，第一物理p-n结612可以位于包括第二源极选择栅极导电层146s2的最顶部表面的水平平面hps1上方。
174.在一个实施方案中，第一物理p-n结612可以位于包括导电层(146,246)的第二源极侧子集146b内的最底部导电层的顶部表面的水平平面hps2上方。在图23所示的示例中，第二源极侧子集146b可以包括直接覆盖在第二源极选择栅极导电层146s2上面的第三源极选择栅极导电层146s3和任选的第四源极选择栅极导电层146s4。在这种情况下，第一物理p-n结612可以位于包括第三源极选择栅极导电层146s3的顶部表面的水平平面hps2下方。
175.在一个实施方案中，导电层(146,246)的第一源极侧子集146a包括第一多个源极选择层级导电层(例如，较低源极选择栅极电极)(146s1,146s2)，并且导电层(146,246)的第二源极侧子集146b包括第二多个源极选择层级导电层(例如，较高源极选择栅极电极)(146s3,146s4)。
176.在一个实施方案中，半导体沟道60具有p型掺杂，并且源极区61、漏极区63和源极接触层114具有相应的n型掺杂。在这种情况下，第一源极选择栅极偏置电压可以比第二源极选择栅极偏置电压更正。在一个实施方案中，三维存储器器件可以被配置为在擦除操作期间将擦除沟道偏置电压施加到沟道区60，例如，通过源极区61，第一源极选择栅极偏置电压不同于擦除沟道偏置电压，并且第二源极选择栅极偏置电压可以比擦除沟道偏置电压更负。在一个实施方案中，第一源极选择栅极偏置电压可以比擦除沟道偏置电压更正。在另一实施方案中，第一源极选择栅极偏置电压可以比擦除沟道偏置电压更负或等于擦除沟道偏置电压。例如，为了累积与较低源极选择栅极电极相邻的半导体沟道的下部，第一源极选择栅极偏置电压可以大于沟道电压(其等于擦除沟道偏置电压)加上在较低源极选择栅极电极的电平处的阈值电压。当阈值电压为负时，为了累积半导体沟道的下部，第一源极选择栅极偏置电压可以比擦除沟道偏置电压低(即，更负)。
177.在例示性示例中，擦除沟道偏置电压(vera)可为0v至30v，诸如20v，第二源极选择栅极偏置电压可为(vera-10v)，并且如果阈值电压小于零(例如，对于n型沟道)，则第一源极选择栅极偏置电压可等于vera，或者如果阈值电压大于零，则第一源极选择栅极偏置电压可等于vera x，其中x大于阈值电压。例如，如果阈值电压是小于2v的正数，则x＝2v。例如，对于负阈值电压，擦除沟道偏置电压(vera)可为20v，第二源极选择栅极偏置电压可为10v，并且第一源极选择栅极偏置电压可为20v。对于正阈值电压，擦除沟道偏置电压(vera)可为20v，第二源极选择栅极偏置电压可为10v，并且第一源极选择栅极偏置电压可为22v。
178.可以将正电压施加到较低源极选择栅极电极，并且可以将负电压施加到较高源极选择栅极电极，以提供从耗尽区160流入源极区61的电子，并提供从耗尽区流入沟道区60的空穴。空穴流动通过沟道区60进入存储器膜50(例如，进入电荷存储层54)以擦除存储在存储器膜中的电荷(例如，通过与存储在存储器膜中作为电荷存储的电子重新结合)。
179.在一个实施方案中，整个耗尽区160可以位于包括导电层(146,246)的第二源极侧子集146b的最底部表面的水平平面hps3与包括导电层(146,246)的第一源极侧子集146a的最顶部表面的水平平面hps1之间。在一个实施方案中，位于导电层(146,246)的第二源极侧子集146b与导电层(146,246)的第一源极侧子集146a之间的第一绝缘层132的厚度可以小于第一源极侧子集146a内的竖直相邻的第一导电层146对之间的每个第一绝缘层132的厚度，并且可以小于第二源极侧子集146b内的竖直相邻的第一导电层146对之间的每个第一绝缘层132的厚度。在这种情况下，导电层146的子集146a、146b之间的空间减小并且耗尽区160的竖直厚度可以减小，并且在擦除操作期间可以在耗尽区160中更有效地产生电荷载流子。
180.在一个实施方案中，半导体衬底诸如衬底8可以位于源极接触层114下面。场效应晶体管可以位于半导体衬底的顶部表面上。覆盖在场效应晶体管上面的介电材料层(诸如较低层极介电材料层760)可以位于半导体衬底与源极接触层114之间。
181.参见图24，如果使用漏极侧栅极感应泄漏电流(例如，栅极感应漏极泄漏电流)来擦除存储器单元中的电荷存储区，则第一漏极选择栅极偏置电压可以具有至少在由导电层(146,246)的第一漏极侧子集246a横向围绕的漏极区63的中间部分处产生累积区960的量值和极性。第二漏极选择栅极偏置电压可以具有在由导电层(146,246)的第二漏极侧子集246b横向围绕的漏极区63的下端部分处产生反型区860并且在反型区860与累积区960之间产生耗尽区660的量值和极性。
182.在一个实施方案中，第二物理p-n结614可以位于包括导电层(146,246)的第一漏极侧子集246a的最底部表面的水平平面hpd1下方。在图24所示的示例中，第一漏极侧子集246a可以包括第一漏极选择栅极导电层246d1，其是第二导电层246中最顶部的一个导电层，并且可以任选地包括第二漏极选择栅极导电层246d2，其直接位于第一漏极选择栅极导电层246d1下面。在这种情况下，第二物理p-n结614可以位于包括第二源极选择栅极导电层246d2的最底部表面的水平平面hpd1下方。
183.在一个实施方案中，第二物理p-n结614可以位于包括导电层的第二漏极侧子集内的最顶部导电层的底部表面的水平平面hpd2上方。在图24所示的示例中，第二漏极侧子集246b可以包括直接位于第二漏极选择栅极导电层146d2下面的第三漏极选择栅极导电层146d3和任选的第四漏极选择栅极导电层146d4。在这种情况下，第二物理p-n结614可以位于包括第三漏极选择栅极导电层146s3的底部表面的水平平面hpd2上方。
184.在一个实施方案中，导电层(146,246)的第一漏极侧子集246a包括第一多个漏极选择层级导电层(例如，较高漏极选择栅极电极)(246d1,246d2)，并且导电层(146,246)的第二漏极侧子集246b包括第二多个漏极选择层级导电层(例如，较低漏极选择栅极电极)(246d3,246d4)。
185.在一个实施方案中，半导体沟道60具有p型掺杂，并且源极区61、漏极区63和源极接触层114具有相应的n型掺杂。在这种情况下，第一漏极选择栅极偏置电压可以比第二漏
极选择栅极偏置电压更正。在一个实施方案中，三维存储器器件可以被配置为在擦除操作期间将擦除沟道偏置电压施加到沟道区60，例如，通过漏极区63和相应位线，第一漏极选择栅极偏置电压可以比擦除沟道偏置电压更正，并且第二漏极选择栅极偏置电压可以比擦除沟道偏置电压更负。在例示性示例中，擦除沟道偏置电压可为0v，第一漏极选择栅极偏置电压可为8v，并且第二漏极选择栅极偏置电压可为-10v。
186.在一个实施方案中，整个耗尽区660可以位于包括导电层(146,246)的第二漏极侧子集246b的最顶部表面的水平平面hpd3与包括导电层(146,246)的第一漏极侧子集246a的最底部表面的水平平面hpd1之间。在一个实施方案中，位于导电层(146,246)的第二漏极侧子集246b与导电层(146,246)的第一漏极侧子集246a之间的第二绝缘层232的厚度可以小于第一漏极侧子集246a内的竖直相邻的第二导电层246对之间的每个第二绝缘层232的厚度，并且可以小于第二漏极侧子集246b内的竖直相邻的第二导电层246对之间的每个第二绝缘层232的厚度。在这种情况下，导电层246的子集246a、246b之间的空间减小，耗尽区660的竖直厚度可以减小，并且在擦除操作期间可以在耗尽区660中更有效地产生电荷载流子。
187.参见所有附图并且根据本公开的各种实施方案，一种擦除nand串102的方法，该nand串包括沟道60、位于该沟道附近的存储器膜50以及位于沟道60的相对的相应第一端和第二端附近的第一有源区和第二有源区(61,63)。该方法包括将第一电压施加到位于第一有源区(61,63)附近的至少一个第一选择栅极电极(146s1,246d1)(例如，来自第一集146a、246a的至少一个电极)，以在第一有源区(61,63)的第一部分中产生累积区(260,960)。该方法还包括将不同于第一电压的第二电压施加到位于第一有源区(61,63)附近的至少一个第二选择栅极电极(145s3,246d3)(例如，来自第二集146b、246b的至少一个电极)，以在第一有源区的位于第一部分与沟道之间的第二部分中产生反型区(360,860)，并且在反型区与累积区之间产生位于第一有源区中的耗尽区(160,660)。
188.在一个实施方案中，nand串102包括竖直nand串，其中沟道60垂直于衬底8的顶部表面定位。物理p-n结(612,614)位于沟道60与第一有源区(61,63)之间。耗尽区(160,660)的位置由至少一个第一选择栅极电极和至少一个第二选择栅极电极相对于沟道的相对位置控制，而不是由物理p-n结的位置控制。
189.在一个实施方案中，沟道60包括具有p型掺杂的半导体沟道，第一有源区和第二有源区(61,63)包括具有n型掺杂的半导体有源区，第一电压是正电压，第二电压是负电压。电子从耗尽区(160,660)流入第一有源区(61,63)，并且空穴从耗尽区(160,660)通过半导体沟道60流入存储器膜50，以擦除存储在存储器膜50中的负电荷。
190.在一个实施方案中，第一有源区包括位于半导体沟道60下方的源极区61。至少一个第一选择栅极电极包括至少一个较低源极选择栅极电极146s1(例如，其是集146a的一部分)，至少一个第二选择栅极电极包括位于至少一个较低源极选择栅极电极上方的至少一个较高源极选择栅极电极146s3(例如，集146b的一部分)，并且耗尽区160位于至少一个较高源极选择栅极电极146s3下方和至少一个较低源极选择栅极电极146s1上方。
191.在另一个实施方案中，第一有源区包括位于半导体沟道60上方的漏极区63，至少一个第一选择栅极电极包括至少一个较高漏极选择栅极电极246d1，至少一个第二选择栅极电极包括位于至少一个较高漏极选择栅极电极246d1下方的至少一个较低漏极选择栅极电极246d3，并且耗尽区660位于至少一个较低漏极选择栅极电极246d3上方和至少一个较
高漏极选择栅极电极246d1下方。
192.在另一个实施方案中，提供了一种操作半导体器件的方法。提供了一种三维存储器器件，该三维存储器器件包括绝缘层(132,232)和导电层(146,246)的交替堆叠，该交替堆叠位于源极接触层114上方；nand串102竖直延伸穿过交替堆叠{(132,146)，(232,246)}和源极选择栅极控制电路156。nand串102包括半导体材料堆叠(61,60,63)，其包括从底部到顶部的源极区61、半导体沟道60和漏极区63，并且包括横向围绕半导体材料堆叠(61,60,63)的存储器膜50。源极区61接触源极接触层114。第一物理p-n结612位于源极区61与半导体沟道60之间，并且第二物理p-n结614位于半导体沟道60与漏极区63之间。
193.如果在擦除操作期间使用源极侧栅极感应泄漏电流，则该方法包括通过将擦除沟道偏置电压施加到半导体沟道60(例如，通过源极区61)、通过将第一源极选择栅极偏置电压施加到导电层(146,246)的第一源极侧子集146a以及通过将第二源极选择栅极偏置电压施加到覆盖在导电层的第一源极侧子集146a上面的导电层(146,246)的第二源极侧子集146b来执行擦除操作。第一源极选择栅极偏置电压和第二源极选择栅极偏置电压至少在由导电层(146,246)的第一源极侧子集146a横向围绕的源极区61的中间部分处形成累积区260，在由导电层(146,246)的第二源极侧子集146b横向围绕的源极区61的上端部分处形成反型区360，并且在反型区360与累积区260之间形成耗尽区160。
194.在一个实施方案中，第一物理p-n结612位于包括导电层(146,246)的第一源极侧子集146a的最顶部表面的水平平面hps1上方；并且第一物理p-n结612位于包括导电层(146,246)的第二源极侧子集146b内的最底部导电层的顶部表面的水平平面hps2上方。
195.在一个实施方案中，半导体沟道60具有p型掺杂；源极区61、漏极区63和源极接触层114具有相应的n型掺杂；第一源极选择栅极偏置电压比第二源极选择栅极偏置电压更正；第一源极选择栅极偏置电压比擦除沟道偏置电压更正；并且第二源极选择栅极偏置电压比擦除沟道偏置电压更负。
196.在一个实施方案中，如果在擦除操作期间使用漏极侧栅极感应泄漏电流，则该方法包括在擦除操作期间将第一漏极选择栅极偏置电压施加到导电层(146,246)的第一漏极侧子集246a，以及将第二漏极选择栅极偏置电压施加到位于导电层(146,246)的第一漏极侧子集246a下面的导电层(146,246)的第二漏极侧子集246b。第一漏极选择栅极偏置电压和第二漏极选择栅极偏置电压至少在由导电层(146,246)的第一漏极侧子集246a横向围绕的漏极区63的中间部分处形成累积区960，在由导电层(146,246)的第二漏极侧子集246b横向围绕的漏极区63的下端部分处形成反型区860，并且在反型区860与累积区960之间形成耗尽区660。
197.本公开的各种实施方案可用于提供nand串，其中可在每个耗尽区(360,660)中产生高栅极感应泄漏电流。在擦除操作期间，耗尽区(360，660)的位置与来自源极接触层114或来自漏极区63的第二导电类型的掺杂剂的竖直扩散分布的变化无关。因此，无论第一物理p-n结612的高度和第二物理p-n结614的高度如何变化，并且无论源极区61和漏极区63中的第二导电类型的掺杂剂的原子浓度的竖直分布如何，在擦除操作期间耗尽区(360,660)中电子-空穴对的产生速率可以是均匀的。无论源极区61和漏极区63中的第二导电类型的掺杂剂的原子浓度的竖直分布如何变化，在擦除操作期间测量多数电荷载流子从耗尽区(360,660)注入到半导体沟道60中的速率的位线电流可以是均匀的。因此，可以执行对确定
源极区61和漏极区63中的竖直掺杂剂浓度分布的工艺变化不敏感的可靠擦除操作。
198.尽管前面提及特定实施方案，但是应该理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由
……
组成”或词语“由
……
组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出使用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。