基于栅极材料的电容器和电阻器结构及其形成方法与流程

基于栅极材料的电容器和电阻器结构及其形成方法
1.相关申请
2.本技术要求2020年8月28日提交的美国非临时申请号17/006,228以及2020年8月28日提交的美国非临时申请号17/006,265的优先权权益，这些申请的全部内容以引用方式并入本文。
技术领域
3.本公开整体涉及半导体器件领域，并且具体地讲，涉及基于栅极材料的电容器和电阻器结构及其制造方法。


背景技术：

4.无源器件(诸如电容器和电阻器结构)可与晶体管结合使用以提供各种电路。电容器和电阻器结构的制造需要许多处理步骤，这些处理步骤可促进半导体管芯的制造的过程复杂性和总成本。


技术实现要素：

5.根据本公开的一个方面，提供了一种半导体结构，其包括位于包括衬底半导体层的半导体衬底上的电容器结构。该电容器结构包括：第一电极，该第一电极包括该衬底半导体层的第一衬底半导体部分；第一节点电介质，该第一节点电介质位于该衬底半导体层的该第一衬底半导体部分的顶表面上；第二电极，该第二电极包括第一半导体板并且位于该第一节点电介质的顶表面上；第二节点电介质，该第二节点电介质位于该第一半导体板的顶表面上；第三电极，该第三电极包括第二半导体板和主金属板的堆叠；壕沟沟槽，该壕沟沟槽横向围绕该第三电极；外围堆叠，该外围堆叠横向围绕该第三电极，其中该外围堆叠包括外围半导体板和外围金属板，并且其中该外围半导体板接触该第二节点电介质的顶表面的外围部分，包括与该第二半导体板相同的材料，并且与该第二半导体板横向间隔开；和至少一个接触级介电层，该至少一个接触级介电层在该第三电极和该外围堆叠上方横向延伸。
6.根据本公开的另一方面，提供了一种形成半导体结构的方法，该半导体结构包括处于包括衬底半导体层的半导体衬底上的电容器结构。该方法包括：在该衬底半导体层的该第一衬底半导体部分的顶表面上形成包括第一节点电介质和第一半导体板的第一堆叠；在该第一堆叠上方形成包括第二节点电介质和半导体片材的第二堆叠；在该第二堆叠上方以及在该第一半导体板的顶表面的外围部分上方形成金属片材；将该金属片材和该半导体片材分成由壕沟沟槽和围绕该壕沟沟槽的外围堆叠围绕的内部层堆叠，其中该层堆叠的侧壁和该外围堆叠的侧壁物理地暴露在该壕沟沟槽中；直接在该内部层堆叠的该侧壁和该外围堆叠的该侧壁上形成至少一个接触级介电层；以及在该层堆叠上并且在该外围堆叠上形成通过该至少一个接触级介电层的接触通孔结构，其中：该内部层堆叠包括主半导体板和主金属板；该外围堆叠包括外围半导体板和外围金属板；该主半导体板和该外围半导体板
是该半导体片材的图案化部分；并且该主金属板和该外围金属板是该金属片材的图案化部分。
7.根据本公开的又一个方面，提供了一种半导体结构，其包括位于包括衬底半导体层的半导体衬底上的电阻器结构。该电阻器结构包括：第一电阻器隔离电介质，该第一电阻器隔离电介质位于该衬底半导体层的第一衬底半导体部分的顶表面上；半导体材料条带，该半导体材料条带位于该第一电阻器隔离电介质的顶表面上；第一电阻器接触组件，该第一电阻器接触组件包括其中包括开口的第一半导体板和延伸穿过该第一半导体板中的开口并且接触该半导体材料条带的顶表面的第一区域的第一金属板；第二电阻器接触组件，该第二电阻器接触组件包括其中包括开口的第二半导体板和延伸穿过该第二半导体板中的开口并且接触该半导体材料条带的该顶表面的第二区域的第二金属板；和外围堆叠，该外围堆叠包括外围半导体板和外围金属板并且与该半导体材料条带电隔离，其中该外围半导体板包括与该第一半导体板和该第二半导体板相同的材料，并且该外围金属板包括与该第一金属板和该第二金属板相同的材料。
8.根据本公开的又另一方面，提供了一种形成半导体结构的方法，该半导体结构包括处于包括衬底半导体层的半导体衬底上的电阻器结构。该方法包括：在该衬底半导体层的该第一衬底半导体部分的顶表面上形成包括第一电阻器隔离电介质和半导体材料条带的第一堆叠；在该第一堆叠上方形成包括第二电阻器隔离电介质和半导体片材的第二堆叠，其中该第二堆叠包括穿过其中的开口，并且该半导体材料条带的顶表面的一部分物理地暴露在该第二叠堆中的该开口中的每一者的底部处；在该第二堆叠上方以及在该半导体材料条带的该顶表面的物理暴露部分上形成金属片材；以及将该金属片材和该半导体板分成包括第一电阻器接触组件和第二电阻器接触组件的图案化部分。在一个实施方案中，该第一电阻器接触组件包括其中包括开口的第一半导体板和延伸穿过该第一半导体板中的开口并且接触该半导体材料条带的顶表面的第一区域的第一金属板；并且该第二电阻器接触组件包括其中包括开口的第二半导体板和延伸穿过该第二半导体板中的开口并且接触该半导体材料条带的该顶表面的第二区域的第二金属板。
附图说明
9.图1a是根据本公开的第一实施方案的在形成第一隔离介电层和第一半导体材料层之后的第一示例性结构的示意性竖直剖面图。
10.图1b是沿着图1a的竖直平面b-b
′
截取的第一示例性结构的俯视图。
11.图2a是根据本公开的第一实施方案的在形成浅隔离沟槽之后的第一示例性结构的示意性竖直剖面图。
12.图2b是沿着图2a的竖直平面b-b
′
截取的第一示例性结构的俯视图。
13.图3a是根据本公开的第一实施方案的在形成浅隔离结构之后的第一示例性结构的示意性竖直剖面图。
14.图3b是沿着图3a的竖直平面b-b
′
截取的第一示例性结构的俯视图。
15.图4a是根据本公开的第一实施方案的在形成第二隔离介电层和第二半导体材料层之后的第一示例性结构的示意性竖直剖面图。
16.图4b是沿着图4a的竖直平面b-b
′
截取的第一示例性结构的俯视图。
17.图5a是根据本公开的第一实施方案的在形成第二节点电介质和半导体片材之后的第一示例性结构的示意性竖直剖面图。
18.图5b是沿着图5a的竖直平面b-b
′
截取的第一示例性结构的俯视图。
19.图6a是根据本公开的第一实施方案的在形成金属材料层和介电帽盖层之后的第一示例性结构的示意性竖直剖面图。
20.图6b是沿着图6a的竖直平面b-b
′
截取的第一示例性结构的俯视图。
21.图7a是根据本公开的第一实施方案的在图案化介电帽盖层、金属材料层、第一半导体板和栅极半导体材料部分之后以及在形成源极延伸区和漏极延伸区之后的第一示例性结构的示意性竖直剖面图。
22.图7b是沿着图7a的竖直平面b-b
′
截取的第一示例性结构的俯视图。
23.图8a是根据本公开的第一实施方案的在形成介电电容器间隔物、介质栅极间隔物，以及源极区和漏极区之后的第一示例性结构的示意性竖直剖面图。
24.图8b是沿着图8a的竖直平面b-b
′
截取的第一示例性结构的俯视图。
25.图9a是根据本公开的第一实施方案的在形成壕沟沟槽之后的第一示例性结构的示意性竖直剖视图，该壕沟沟槽将半导体片材和金属板的堆叠图案化成主半导体板、主金属板、外围半导体板和外围金属板。
26.图9b是沿着图9a的竖直平面b-b
′
截取的第一示例性结构的俯视图。
27.图10a是根据本公开的第一实施方案的在形成至少一个接触级介电层之后的第一示例性结构的示意性竖直剖面图。
28.图10b是沿着图10a的竖直平面b-b
′
截取的第一示例性结构的俯视图。
29.图11a是根据本公开的第一实施方案的在形成接触通孔结构之后的第一示例性结构的示意性竖直剖面图。
30.图11b是沿着图11a的竖直平面b-b
′
截取的第一示例性结构的俯视图。
31.图12a是根据本公开的第一实施方案的在形成第二节点电介质和半导体片材之后的第一示例性结构的另选构型的示意性竖直剖面图。
32.图12b是沿着图12a的竖直平面b-b
′
截取的第一示例性结构的俯视图。
33.图13a是根据本公开的第一实施方案的在形成壕沟沟槽之后的第一示例性结构的另选构型的示意性竖直剖视图，该壕沟沟槽将半导体片材和金属板的堆叠图案化成主半导体板、主金属板、外围半导体板和外围金属板。
34.图13b是沿着图13a的竖直平面b-b
′
截取的第一示例性结构的另选构型的俯视图。
35.图14a是根据本公开的第一实施方案的在形成接触通孔结构之后的第一示例性结构的另选构型的示意性竖直剖面图。
36.图14b是沿着图14a的竖直平面b-b
′
截取的第一示例性结构的俯视图。
37.图15a是根据本公开的第一实施方案的在形成第一隔离介电层和第一半导体材料层之后的第二示例性结构的示意性竖直剖面图。
38.图15b是沿着图15a的竖直平面b-b
′
截取的第一示例性结构的俯视图。
39.图16a是根据本公开的第二实施方案的在形成浅隔离沟槽之后的第二示例性结构的示意性竖直剖面图。
40.图16b是沿着图16a的竖直平面b-b
′
截取的第二示例性结构的俯视图。
41.图17a是根据本公开的第二实施方案的在形成浅隔离结构之后的第二示例性结构的示意性竖直剖面图。
42.图17b是沿着图17a的竖直平面b-b
′
截取的第二示例性结构的俯视图。
43.图18a是根据本公开的第二实施方案的在形成第二隔离介电层和第二半导体材料层之后的第二示例性结构的示意性竖直剖面图。
44.图18b是沿着图18a的竖直平面b-b
′
截取的第二示例性结构的俯视图。
45.图19a是根据本公开的第二实施方案的在形成第二电阻器隔离电介质和半导体片材之后的第二示例性结构的示意性竖直剖面图。
46.图19b是沿着图19a的竖直平面b-b
′
截取的第二示例性结构的俯视图。
47.图20a是根据本公开的第二实施方案的在形成金属材料层和介电帽盖层之后的第二示例性结构的示意性竖直剖面图。
48.图20b是沿着图20a的竖直平面b-b
′
截取的第二示例性结构的俯视图。
49.图21a是根据本公开的第二实施方案的在图案化介电帽盖层、金属材料层和栅极半导体材料部分之后以及在形成源极延伸区和漏极延伸区之后的第二示例性结构的示意性竖直剖面图。
50.图21b是沿着图21a的竖直平面b-b
′
截取的第二示例性结构的俯视图。
51.图22a是根据本公开的第二实施方案的在形成介电电阻器间隔物、介质栅极间隔物，以及源极区和漏极区之后的第二示例性结构的示意性竖直剖面图。
52.图22b是沿着图22a的竖直平面b-b
′
截取的第二示例性结构的俯视图。
53.图23a是根据本公开的第二实施方案的在形成壕沟沟槽之后的第二示例性结构的示意性竖直剖面图，该壕沟沟槽将半导体片材、金属片材和介电帽盖片材的层堆叠图案化成电阻器接触组件和外围堆叠。
54.图23b是沿着图23a的竖直平面b-b
′
截取的第二示例性结构的俯视图。
55.图24a是根据本公开的第二实施方案的在形成至少一个接触级介电层之后的第二示例性结构的示意性竖直剖面图。
56.图24b是沿着图24a的竖直平面b-b
′
截取的第二示例性结构的俯视图。
57.图25a是根据本公开的第二实施方案的在形成接触通孔结构之后的第二示例性结构的示意性竖直剖面图。
58.图25b是沿着图25a的竖直平面b-b
′
截取的第二示例性结构的俯视图。
具体实施方式
59.如上所讨论，本公开涉及基于栅极材料的电容器结构和电阻器结构及其制造方法，在下面描述了其各个方面。本公开的实施方案可用于形成电容器结构和电阻器结构，该电容器结构和电阻器结构并入导电层，该导电层用于形成相邻场效应晶体管的栅极结构。场效应晶体管、电容器和电阻器可用于任何合适的半导体器件，诸如三维nand存储器器件的驱动器电路。
60.附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用
不同序号。术语“至少一个”元件是指包括单个元件的可能性和多个元件的可能性的所有可能性。
61.相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成和相同的功能。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如果两个或更多个元件彼此或相互不直接接触，则这两个元件彼此“分离”。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，如果在第一元件和第二元件之间存在由至少一种导电材料构成的导电路径，则第一元件“电连接到”第二元件。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。
62.如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的结构的厚度小于结构的厚度的区域。例如，层可以定位在结构的顶表面和底表面之间或在连续结构的顶表面和底表面处的任何一对水平平面之间。层可水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。
63.参考图1a至图1b，根据本公开的第一实施方案的第一示例性结构包括衬底，该衬底包含衬底半导体层10。衬底8可以是半导体衬底，该半导体衬底至少在其上部部分处包括半导体材料。衬底8可以是主体半导体衬底或绝缘体上半导体(soi)衬底，其包括顶部半导体(例如，硅)层(其对应于衬底半导体层10)、埋入式绝缘层(未示出)和处理衬底。在一个实施方案中，衬底8可以是可商购获得的半导体晶片(诸如硅晶片)。
64.所提供的衬底半导体层10可包括半导体材料。如本文所用，“半导体材料”是指具有在1.0
×
10-6
s/cm至1.0
×
105s/cm的范围内的电导率的材料。如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有在1.0
×
10-6
s/cm至1.0
×
105s/cm的范围内的电导率的材料，并且能够在适当掺杂电掺杂剂时产生具有在1.0s/cm至1.0
×
105s/cm的范围内的电导率的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0
×
105s/cm的电导率的材料。如本文所用，“绝缘体材料”或“介电材料”是指具有小于1.0
×
10-6
s/cm的电导率的材料。如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以在被形成为晶体材料时或在通过退火工艺来转换成晶体材料(例如，从初始非晶态开始)的情况下变成导电材料(即，具有大于1.0
×
105s/cm的电导率)的半导体材料。“掺杂半导体材料”可以是重掺杂半导体材料，或可以是包括呈提供在1.0
×
10-6
s/cm至1.0
×
105s/cm的范围内的电导率的浓度的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指不掺杂有电掺杂物的半导体材料。因此，半导体材料可以是半导体的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。
65.通常，衬底半导体层10可包括本领域已知的任何半导体材料。例如，单晶硅、硅锗合金、多晶硅、iii-v半导体材料、iii-vi半导体材料、或任何其他半导体材料可用于衬底半导体层10。在一个实施方案中，衬底半导体层10可包括单晶硅，并且可包括单晶硅晶片的上部部分中的掺杂阱或在单晶硅晶片的顶表面上生长的外延单晶硅层。在一个实施方案中，所提供的衬底半导体层10可包括原子浓度在1.0
×
10
14
/cm3至1.0
×
10
18
/cm3的范围内的第一导电类型(其可为p型或n型)的掺杂剂，但是也可采用更小和更大的掺杂剂浓度。衬底半导体层10包括位于第一器件区域(其中随后形成电容器结构)中的第一衬底半导体部分10c和位于第二器件区域(其中随后形成场效应晶体管)中的第二衬底半导体部分10t。
66.在一个实施方案中，第一衬底半导体部分10c可通过将掺杂剂注入到第一衬底半导体部分10c中来进行合适掺杂。例如，可通过执行图案化离子注入过程将第一导电类型的电掺杂剂或与第一导电类型相反的第二导电类型的电掺杂剂注入到第一衬底半导体部分10c中。在一个实施方案中，第一衬底半导体部分10c的表面区可包括原子浓度在5.0
×
10
19
/cm3至2.0
×
10
21
/cm3的范围内的电掺杂剂以使第一衬底半导体部分10c的经注入表面区导电。第一衬底半导体部分10c的导电区包括要随后形成的电容器结构的第一电极。第一衬底半导体部分10c的导电区可限于厚度在10nm至200nm的范围内的表面区，或者可占据第一衬底半导体部分10c的整个体积。
67.第一隔离介电层30l可形成在衬底半导体层10的整个顶表面上方。第一隔离介电层30l可形成在衬底半导体层10的第一衬底半导体部分10c和第二衬底半导体部分10t中的每一者上方。第一隔离介电层30l包括可用作栅极电介质的至少一种介电材料，并且因此也称为栅极介电层。第一隔离介电层30l可包括氧化硅、氮化硅和/或介电金属氧化物(诸如氧化铝、氧化铪、氧化镧、五氧化二钽等)。第一隔离介电层30l可通过衬底半导体层10的半导体材料的热氧化来形成，和/或可通过采用化学气相沉积或原子层沉积来沉积高质量介电材料(诸如介电金属氧化物、氮化硅和/或氧化硅)而形成。第一隔离介电层30l的厚度可在1nm至20nm的范围内，诸如2nm至12nm和/或4nm至8nm，但是也可采用更小和更大的厚度。
68.第一半导体材料层40l可沉积在第一隔离介电层30l上方并且直接沉积在该第一隔离介电层上。第一半导体材料层40l可包括具有第一导电类型或第二导电类型的掺杂的掺杂半导体材料。在一个实施方案中，第一半导体材料层40l可包括非晶硅、多晶硅或硅锗合金。在一个实施方案中，第一半导体材料层40l可以是导电的。第一半导体材料层40l可采用化学气相沉积来沉积。第一半导体材料层40l可在第一半导体材料层40l的沉积期间原位掺杂有电掺杂剂，或者可在本征半导体材料的沉积之后通过执行低能量离子注入过程来非原位掺杂。第一半导体材料层40l的厚度可在20nm至200nm的范围内，诸如40nm至60nm，但是也可采用更小和更大的厚度。
69.参考图2a和图2b，可例如通过施加和图案化光致抗蚀剂层来图案化第一半导体材料层40l和第一隔离介电层30l，以在第一衬底半导体部分10c的区域上方形成离散图案化光致抗蚀剂材料部分并且在第二衬底半导体部分10t的每个区域上方形成附加的图案化光致抗蚀剂材料部分。可执行各向异性蚀刻过程以蚀刻第一半导体材料层40l、第一隔离介电层30l和衬底半导体层10的上部部分的未掩蔽部分。形成横向围绕第一半导体材料层40l、第一隔离介电层30l和衬底半导体层10的上部部分的图案化部分的浅隔离沟槽11。浅隔离沟槽11可彼此互连为单个连续体积，如图2a所示。随后可以例如通过灰化移除光致抗蚀剂
层。第一衬底半导体部分10c和第二衬底半导体部分10t的底部边界可位于包括浅隔离沟槽11的底表面的水平平面内。
70.衬底半导体层10的图案化部分包括第一衬底半导体部分10c和第二衬底半导体部分10t。换句话说，可选择图案化光致抗蚀剂层中的图案，使得衬底半导体层10的剩余部分包括第一衬底半导体部分10c和第二衬底半导体部分10t。在一个实施方案中，第一衬底半导体部分10c和第二衬底半导体部分10t可任选地包括沿水平方向横向延伸的竖直锥形和水平直线侧壁。例如，第一衬底半导体部分10c和第二衬底半导体部分10t可包括沿第一水平方向hd1横向延伸的相应的一对侧壁以及沿垂直于第一水平方向hd1的第二水平方向hd2横向延伸的相应的一对侧壁。通常，第一衬底半导体部分10c可具有任何水平截面形状，诸如多边形的形状、圆形多边形、圆形、椭圆形或任何二维闭合曲线形状。第二衬底半导体部分10t可具有矩形水平截面形状，其有助于在其上形成场效应晶体管。
71.第一隔离介电层30l的图案化部分包括形成在第一衬底半导体部分10c的顶表面上的第一节点电介质(即，第一电容器电介质)30，以及形成在第二衬底半导体部分10t中的相应一者上的栅极电介质38。第一半导体材料层40l的图案化部分包括第一半导体板40和栅极半导体材料部分49。第一半导体板40可形成在第一节点电介质30的顶表面上。栅极半导体材料部分49可形成在栅极电介质38中的相应一者的顶表面上。第一半导体板40可用作本公开的一个实施方案的电容器结构的第二电极。因此，可形成第一节点电介质30和第一半导体板40的第一堆叠。第一半导体板40的底表面的周边可与第一节点电介质30的顶表面的周边重合。第一半导体板40和第一节点电介质30的侧壁可竖直重合。如本文所用，如果第二表面在第一表面上面或下面并且如果存在包括第一表面和第二表面的竖直平面，则第一表面和第二表面“竖直重合”。竖直平面可在水平剖面图中具有或不具有曲率。
72.参考图3a和图3b，至少一种介电材料可沉积在浅隔离沟槽11中。至少一种介电材料可包括任选的扩散阻挡衬垫材料(诸如氮化硅衬垫材料)和可平面化的介电填充材料(诸如未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃)。至少一种介电材料可填充浅隔离沟槽11的整个体积。通过平面化过程，可将至少一种介电材料的多余部分从包括第一半导体板40和栅极半导体材料部分49的顶表面的水平平面上方移除。例如，可采用化学机械平面化过程以从包括第一半导体板40和栅极半导体材料部分49的顶表面的水平平面上方移除至少一种介电材料的多余部分。填充浅隔离沟槽11的体积的至少一种介电材料的剩余部分构成浅沟槽隔离(sti)结构20。浅沟槽隔离结构20横向围绕第一衬底半导体部分10c和第二衬底半导体部分10t、第一节点电介质30和栅极电介质38中的每一者，以及第一半导体板40和栅极半导体材料部分49中的每一者。在一个实施方案中，第一衬底半导体部分10c、第二衬底半导体部分10t、第一节点电介质30、栅极电介质38、第一半导体板40和栅极半导体材料部分49的每个侧壁可接触浅沟槽隔离结构20。在一个实施方案中，第一半导体板40和栅极半导体材料部分49的顶表面可位于与浅沟槽隔离结构20的顶表面相同的水平平面内。
73.参考图4a和图4b，第二隔离介电层50l和第二半导体材料层60l可沉积在第一半导体板40和栅极半导体材料部分49上方作为连续材料层。第二隔离介电层50l可包括可用作电容器的节点电介质(即，作为电容器电介质)的任何介电材料。在一个实施方案中，第二隔离介电层50l包括氧化硅、氮化硅和/或介电金属氧化物。在一个实施方案中，第二隔离介电层50l可包括介电常数大于7.9的介电金属氧化物。通常，第二隔离介电层50l的介电常数越
高，包括第一半导体板40的第二电极以及随后通过图案化第二半导体材料层60l来形成的第三电极的电容就越大。第二隔离介电层50l的厚度可在1nm至20nm的范围内，诸如2nm至12nm和/或4nm至10nm，但是也可采用更小和更大的厚度。第二隔离介电层50l可以或可不包括与第一节点电介质40相同的材料。第二隔离介电层50l可以或可不具有与第一节点电介质40相同的厚度。
74.第二半导体材料层60l可沉积在第一隔离介电层50l上方并且直接沉积在该第二隔离介电层上。第二半导体材料层60l可包括具有第一导电类型或第二导电类型的掺杂的掺杂半导体材料。在一个实施方案中，第二半导体材料层60l可包括非晶硅、多晶硅或硅锗合金。在一个实施方案中，第二半导体材料层60l可以是导电的。第二半导体材料层60l可采用化学气相沉积来沉积。第二半导体材料层60l可在第二半导体材料层60l的沉积期间原位掺杂有电掺杂剂，或者可在本征半导体材料的沉积之后通过执行低能量离子注入过程来非原位掺杂。第二半导体材料层60l的厚度可在5nm至50nm的范围内，诸如10nm至20nm，但是也可采用更小和更大的厚度。
75.参考图5a和图5b，光致抗蚀剂层67可施加在第二半导体材料层60l上方，并且可被光刻图案化以覆盖俯视图中(即，平面图中)的第一衬底半导体部分10c的区域的中心部分。光致抗蚀剂层67的图案化部分的周边可从第一衬底半导体部分10c的顶表面的周边向内横向偏移。可执行至少一个蚀刻过程以移除第二半导体材料层60l和第二隔离介电层50l的未掩蔽部分。在一个实施方案中，至少一个蚀刻过程可包括对于第二隔离介电层50l的材料选择性地蚀刻第二半导体材料层60l的未掩蔽部分的第一蚀刻过程，以及对于第一半导体板40的材料选择性地蚀刻第二隔离介电层50l的未掩模部分的第二蚀刻过程。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。
76.第一蚀刻过程和/或第二蚀刻过程可包括至少一个各向异性蚀刻过程(诸如反应离子蚀刻过程)或各向同性蚀刻过程(诸如湿法蚀刻过程)。例如，可执行采用热三甲基-2羟乙基氢氧化铵(“热tmy”)或四甲基氢氧化铵(tmah)的湿法蚀刻过程以在第一蚀刻过程期间移除第二半导体材料层60l的未掩蔽部分，并且采用蚀刻第二隔离介电层50l的介电材料的蚀刻剂的湿法蚀刻过程可用于移除第二隔离介电层50l的未掩蔽部分。第二半导体材料层60l的剩余图案化部分包括半导体片材60s，并且第二隔离介电层50l的剩余图案化部分包括第二节点电介质50。第二节点电介质50和半导体片材60s的第二堆叠可形成在第一节点电介质30和第一半导体板40的第一堆叠上方。半导体片材60s的底表面的周边可与第二节点电介质50的顶表面的周边重合。第二节点电介质50和半导体片材60s的侧壁可竖直重合。
77.参考图6a和图6b，金属材料层70l和介电帽盖层80l可沉积在第二节点电介质50和半导体片材60s的第二堆叠、栅极半导体材料部分49和浅沟槽隔离结构20上方。金属材料层70l包括金属材料，诸如过渡金属、至少两种过渡金属的金属间合金、至少一种过渡金属的导电氮化物、至少一种过渡金属的硅化物、或它们的组合、堆叠或合金。金属材料可包括与栅极半导体材料部分49的半导体材料形成金属硅化物的金属元素，或者可不包括与栅极半导体材料部分49的半导体材料形成金属硅化物的任何金属元素。例如，金属材料层70l内的至少一个金属元素可包括al、ti、co、w、ta、ni、mo或它们的导电氮化物或硅化物。金属材料
层70l可通过化学气相沉积或物理气相沉积来沉积。金属材料层70l的厚度可在10nm至100nm的范围内，但是也可采用更小和更大的厚度。
78.介电帽盖层80l包括抗金属离子和杂质离子的扩散的介电封盖材料。例如，介电帽盖层80l可以包括氮化硅。介电帽盖层80l可以通过例如化学气相沉积来沉积。介电帽盖层80l的厚度可在10nm至60nm的范围内，但是也可采用更小和更大的厚度。
79.参考图7a和图7b，光致抗蚀剂层(未示出)可施加在介电帽盖层80l上方，并且可被光刻图案化以覆盖在第一衬底半导体部分10c的一部分上面的区域以及随后形成在第二衬底半导体部分10t上方的晶体管的栅极区域。在一个实施方案中，在第一衬底半导体部分上面的光致抗蚀剂层的图案化部分的区域可包括第二节点电介质50和半导体片材60s的第二堆叠的整个区域。在一个实施方案中，在第一衬底半导体部分10c上面的光致抗蚀剂层的图案化部分的周边可通过有限横向间距从第二节点电介质50和半导体片材60s的第二堆叠的侧壁向外横向偏移，该有限横向间距可在10nm至200nm的范围内，但也可采用更小和更大的间距。在一个实施方案中，在第一衬底半导体部分10c上面的光致抗蚀剂层的图案化部分的周边可从横向围绕和接触第一衬底半导体部分10c的浅沟槽隔离结构20的部分的闭合周边向内横向偏移。横向偏移距离可在10nm至200nm的范围内，但是也可采用更小和更大的间距。在第二衬底半导体部分10t中的相应一者上面的光致抗蚀剂层的每个图案化部分可横向横穿第二衬底半导体部分10t中的相应一者的中心部分。光致抗蚀剂层的每个图案化部分的宽度可对应于随后形成的相应场效应晶体管的栅极长度。
80.可执行各向异性蚀刻过程以通过执行各向异性蚀刻过程将光致抗蚀剂层中的图案转移通过介电帽盖层80l、金属材料层70l、第一半导体板40和栅极半导体材料部分49中的每一者。各向异性蚀刻过程可包括非选择性反应离子蚀刻过程，其蚀刻介电帽盖层80l的材料、金属材料层70l的材料以及第一半导体板40和栅极半导体材料部分49的材料。蚀刻过程可在第一节点电介质30和栅极电介质38的材料上停止。
81.介电帽盖层80l的图案化部分包括在第一衬底半导体部分10c上方形成的介电帽盖片材80s和跨第二衬底半导体部分10t中的相应一者形成的介电栅极帽盖88。金属材料层70l的图案化部分包括形成在第一衬底半导体部分10c上方的金属片材70s和跨第二衬底半导体部分10t中的相应一者形成的金属栅极电极78。通过各向异性蚀刻过程修整第一半导体板40的外围部分。第二节点电介质50和半导体片材60s的第二堆叠由金属片材70s和第一半导体板40封装，并且优选地不通过各向异性蚀刻过程蚀刻。栅极半导体材料部分49的每个图案化部分包括半导体栅极电极48。第一节点电介质30和栅极电介质38可用作各向异性蚀刻过程的蚀刻停止结构。第一节点电介质30可覆盖第一衬底半导体部分10c的整个顶表面，并且栅极电介质38可覆盖第二衬底半导体部分10t中的相应一者的整个顶表面。
82.介电帽盖片材80s、金属片材70s和第一半导体板40的侧壁可彼此竖直重合。半导体栅极电极48和金属栅极电极78的每个组合构成复合栅极电极(48，78)。半导体栅极电极48、金属栅极电极78和介电栅极帽盖88的每个连续组的侧壁可彼此竖直重合。半导体栅极电极48、金属栅极电极78和介电栅极帽盖88的每个连续组合构成栅极堆叠(38，78，88)。
83.可将电掺杂剂注入到不被栅极堆叠(38，78，88)掩蔽的第二衬底半导体部分10t的区中以形成源极延伸区和漏极延伸区(7，9)。源极延伸区和漏极延伸区(7，9)可包括形成在相应复合栅极电极(48，78)的一侧上的源延伸区7，以及形成在相应复合栅极电极(48，78)
的另一侧上的漏极延伸区9。在一个实施方案中，如果要形成cmos晶体管，则可采用掩蔽离子注入过程以形成具有p型掺杂的源极延伸区和漏极延伸区(7，9)的第一子集，并且形成具有n型掺杂的源极延伸区和漏极延伸区(7，9)的第二子集。掩模可任选地覆盖第一衬底半导体部分10c以避免注入衬底的电容器区域。
84.参考图8a和图8b，介电材料层可在第一示例性结构上方保形地沉积，并且可使用侧壁间隔物蚀刻来各向异性蚀刻以移除介电材料层的水平延伸部分。介电材料层包括至少一种介电材料，诸如氮化硅和/或氧化硅。在一个实施方案中，介电材料层可包括氮化硅层和氧化硅层的层堆叠。介电材料层的每个剩余部分包括横向围绕相应层堆叠的侧壁的竖直部分。例如，介电电容器间隔物52可横向围绕包括第一半导体板40、第二节点电介质50、半导体片材60s、金属片材70s和介电帽盖片材80s的层堆叠。介电电容器间隔物52可接触第一半导体板40、金属片材70s和介电帽盖片材80s的侧壁，并且可与第二节点电介质50和半导体片材60s横向间隔开。介电栅极间隔物(即，侧壁间隔物)58可横向围绕，并且可接触包括半导体栅极电极48、金属栅极电极78和介电栅极帽盖88的栅极堆叠的侧壁。介电电容器间隔物52和每个介电栅极间隔物58的横向厚度可在15nm至120nm的范围内，诸如30nm至60nm，但是也可采用更小和更大的横向厚度。
85.移除介电材料层的水平部分的各向异性蚀刻过程横向蚀刻不被介电电容器间隔物52或介电栅极间隔物58掩蔽的第一节点电介质30和栅极电介质38的部分。因此，第一节点电介质30的剩余部分的侧壁可与介电电容器间隔物52的外侧壁的底部周边竖直重合。介电电容器间隔物52横向围绕并接触第一半导体板40，该第一半导体板用作电容器结构的第二电极。栅极电介质38的每个剩余部分的侧壁可与相应上覆介电栅极间隔物58的外侧壁的底部周边竖直重合。此外，介电电容器间隔物52的底表面接触第一节点电介质30的顶表面的外围部分。在一个实施方案中，第一节点电介质30的每个侧壁的顶部边缘可与介电电容器间隔物52的外侧壁的底部周边重合。介电电容器间隔物52横向围绕并接触金属片材70s和介电帽盖片材80s的侧壁。
86.可将电掺杂剂注入到不被栅极堆叠(38，78，88)或介电栅极间隔物58掩蔽的第二衬底半导体部分10t的区中以形成源极区和漏极区(17，19)。源极区和漏极区(17，19)可包括形成在相应复合栅极电极(48，78)的一侧上的源极区17，以及形成在相应复合栅极电极(48，78)的另一侧上的漏极区19。在一个实施方案中，如果要形成cmos晶体管，则可采用掩蔽离子注入过程以形成具有p型掺杂的源极区和漏极区(17，19)的第一子集，并且形成具有n型掺杂的源极区和漏极区(17，19)的第二子集。源极延伸区和漏极延伸区(7，9)的注入部分可并入到源极区和漏极区(17，19)中的相应一者中。场效应晶体管形成在包括或上覆第二衬底半导体部分10t的区中。掩模可任选地覆盖第一衬底半导体部分10c以避免注入衬底的电容器区域。
87.场效应晶体管可形成在衬底半导体层10的第二衬底半导体部分10t上。每个场效应晶体管可包括栅极电介质38和半导体栅极电极48，其是栅极半导体材料部分49的图案化部分。每个栅极电介质38包括与第一节点电介质30相同的材料并且具有与该第一节点电介质相同的厚度。在一个实施方案中，半导体栅极电极48中的一者或多者可包括与第一半导体板40相同的材料并且具有与该第一半导体板相同的厚度。在一个实施方案中，每个场效应晶体管可包括金属栅极电极78，该金属栅极电极包括与金属片材70s相同的材料并且具
有与该金属片材相同的厚度。
88.参考图9a和图9b，光致抗蚀剂层177可施加在第一示例性结构上方，并且可被光刻图案化以在金属片材70s的区域内形成壕沟形开口。壕沟形开口是指具有内周边和外周边的开口，该外周边从内周边向外横向偏移并且不接触内周边。在一个实施方案中，壕沟形开口的外周边可在平面图(即，俯视图)中从金属片材70s的侧壁向内横向凹入。在一个实施方案中，光致抗蚀剂层中的壕沟形开口的外周边可通过均匀横向偏移距离从金属片材70s的侧壁向内均匀偏移，该均匀横向偏移距离可在20nm至200nm的范围内，诸如40nm至100nm，但是也可采用更小和更大的横向偏移距离。壕沟形开口的内周边可通过壕沟形开口的宽度从壕沟形开口的外周边向内横向偏移。壕沟形开口的宽度可在20nm至200nm的范围内，诸如40nm至100nm，但也可采用更小和更大的宽度。在一个实施方案中，壕沟形开口的宽度可通过壕沟形开口是均匀的。壕沟形开口的形状可以是矩形框架或任何其他多边形框架的形状、环的形状、或其中包括孔的任何二维形状。
89.可执行各向异性蚀刻过程以移除不被光致抗蚀剂层177掩蔽的电介质帽盖片材80s、金属片材70s和半导体片材60s的部分。第二节点电介质50可用作各向异性时刻过程的停止结构。举例来说，各向异性蚀刻过程可包括选择性蚀刻步骤，该选择性蚀刻步骤包括对于金属片材70s的材料选择性地蚀刻介电帽盖片材80s的材料的第一各向异性蚀刻步骤、对于半导体片材60s的材料选择性地蚀刻金属片材70s的材料的第二各向异性蚀刻步骤，以及对于第二节点电介质50的材料选择性地蚀刻半导体片材60s的半导体材料的第三各向异性蚀刻步骤。通过各向异性蚀刻过程在从其蚀刻介电帽盖片材80s、金属片材70s和半导体片材60s的材料的体积中形成壕沟沟槽79。
90.由于半导体片材60s和第二节点电介质50相对较薄，可使用单独选择性蚀刻步骤来蚀刻壕沟沟槽79，该单独选择性蚀刻步骤不同于用于形成图7a和图7b所示的复合栅极电极(48，78)以及包括第一半导体板40、介电帽盖片材80s和金属片材70s的堆叠的非选择性rie步骤。这减少了壕沟沟槽79蚀刻步骤将击穿第二节点电介质50并引起电容器区域中的短路的机会。此外，壕沟沟槽79优选地完全位于第一半导体板40、介电帽盖片材80s和金属片材70s的区域内。在这种情况下，在图7a和图7b以及图9a和图9b所示的蚀刻步骤期间，没有第一半导体板40、介电帽盖片材80s和金属片材70s的部分被蚀刻两次。这减少了蚀刻诱导缺陷的可能性，该缺陷可能在单独蚀刻步骤期间被蚀刻两次的区中发生。
91.通过各向异性蚀刻过程，将介电帽盖片材80s、金属片材70s和半导体片材60s中的每一者分成内部材料部分和外部材料部分。具体地，介电帽盖片材80s被分成位于壕沟沟槽79内部的主介电帽盖80以及位于壕沟沟槽79外部的外围介电帽盖82。每个金属片材70s被分成位于壕沟沟槽79内部的主金属板70，以及位于壕沟沟槽79外部的外围金属板72。半导体片材60s被分成位于壕沟沟槽79内部的主半导体板60，以及位于壕沟沟槽79外部的外围半导体板62。
92.通常，在形成介电电容器间隔物52和介电栅极间隔物58之后，介电帽盖片材80s、金属片材70s和半导体片材60s的组合通过壕沟沟槽79被分成内部层堆叠(60，70，80)和外围堆叠201。壕沟沟槽79横向围绕内部层堆叠(60，70，80)并且被外围堆叠201横向围绕。内部层堆叠的侧壁(60，70，80)和外围堆叠201的侧壁物理地暴露于壕沟沟槽79。
93.内部层堆叠(60，70，80)包括主半导体板60、主金属板70和主介电帽盖80。外围堆
叠201包括外围半导体板62、外围金属板72和外围介电帽盖82。主半导体板60和外围半导体板62是半导体片材60s的图案化部分。主金属板70和外围金属板72是金属片材70s的图案化部分。主介电帽盖80和外围介电帽盖82是介电帽盖片材80s的图案化部分。
94.双电容器结构在第一衬底半导体部分10c上方形成。第一衬底半导体部分10c用作电容器结构的第一电极，第一半导体板40用作电容器结构的第二电极，主半导体板60用作电容器结构的第三电极的一部分。第一节点电介质30位于第一衬底半导体部分10c和第一半导体板40之间并且接触其中的每一者。第二节点电介质50可位于第一半导体板40的顶表面上并且可接触主半导体板60的底表面，该主半导体板是用作电容器结构的第三电极的一部分的第二半导体板。第三电极可包括主半导体板60和主金属板70的堆叠。
95.在一个实施方案中，第一衬底半导体部分10c的第一电极和主半导体板60的第三电极可彼此电连接以提供双端子电容器结构。另选地，第一电极、第二电极和第三电极可连接到其他半导体器件(诸如在第二衬底半导体部分10t上方形成的场效应晶体管)的不同节点以提供两个电容器的串联连接。第一电容器包括位于包括第一衬底半导体部分10c的第一电极与包括第一半导体板40的第二电极之间的第一节点(即，电容器)电介质30。第二电容器包括位于包括第一半导体板40的第二电极与包括主半导体板60和主金属板70的第三电极(60，70)之间的第二节点(即，电容器)电介质50。因此，第一半导体板40充当两个电容器的电极。
96.外围堆叠201提供与包括第一半导体板40的第二电极的电接触。具体地，外围堆叠201包括外围半导体板62、外围金属板72和外围介电帽盖82。外围半导体板62接触第二节点电介质50的顶表面的外围部分，包括与主半导体板60相同的材料，并且通过壕沟沟槽79与主半导体板60横向间隔开。随后可例如通过灰化来移除光致抗蚀剂层177。
97.参考图10a和图10b，至少一种接触级介电材料可沉积在内部层堆叠(60，70，80)、外围堆叠201和场效应晶体管上方以形成至少一个接触级介电层90。因此，至少一个接触级介电层90可在第三电极(60，70)和外围堆叠201上方横向延伸并且包括向下突出部分，该向下突出部分填充壕沟沟槽79并且接触第二节点电介质50。在一个实施方案中，至少一个接触级介电层90可包括任选的介电衬垫90a和包括可平面化的介电材料的平面化介电层90b。例如，介电衬垫90a可包括介电扩散阻挡材料，诸如氮化硅，并且平面化介电层90b可包括未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃。介电衬垫90a的厚度可以在4nm至20nm的范围内，但是也可采用更小和更大的厚度。
98.至少一个接触级介电层的向下突出部分填充壕沟沟槽79。通常，外围堆叠201包括由内壁限定的开口(其可以是壕沟沟槽79的外侧壁)，并且横向围绕第三电极(60，70)，并且与第三电极(60，70)横向间隔开。在一个实施方案中，外围堆叠201的每个外侧壁可与包括第一半导体板40的第二电极的相应侧壁竖直重合。至少一个接触级介电层90的向下突出部分可直接形成在第二节点电介质50的表面上，该表面可以是第二节点电介质50的顶表面或凹入水平表面。至少一个接触级介电层90的向下突出部分可直接形成在层堆叠(60，70，80)的侧壁和外围堆叠201的侧壁上。至少一个接触级介电层90的向下突出部分可与第二节点电介质50的顶表面接触，并且可通过第二节点电介质50与包括第一半导体板40的第二电极竖直间隔。
99.参考图11a和图11b，使用光刻和蚀刻，通过至少一个接触级介电层90和第二节点
电介质50蚀刻接触通孔。接触通孔然后填充有导电接触通孔结构(92，94，96，97，98，99)。接触通孔结构延伸穿过至少一个接触级介电层90以接触电容器结构或场效应晶体管的相应节点。接触通孔结构(92，94，96，97，98，99)可包括接触包括第一衬底半导体部分10c的第一电极的第一接触通孔结构92、接触电连接到包括第一半导体板40的第二电极的外围金属板72的第二接触通孔结构94，以及接触作为是第三电极(60，70)的一部分的主金属板70的第三接触通孔结构96。尽管电容器接触通孔结构(92，94，96)中的每一者的三个在图11a中示出，但可存在电容器通孔结构(92，94，96)中的每一者的仅一个、两个或四个或更多个。此外，如果存在每种类型的电容器接触通孔结构(92，94，96)的三个或更多个，则每种类型的电容器接触通孔结构可布置成沿着第一水平方向hd1、第二水平方向hd2延伸的行或布置成随机图案。进一步，接触通孔结构(92，94，96，97，98，99)可包括接触相应源极区17的源极接触通孔结构97、接触相应漏极区19的漏极接触通孔结构99，以及接触复合栅极电极(48，78)中的相应一者的栅极接触通孔结构98。
100.参考图12a和图12b，可通过改变光致抗蚀剂层67的图案，从图5a和图5b所示的第一示例性结构导出第一示例性结构的另选构型。具体地，可改变光致抗蚀剂层的图案，使得图案化光致抗蚀剂层67的至少一个边缘在浅沟槽隔离结构20的顶表面上面。此外，光致抗蚀剂层包括在浅沟槽隔离结构20上方的开口(例如，狭缝)67a。可执行图5a和图5b的蚀刻过程以将第二隔离介电层50l和第二半导体材料层60l图案化成第二节点电介质50和半导体片材60s的第二堆叠。第二节点电介质50和半导体片材60s的第二堆叠具有周边，该周边上覆并且接触浅沟槽隔离结构20的一部分。在一个实施方案中，第二节点电介质50和半导体片材60s的第二堆叠的周边的第一区段可上覆并接触浅沟槽隔离结构20的一部分，并且第二节点电介质50和半导体片材60s的第二堆叠的周边的第二区段可接触第一半导体板40的顶表面。在另一个实施方案中，第二节点电介质50和半导体片材60s的第二堆叠的全部周边可上覆并接触浅沟槽隔离结构20的一部分。在浅沟槽隔离结构20的一部分上面的第二节点电介质50和半导体片材60s的第二堆叠的周边包括开口(例如，狭缝)560。通常，浅沟槽隔离结构横向围绕第一衬底半导体部分10c。第二节点电介质50的一部分和半导体片材60s的一部分可上覆，并且可接触浅沟槽隔离结构20的顶表面。
101.参考图13a和图13b，可执行图6a至图9b的处理步骤以形成场效应晶体管并且形成内部层堆叠(60，70，80)和外围堆叠201。壕沟沟槽79优选地具有与浅沟槽隔离结构20的区域重叠。主金属板70和主介电帽盖80填充开口560以在主介电帽盖80的顶部中留下凹槽80g。凹槽80g下方的主要金属板70的顶部凹入。
102.参考图14a和图14b，可执行图10a至图11b的处理步骤以形成至少一个接触级介电层90和各种接触通孔结构(94，96，97，98，99)。第二节点电介质50的一部分和外围堆叠201的一部分上覆和接触浅沟槽隔离结构20的顶表面。在一个实施方案中，可在浅沟槽隔离结构20的区域上方和内部形成接触通孔结构的子集(诸如第三接触通孔结构96)。此外，在该实施方案中可任选地省略第一接触通孔结构92。此外，主半导体板60和第二节点电介质50在第三接触通孔结构96下面的开口560位置中移除。在这种情况下，主金属板70向下延伸穿过开口560，主半导体板60和第二节点电介质50从该开口移除，并且接触浅沟槽隔离结构20。第三接触通孔结构96在凹槽80g和开口560的位置中通过主介电帽盖80形成。在该另选实施方案中，所有接触通孔结构(94，96，98)的高度(即，深度)是类似的。例如，接触通孔结
构(94，96，98)的底部位于板p-p
′
中，并且其顶部与介电层90的顶部共平面。这在接触通孔的蚀刻期间改进了过程裕度，因为接触通孔具有类似的高度(即，深度)，并且在接触通孔结构(94，96，98)的沉积期间同时进入具有类似高度(即，深度)的接触通孔。
103.参考图1a至图14b并且根据本公开的各种实施方案，提供了半导体结构，其包括位于包括衬底半导体层10的半导体衬底上的电容器结构。电容器结构包括：第一电极，其包括衬底半导体层10的第一衬底半导体部分10c；第一节点电介质30，其位于衬底半导体层10的第一衬底半导体部分10c的顶表面上；第二电极，其包括第一半导体板40并且位于第一节点电介质30的顶表面上；第二节点电介质50，其位于第一半导体板40的顶表面上；第三电极(60，70)，其包括主半导体板60和主金属板70的堆叠；壕沟沟槽79，其横向围绕第三电极(60，70)；外围堆叠201，其横向围绕第三电极(60，70)，其中外围堆叠201包括外围堆叠201，该外围堆叠包括外围半导体板62和外围金属板72，并且其中外围半导体板62接触第二节点电介质50的顶表面的外围部分，包括与主半导体板60相同的材料，并且与主半导体板60横向间隔开；和至少一个接触级介电层90，其在第三电极(60，70)和外围堆叠201上方横向延伸。
104.在一个实施方案中，至少一个接触级介电层90包括向下突出部分，该向下突出部分填充壕沟沟槽79并且接触暴露于壕沟沟槽79中的第二节点电介质50。至少一个接触级介电层90的向下突出部分通过第二节点电介质50与第二电极竖直间隔开。在一个实施方案中，外围堆叠201的每个外侧壁与第二电极的相应侧壁竖直重合。
105.在一个实施方案中，介电电容器间隔物52横向围绕并接触第二电极(如体现为第一半导体板40)和外围堆叠201，并且接触第一节点电介质30的顶表面的外围部分。在一个实施方案中，第一节点电介质40的侧壁的顶部边缘与介电电容器间隔物52的外侧壁的底部周边重合。
106.在一个实施方案中，外围金属板72包括与主金属板70相同的金属材料；并且外围堆叠201包括接触外围金属板72的顶表面的外围介电帽盖82。
107.在一个实施方案中，浅沟槽隔离结构20横向围绕第一衬底半导体部分10c。第一节点电介质30的整个底部周边可与衬底半导体部分10c的顶表面接触，并且可从横向围绕第一衬底半导体部分10c的浅沟槽隔离结构20的一部分的内周边向内横向偏移。
108.在一个实施方案中，浅沟槽隔离结构20横向围绕第一衬底半导体部分10c。第二节点电介质50的一部分和外围堆叠201的一部分上覆和接触浅沟槽隔离结构20的顶表面。
109.在一个实施方案中，半导体结构包括场效应晶体管，该场效应晶体管位于衬底半导体层10的第二衬底半导体部分10t上并且包括栅极电介质38，该栅极电介质包括与第一节点电介质30相同的材料并且具有与该第一节点电介质相同的厚度。在一个实施方案中，场效应晶体管包括：半导体栅极电极48，该半导体栅极电极包括与第一半导体板40相同的材料并且具有与其相同的厚度；以及金属栅极电极78，该金属栅极电极包括与主金属板70和外围金属板72中的每一者相同的材料并且具有与其相同的厚度。
110.在一个实施方案中，半导体结构还包括：第一接触通孔结构92，其延伸穿过至少一个接触级介电层90并且电接触第一电极10c；第二接触通孔结构94，其延伸穿过至少一个接触级介电层90并且通过外围金属板72接触第二电极40；和第三接触通孔结构96，其延伸穿过至少一个接触级介电层90并且接触第三电极(60，70)。
111.在一个实施方案中，第一电极10c、第一节点电介质30和第二电极40形成第一电容器，而第二电极40、第二节点电介质50和第三电极(60，70)形成第二电容器。
112.参考图15a和图15b，示出了根据本公开的第二实施方案的第三示例性结构。通过在衬底半导体层10上方形成第一隔离介电层30l和第一半导体材料层140l，可从图1a和图1b的第一示例性结构导出第二示例性结构。第一半导体材料层140l包括用于用作电阻器元件的具有合适电阻率(即，电阻率的逆)的半导体材料。例如，第一半导体材料层140l的电导率可在1.0
×
10-6
s/cm至1.0
×
103s/cm的范围内，这对应于1.0
×
10-3
ohm-cm至1.0
×
106ohm-cm的电阻率范围。第一半导体材料层140l中的半导体材料的电阻率可通过选择第一半导体材料层140l的衬底半导体材料(诸如多晶硅或硅-锗合金)，并且通过用处于合适原子浓度的电掺杂剂掺杂第一半导体材料层140l来控制，该原子浓度可例如在1.0
×
10
12
/cm3至1.0
×
10
19
/cm3的范围，尽管也可采用更小和更大的原子浓度。第一半导体材料层140l的厚度可在20nm至200nm的范围内，诸如60nm至100nm，但是也可采用更小和更大的厚度。第一半导体材料层140l的不同部分可被不同地掺杂。例如，将用作半导体栅极电极的第一半导体材料层140l的部分可以与随后用作电阻器元件的第一半导体材料层140l的部分相比更高的掺杂剂浓度进行掺杂。此外，待用作电阻器元件的第一半导体材料层140l的部分可具有与其他部分不同的掺杂剂浓度，这取决于相应电阻器元件的电阻率的目标值。
113.衬底半导体层10包括位于第一器件区域(其中随后形成电阻器结构)中的第一衬底半导体部分10r和位于第二器件区域(其中随后形成场效应晶体管)中的第二衬底半导体部分10t。随后在其上形成相应电阻器元件的每个第一衬底半导体部分10r可具有可提供高长宽比的线形状、蛇形形状或任何直、弯曲或复合形状。
114.在一个实施方案中，第一半导体材料层140l可形成为本征半导体材料层或具有低水平电掺杂的层。在这种情况下，第一示例性结构可通过向第一半导体材料层140l的一部分提供合适的掺杂并且使用这样的掺杂部分作为第一示例性结构的第一半导体材料层40l而与第二示例性结构的形成同时形成。
115.参考图16a和图16b，可例如通过施加和图案化光致抗蚀剂层来图案化第一半导体材料层140l和第一隔离介电层30l，以在第一衬底半导体部分10r的每个区域上方形成离散图案化光致抗蚀剂材料部分并且在第二衬底半导体部分10t的每个区域上方形成附加的图案化光致抗蚀剂材料部分。可执行各向异性蚀刻过程以蚀刻第一半导体材料层140l、第一隔离介电层30l和衬底半导体层10的上部部分的未掩蔽部分。形成横向围绕第一半导体材料层140l、第一隔离介电层30l和衬底半导体层10的上部部分的图案化部分的浅隔离沟槽11。浅隔离沟槽11可彼此互连为单个连续体积。随后可以例如通过灰化移除光致抗蚀剂层。第一衬底半导体部分10r和第二衬底半导体部分10t的底部边界可位于包括浅隔离沟槽11的底表面的水平平面内。
116.衬底半导体层10的图案化部分包括第一衬底半导体部分10r和第二衬底半导体部分10t。换句话说，可选择图案化光致抗蚀剂层中的图案，使得衬底半导体层10的剩余部分包括第一衬底半导体部分10r和第二衬底半导体部分10t。在一个实施方案中，第一衬底半导体部分10r和第二衬底半导体部分10t可任选地包括沿水平方向横向延伸的竖直锥形和水平直线侧壁。例如，第一衬底半导体部分10r和第二衬底半导体部分10t可包括沿第一水平方向hd1横向延伸的相应的一对侧壁以及沿垂直于第一水平方向hd1的第二水平方向hd2
横向延伸的相应的一对侧壁。通常，第一衬底半导体部分10r可具有可提供高长宽比的任何水平截面形状。第一衬底半导体部分10r可具有矩形条带、蛇形条带的形状，或可在传播方向上横向延伸(具有或没有变化)的任何条带的形状。每个第一衬底半导体部分10r的长宽比可在2至1,000的范围内，但是也可采用更小和更大的长宽比。第二衬底半导体部分10t可具有矩形水平截面形状，其有助于在其上形成场效应晶体管。
117.第一隔离介电层30l的图案化部分包括形成在相应第一衬底半导体部分10r的顶表面上的第一电阻器隔离电介质130，以及形成在第二衬底半导体部分10t中的相应一者上的栅极电介质38。第一半导体材料层140l的图案化部分包括半导体材料条带140和栅极半导体材料部分49。半导体材料条带140可形成在相应的第一电阻器隔离电介质130的顶表面上。栅极半导体材料部分49可形成在栅极电介质38中的相应一者的顶表面上。半导体材料条带140的部分可用作本公开的第二实施方案的电阻器结构的电阻器元件。因此，第一电阻器隔离电介质130和半导体材料条带140的第一堆叠可形成在每个第一衬底半导体部分10r上。半导体材料条带140的底表面的周边可与下面的第一电阻器隔离电介质130的顶表面的周边重合。半导体材料条带140和第一电阻器隔离电介质130的侧壁可竖直重合。
118.参考图17a和图17b，至少一种介电材料可沉积在浅隔离沟槽11中。至少一种介电材料可包括任选的扩散阻挡衬垫材料(诸如氮化硅衬垫材料)和可平面化的介电填充材料(诸如未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃)。至少一种介电材料可填充浅隔离沟槽11的整个体积。通过平面化过程，可将至少一种介电材料的多余部分从包括半导体材料条带140和栅极半导体材料部分49的顶表面的水平平面上方移除。例如，可采用化学机械平面化过程以从包括半导体材料条带140和栅极半导体材料部分49的顶表面的水平平面上方移除至少一种介电材料的多余部分。填充浅隔离沟槽11的体积的至少一种介电材料的剩余部分构成浅沟槽隔离(sti)结构20。浅沟槽隔离结构20横向围绕第一衬底半导体部分10r和第二衬底半导体部分10t、第一电阻器隔离电介质130和栅极电介质38，以及半导体材料条带140和栅极半导体材料部分49。在一个实施方案中，第一衬底半导体部分10r、第二衬底半导体部分10t、第一电阻器隔离电介质130、栅极电介质38、半导体材料条带140和栅极半导体材料部分49的每个侧壁可接触浅沟槽隔离结构20。在一个实施方案中，半导体材料条带140和栅极半导体材料部分49的顶表面可位于与浅沟槽隔离结构20的顶表面相同的水平平面内。
119.参考图18a和图18b，第二隔离介电层50l和第二半导体材料层60l可沉积在半导体材料条带140和栅极半导体材料部分49上方作为连续材料层。第二隔离介电层50l可包括可用作电阻器的电阻器隔离电介质的任何介电材料，即可用作电隔离材料的任何介电材料。在一个实施方案中，第二隔离介电层50l包括氧化硅、氮化硅和/或介电金属氧化物。第二隔离介电层50l的厚度可在1nm至20nm的范围内，诸如2nm至12nm和/或4nm至10nm，但是也可采用更小和更大的厚度。第二隔离介电层50l可以或可不包括与第一电阻器隔离电介质130相同的材料。第二隔离介电层50l可以或可不具有与第一电阻器隔离电介质130相同的厚度。
120.第二半导体材料层60l可沉积在第一隔离介电层50l上方并且直接沉积在该第二隔离介电层上。第二半导体材料层60l可与第一示例性结构相同(例如，可包括多晶硅)。另选地，如果第一示例性结构中的电容器结构不与第二示范性结构的形成同时制造，则第二半导体材料层60l可包括任何半导体材料，并且可以是未掺杂的、p掺杂的或n掺杂的。在一个实施方案中，第二半导体材料层60l可以是导电的。在另一个实施方案中，第二半导体材
料层60l可以是半导体的。第二半导体材料层60l可采用化学气相沉积来沉积。第二半导体材料层60l可为无掺杂的，可在第二半导体材料层60l的沉积期间原位掺杂有电掺杂剂，或者可在本征半导体材料的沉积之后通过执行低能量离子注入过程来非原位掺杂。第二半导体材料层60l的厚度可在20nm至200nm的范围内，诸如60nm至100nm，但是也可采用更小和更大的厚度。
121.参考图19a和图19b，光致抗蚀剂层(未示出)可施加在第二半导体材料层60l上方，并且可被光刻图案化以覆盖包括整个组的第一衬底半导体部分10r的区域，该第一衬底半导体部分在俯视图中(即，平面图中)横向包封在浅沟槽隔离结构20的周边内。光致抗蚀剂层的图案化部分的外周边可从浅沟槽隔离结构20的周边向外横向偏移，该浅沟槽隔离结构的周边横向包围该组第一衬底半导体部分10r。在一个实施方案中，光致抗蚀剂层的图案化部分的整个外周边可位于浅沟槽隔离结构的区域内，使得光致抗蚀剂层的图案化部分的外周边不会上覆任何第一衬底半导体部分10r。
122.根据本公开的方面，光致抗蚀剂层可被图案化以在每个半导体材料条带140的端部部分上方提供一对开口。换句话说，光致抗蚀剂层中的一个开口形成在每个半导体材料条带140的第一端部部分上方，并且光致抗蚀剂层中的另一个开口形成在每个半导体材料条带140的第二端部部分上方。光致抗蚀剂层中的开口的区域对应于其中随后形成与下面的半导体材料条带140的电触点的区域。在一个实施方案中，光致抗蚀剂层中的开口的位置可从半导体材料条带140中的相应一者的端部偏移，以增加光致抗蚀剂层中的开口之间的最近相邻距离，并且在光刻图案化过程期间减小光致抗蚀剂层中的图案故障。例如，如果半导体材料条带140沿第一水平方向hd1横向延伸并且沿着第二水平方向hd2间隔开，则光致抗蚀剂层中的到沿第二水平方向hd2偏移的相邻半导体材料条带140的开口可沿着第一水平方向hd1横向偏位，以增加相邻对的开口之间的距离并且减小随后形成接触结构之间的电短路的概率。
123.可执行至少一个蚀刻过程以移除第二半导体材料层60l和第二隔离介电层50l的未掩蔽部分。在一个实施方案中，至少一个蚀刻过程可包括对于第二隔离介电层50l的材料选择性地蚀刻第二半导体材料层60l的未掩蔽部分的第一蚀刻过程，以及对于半导体材料条带140的材料选择性地蚀刻第二隔离介电层50l的未掩模部分的第二蚀刻过程。
124.第一蚀刻过程和/或第二蚀刻过程可包括至少一个各向异性蚀刻过程(诸如反应离子蚀刻过程)或各向同性蚀刻过程(诸如湿法蚀刻过程)。例如，可执行采用热三甲基-2羟乙基氢氧化铵(“热tmy”)或四甲基氢氧化铵(tmah)的湿法蚀刻过程以在第一蚀刻过程期间移除第二半导体材料层60l的未掩蔽部分，并且采用蚀刻第二隔离介电层50l的介电材料的蚀刻剂的湿法蚀刻过程可用于移除第二隔离介电层50l的未掩蔽部分。第二半导体材料层60l的剩余图案化部分包括半导体片材160，并且第二隔离介电层50l的剩余图案化部分包括第二电阻器隔离电介质150。第二电阻器隔离电介质150和半导体片材160的第二堆叠可形成在第一电阻器隔离电介质130和半导体材料条带140的第一堆叠上方。半导体片材160的底表面的周边可与第二电阻器隔离电介质150的顶表面的周边重合。第二电阻器隔离电介质150和半导体片材160的侧壁可竖直重合。
125.第二电阻器隔离电介质150和半导体片材160的堆叠可形成在半导体材料条带140的顶表面上。半导体材料条带140的每个顶表面可接触第二电阻器隔离电介质150的底表
面。第二电阻器隔离电介质150和半导体片材160的第二堆叠中的一对开口161可形成在每个半导体材料条带140上方。半导体材料条带140的顶表面可通过第二电阻器隔离电介质150和半导体片材160的第二堆叠来物理地暴露在每个开口161的底部处。在一个实施方案中，如果第二电阻器隔离电介质150和半导体片材160的第二堆叠上覆n个半导体材料条带140，则通过第二电阻器隔离电介质150和半导体片材160的第二堆叠的开口161的总数可以是2n。
126.参考图20a和图20b，金属材料层70l和介电帽盖层80l可沉积在第二电阻器隔离电介质150和半导体片材160的第二堆叠、栅极半导体材料部分49和浅沟槽隔离结构20上方。第二示例性结构中的金属材料层70l包括可用于第一示例性结构中的金属材料层70l的任何材料，并且可具有与第一示例性结构中相同的厚度。金属材料层70l包括向下突出部分，该向下突出部分竖直延伸穿过第二电阻器隔离电介质150和半导体片材160的第二堆叠中的开口161并且接触半导体材料条带140中的相应一者的顶表面。
127.介电帽盖层80l包括抗金属离子和杂质离子的扩散的介电封盖材料。例如，介电帽盖层80l可以包括氮化硅。介电帽盖层80l可以通过例如化学气相沉积来沉积。介电帽盖层80l的厚度可在10nm至60nm的范围内，但是也可采用更小和更大的厚度。
128.参考图21a和图21b，光致抗蚀剂层(未示出)可施加在介电帽盖层80l上方，并且可被光刻图案化以覆盖第二电阻器隔离电介质150和半导体片材160的第二堆叠上面的区域，以及随后形成在第二衬底半导体部分10t上方的晶体管的每个栅极区域。在一个实施方案中，在第二电阻器隔离电介质150和半导体片材160的第二堆叠上面的光致抗蚀剂层的图案化部分的区域可包括第二电阻器隔离电介质150和半导体片材160的第二堆叠的整个区域。在一个实施方案中，在第二电阻器隔离电介质150和半导体片材160的第二堆叠上面的光致抗蚀剂层的图案化部分的周边可通过有限横向间距从第二电阻器隔离电介质150和半导体片材160的第二堆叠的侧壁向外横向偏移，该有限横向间距可在10nm至200nm的范围内，但也可采用更小和更大的间距。因此，在第二电阻器隔离电介质150和半导体片材160的第二堆叠上面的光致抗蚀剂层的图案化部分的周边可从横向围绕和接触第一衬底半导体部分10r的浅沟槽隔离结构20的部分的闭合周边向外横向偏移。在第二衬底半导体部分10t中的相应一者上面的光致抗蚀剂层的每个图案化部分可横向横穿第二衬底半导体部分10t中的相应一者的中心部分。光致抗蚀剂层的每个图案化部分的宽度可对应于随后形成的相应场效应晶体管的栅极长度。
129.可执行各向异性蚀刻过程以通过执行各向异性蚀刻过程将光致抗蚀剂层中的图案转移通过介电帽盖层80l、金属材料层70l和栅极半导体材料部分49中的每一者，诸如在第一电阻器隔离电介质130和栅极电介质38内的氧化硅或介电金属氧化物材料上停止的rie过程。半导体材料条带140被光致抗蚀剂层图案覆盖，以及由第二电阻器隔离电介质150和半导体片材160的第二堆叠覆盖，并且因此未在该处理步骤处被蚀刻。
130.介电帽盖层80l的图案化部分包括形成在第二电阻器隔离电介质150和半导体片材160的第二堆叠上方的介电帽盖片材180s，并且包括跨第二衬底半导体部分10t中的相应一者形成的介电栅极帽盖88。金属材料层70l的图案化部分包括形成在第二电阻器隔离电介质150和半导体片材160的第二堆叠上方的金属片材170s，并且包括跨第二衬底半导体部分10t中的相应一者形成的金属栅极电极78。第二电阻器隔离电介质150和半导体片材160
的第二堆叠由金属片材170s、半导体材料条带140和浅沟槽隔离结构20封装，并且不通过各向异性蚀刻过程蚀刻。栅极半导体材料部分49的每个图案化部分包括半导体栅极电极48。第一电阻器隔离电介质130和栅极电介质38可用作各向异性蚀刻过程的蚀刻停止结构。第一电阻器隔离电介质130可覆盖相应的第一衬底半导体部分10r，并且栅极电介质38可覆盖第二衬底半导体部分10t中的相应一者的整个顶表面。
131.介电帽盖片材180s和金属片材170s的侧壁可彼此竖直重合。半导体栅极电极48和金属栅极电极78的每个组合构成复合栅极电极(48，78)。半导体栅极电极48、金属栅极电极78和介电栅极帽盖88的每个连续组的侧壁可彼此竖直重合。半导体栅极电极48、金属栅极电极78和介电栅极帽盖88的每个连续组合构成栅极堆叠(38，78，88)。
132.可将电掺杂剂注入到不被栅极堆叠(38，78，88)掩蔽的第二衬底半导体部分10t的区中以形成源极延伸区和漏极延伸区(7，9)。源极延伸区和漏极延伸区(7，9)可包括形成在相应复合栅极电极(48，78)的一侧上的源延伸区7，以及形成在相应复合栅极电极(48，78)的另一侧上的漏极延伸区9。在一个实施方案中，如果形成cmos晶体管，则可采用掩蔽离子注入过程以形成具有p型掺杂的源极延伸区和漏极延伸区(7，9)的第一子集，并且形成具有n型掺杂的源极延伸区和漏极延伸区(7，9)的第二子集。
133.参考图22a和图22b，介电材料层可在第二示例性结构上方保形地沉积，并且可使用侧壁间隔物蚀刻来各向异性蚀刻以移除介电材料层的水平延伸部分。介电材料层包括至少一种介电材料，诸如氮化硅和/或氧化硅。在一个实施方案中，介电材料层可包括氮化硅层和氧化硅层的层堆叠。介电材料层的每个剩余部分包括横向围绕相应层堆叠的侧壁的竖直部分。例如，介电电阻器间隔物152可横向围绕包括第一电阻器隔离电介质130、半导体材料条带140、第二电阻器隔离电介质150、半导体片材160、金属片材170s和介电帽盖片材180s的层堆叠。介电电阻器间隔物152可接触金属片材170s和介电帽盖片材180s的侧壁，并且可通过金属片材170s与第二电阻器隔离电介质150、半导体片材160和半导体材料条带140横向间隔开。介电栅极间隔物58可横向围绕并且可接触包括半导体栅极电极48、金属栅极电极78和介电栅极帽盖88的栅极堆叠的侧壁。介电电阻器间隔物152和每个介电栅极间隔物58的横向厚度可在15nm至120nm的范围内，诸如30nm至60nm，但是也可采用更小和更大的横向厚度。
134.移除介电材料层的水平部分的各向异性蚀刻过程横向蚀刻不被介电栅极间隔物58掩蔽的栅极电介质38的部分。栅极电介质38的每个剩余部分的侧壁可与相应上覆介电栅极间隔物58的外侧壁的底部周边竖直重合。此外，介电电阻器间隔物152的整个底表面可接触浅沟槽隔离结构20的顶表面。介电电阻器间隔物152横向围绕并接触金属片材170s和介电帽盖片材180s的侧壁。半导体材料条带(即，电阻器条带)140在侧壁间隔物(58，152)蚀刻期间未损坏，因为它们被上覆层覆盖并且在侧壁间隔物蚀刻期间未暴露。
135.可将电掺杂剂注入到不被栅极堆叠(38，78，88)或介电栅极间隔物58掩蔽的第二衬底半导体部分10t的区中以形成源极区和漏极区(17，19)。源极区和漏极区(17，19)可包括形成在相应复合栅极电极(48，78)的一侧上的源极区17，以及形成在相应复合栅极电极(48，78)的另一侧上的漏极区19。在一个实施方案中，如果制造cmos晶体管，则可采用掩蔽离子注入过程以形成具有p型掺杂的源极区和漏极区(17，19)的第一子集，并且形成具有n型掺杂的源极区和漏极区(17，19)的第二子集。源极延伸区和漏极延伸区(7，9)的注入部分
可并入到源极区和漏极区(17，19)中的相应一者中。场效应晶体管形成在包括或上覆第二衬底半导体部分10t的区中。
136.因此，场效应晶体管可形成在衬底半导体层10的第二衬底半导体部分10t上。每个场效应晶体管可包括栅极电介质38和半导体栅极电极48，其是栅极半导体材料部分49的图案化部分。每个栅极电介质38包括与第一电阻器隔离电介质130相同的材料并且具有与该第一电阻器隔离电介质相同的厚度。在一个实施方案中，半导体栅极电极48中的一者或多者可包括与半导体材料条带140相同的材料并且具有与该半导体材料条带相同的厚度。在一个实施方案中，每个场效应晶体管还可包括金属栅极电极78，该金属栅极电极包括与金属片材170s相同的材料并且具有与该金属片材相同的厚度。
137.参考图23a和图23b，光致抗蚀剂层177可施加在第二示例性结构上，并且可被光刻图案化以形成由金属片材170s的侧壁包封的区域内的开口，以及由金属片材170s的区域内的开口横向围绕的多个离散图案化光致抗蚀剂材料部分177a。光致抗蚀剂层中的开口的侧壁可从图21a和图21b的处理步骤处形成的金属片材170s的侧壁向内横向偏移。每个离散图案化光致抗蚀剂材料部分177a的侧壁可形成为使得每个图案化光致抗蚀剂材料部分的周边包封，并且从通过第二电阻器隔离电介质150和半导体片材160的第二堆叠的下面开口161向外横向偏移。如果n个半导体材料条带140存在于第二电阻器隔离电介质150和半导体片材160的第二堆叠下方，并且如果通过第二电阻器隔离电介质150和半导体片材160的第二堆叠的2n个开口设置在半导体材料条带140的端部部分处，则位于光致抗蚀剂层177的连续部分中的开口内的2n个离散光致抗蚀剂材料部分177a可形成在第二电阻器隔离电介质150和半导体片材160的第二堆叠上方。在一个实施方案中，光致抗蚀剂层中的开口的周边可在平面图(即，俯视图)中从金属片材170s的侧壁向内横向凹入。在一个实施方案中，光致抗蚀剂层中的开口的周边可通过均匀横向偏移距离从金属片材170s的侧壁向内均匀偏移，该均匀横向偏移距离可在20nm至200nm的范围内，诸如40nm至100nm，但是也可采用更小和更大的横向偏移距离。
138.可执行各向异性蚀刻过程以移除不被光致抗蚀剂层177掩蔽的电介质帽盖片材180s、金属片材170s和半导体片材160的部分。第二电阻器隔离电介质150可用作各向异性时刻过程的停止结构。例如，各向异性蚀刻过程可包括蚀刻介电帽盖片材180s的材料的第一各向异性蚀刻步骤、蚀刻金属片材170s的材料的第二各向异性蚀刻步骤，以及对第二电阻器隔离电介质150的材料选择性地蚀刻半导体片材160的半导体材料的第三各向异性蚀刻过程。因此，半导体材料条带(即，电阻器条带)140在该蚀刻步骤期间也不暴露。
139.横向围绕介电帽盖片材180s的离散图案化部分、金属片材170s和半导体片材160的沟槽179可通过各向异性蚀刻过程形成在从其蚀刻介电帽盖片材180s、金属片材170s和半导体片材160的材料的体积中。
140.介电帽盖片材180s、金属片材170s和半导体片材160中的每一者通过各向异性蚀刻过程被分成由沟槽179横向围绕的电阻器接触组件(101a，101b)和横向围绕沟槽179的外围堆叠101p。因此，通过蚀刻侧壁间隔物(58，152)，之后进行形成电阻器接触组件(101a，101b)的蚀刻，减小了对半导体材料条带140的蚀刻损坏的可能性。对条带140的减小的损坏减小了不同条带140之间的电阻变化，这可提供减小条带140的大小而不会负面地影响其电阻的能力。电阻器结构布局还使得栅极电极rie优化更容易，因为层之间的台阶高度差减
小。此外，电阻器接触组件(101a，101b)不具有侧壁间隔物。最后，介电帽盖片材180s、金属片材170s和半导体片材160的部分的虚拟堆叠可从成对的电阻器接触组件(101a，101b)之间的空间中省略，并且由位于电阻器接触组件(101a，101b)之间的沟槽179替换。
141.电阻器接触组件(101a，101b)包括形成在每个半导体材料条带140的第一端部部分上的第一电阻器接触组件101a，以及形成在每个半导体材料条带140的第二端部部分上的第二电阻器接触组件101b。第一电阻器接触组件101a和第二电阻器接触组件101b可形成在每个半导体材料条带140上。随后可例如通过灰化来移除光致抗蚀剂层177。
142.介电帽盖片材180s被分成在相应半导体材料条带140的第一端部部分上面的第一介电帽盖180a、在相应半导体材料条带140的第二端部部分上面的第二介电帽盖180b，以及位于沟槽179外部的外围介电帽盖180p。每个金属片材170s被分成在相应半导体材料条带140的第一端部部分上面的第一金属板170a、在相应半导体材料条带140的第二端部部分上面的第二金属板170b，以及位于沟槽179外部的外围金属板170p。半导体片材160被分成在相应半导体材料条带140的第一端部部分上面的第一半导体板160a、在相应半导体材料条带140的第二端部部分上面的第二半导体板160b，以及位于沟槽179外部的外围半导体板160p。
143.通常，在形成介电电阻器间隔物152和介电栅极间隔物58之后，介电帽盖片材180s、金属片材170s和半导体片材160的组合通过沟槽179被分成电阻器接触组件(101a，101b)和外围堆叠101p。沟槽179横向围绕电阻器接触组件(101a，101b)中的每一者，并且由外围堆叠101p横向围绕。外围堆叠201的电阻器接触组件(101a，101b)和内侧壁的所有侧壁物理地暴露于沟槽179。
144.每个第一电阻器接触组件101a包括第一半导体板160a、第一金属板170a和第一介电帽盖180a的堆叠。每个第二电阻器接触组件101b包括第二半导体板160b、第二金属板170b和第二介电帽盖180b的堆叠。外围堆叠101p包括外围半导体板160p、外围金属板170p和外围介电帽盖180p。第一半导体板160a、第二半导体板160b和外围半导体板160p是半导体片材160的图案化部分。第一金属板170a、第二金属板170b和外围金属板170p是金属片材170s的图案化部分。第一介电帽盖180a、第二介电帽盖180b和外围介电帽盖180p是介电帽盖片材180s的图案化部分。
145.沟槽179可横向围绕第一电阻器接触组件101a和第二电阻器接触组件101b中的每一者，并且可由外围堆叠101p横向围绕。在一个实施方案中，每个第一电阻器接触组件101a可包括其中包括开口的第一半导体板160a和延伸穿过第一半导体板160a中的开口并且接触相应半导体材料条带140的顶表面的第一区域的第一金属板170a，并且每个第二电阻器接触组件101b可包括其中包括开口的第二半导体板160b和延伸穿过第二半导体板160b中的开口并且接触相应半导体材料条带140的顶表面的第二区域的第二金属板170b。外围堆叠101p包括外围半导体板160p和外围金属板170p，并且与半导体材料条带140电隔离。外围半导体板160p包括与第一半导体板160a和第二半导体板160b相同的材料，并且外围金属板170p包括与第一金属板170a和第二金属板170b相同的材料。
146.参考图24a和图24b，至少一个接触级介电材料可沉积在第二电阻器隔离电介质150、电阻器接触组件(101a，101b)、外围堆叠101p和场效应晶体管上方以形成至少一个接触级介电层90。至少一个接触级介电层90可在第二电阻器隔离电介质150、电阻器接触组件
(101a，101b)、外围堆叠101p和场效应晶体管上方横向延伸，并且包括填充沟槽179并且接触第二电阻器隔离电介质150的向下突出部分。在一个实施方案中，至少一个接触级介电层90可包括介电衬垫90a和包括可平面化的介电材料的平面化介电层90b。例如，介电衬垫90a可包括介电扩散阻挡材料，诸如氮化硅，并且平面化介电层90b可包括未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃。介电衬垫90a的厚度可以在4nm至20nm的范围内，但是也可采用更小和更大的厚度。
147.至少一个接触级介电层的向下突出部分填充沟槽179。通常，外围堆叠101p包括由内侧壁(其可以是沟槽179的外侧壁)限定的开口，并且横向围绕电阻器接触组件(101a，101b)并且与电阻器接触组件(101a，101b)横向间隔开。至少一个接触级介电层90的向下突出部分可直接形成在第二电阻器隔离电介质150的表面上，该表面可以是第二电阻器隔离电介质150的顶表面或凹入水平表面。至少一个接触级介电层90的向下突出部分可直接形成在电阻器接触组件(101a，101b)的侧壁和外围堆叠101p的内侧壁上。至少一个接触级介电层90的向下突出部分可与第二电阻器隔离电介质150的顶表面接触，并且可通过第二电阻器隔离电介质150与半导体材料条带140竖直间隔开。
148.参考图25a和图25b，接触通孔结构(192，194，97，98，99)可通过电阻器结构或场效应晶体管的相应节点上的至少一个接触级介电层90形成。接触通孔结构(192，194，97，98，99)包括接触相应第一金属板170a的第一接触通孔结构192以及接触相应第二金属板170b的第二接触通孔结构194。虽然在图25a中示出了接触一个相应电阻器接触组件(101a，101b)的仅单个相应接触通孔结构(192，194)，但在另选构型中，两个或更多个相应接触通孔结构(192、194)可接触一个相应电阻器接触组件(101a，101b)。进一步，接触通孔结构(192，194，97，98，99)可包括接触相应源极区17的源极接触通孔结构97、接触相应漏极区19的漏极接触通孔结构99，以及接触复合栅极电极(48，78)中的相应一者的栅极接触通孔结构98。
149.参考图15a至图25b并且根据本公开的各种实施方案，提供了半导体结构，其包括位于包括衬底半导体层10的半导体衬底上的电阻器结构。电阻器结构包括：第一阻器隔离电介质130，其位于衬底半导体层10的第一衬底半导体部分10r的顶表面上；半导体材料条带140，其位于第一电阻器隔离电介质130的顶表面上；第一电阻器接触组件101a，其包括其中包括开口的第一半导体板160a和延伸穿过第一半导体板160a中的开口并且接触半导体材料条带140的顶表面的第一区域的第一金属板170a；第二电阻器接触组件101b，其包括其中包括开口的第二半导体板160b和延伸穿过第二半导体板160b中的开口并且接触半导体材料条带140的顶表面的第二区域的第二金属板170b；和外围堆叠101p，其包括外围半导体板160p和外围金属板170p并且与半导体材料条带140电隔离，其中外围半导体板160p包括与第一半导体板160a和第二半导体板160b相同的材料，并且外围金属板170p包括与第一金属板170a和第二金属板170b相同的材料。
150.在一个实施方案中，电阻器结构包括第二电阻器隔离电介质150，该第二电阻器隔离电介质接触半导体材料条带140的顶表面、第一半导体板160a的底表面和第二半导体板160b的底表面。在一个实施方案中，第二电阻器隔离电介质150接触外围半导体板160p的底表面。
151.在一个实施方案中，第二电阻器隔离电介质150接触第一金属板170a的侧壁、第二
金属板170b的侧壁和外围金属板170p的侧壁。在一个实施方案中，电阻器结构包括：附加第一电阻器隔离电介质130，其位于附加第一衬底半导体部分10r的顶表面上并且通过浅沟槽隔离结构20与第一电阻器隔离电介质130横向间隔开；和附加半导体材料条带140(例如，沿第二水平方向hd2与第一条带140间隔开的另一个条带140)，其位于附加第一电阻器隔离电介质130的顶表面上，通过浅沟槽隔离结构20与半导体材料条带140横向间隔开，并且接触第二电阻器隔离电介质150的底表面。
152.在一个实施方案中，第一金属板170a的底表面接触第一半导体板160a的顶表面；并且第一金属板170a的侧壁与第一半导体板160a的外侧壁竖直重合。在一个实施方案中，外围堆叠101p包括从外围堆叠101p的顶表面延伸到外围堆叠101p的底表面的开口，其中第一电阻器接触组件101a和第二电阻器接触组件101b位于外围堆叠101p中的开口内。介电电阻器间隔物152可横向环绕并且可接触外围堆叠101p的外侧壁。然而，第一电阻器接触组件101a和第二电阻器接触组件101b在其相应侧壁上不具有介电电阻器间隔物。
153.至少一个接触级介电层90在第一电阻器接触组件101a、第二电阻器接触组件101b和外围堆叠101p上横向延伸，并且包括突出到外围堆叠101p中的开口中的向下突出部分。在一个实施方案中，至少一个接触级介电层90的向下突出部分接触第一电阻器接触组件101a的侧壁、第二电阻器接触组件101b的侧壁、外围堆叠101p的内侧壁，以及介电电阻器间隔物152的外侧壁。
154.在一个实施方案中，半导体结构包括场效应晶体管，该场效应晶体管位于衬底半导体层10的第二衬底半导体部分10t上并且包括栅极电介质38，该栅极电介质包括与第一电阻器隔离电介质130相同的材料并且具有与该第一电阻器隔离电介质相同的厚度。在一个实施方案中，场效应晶体管包括半导体栅极电极48，该半导体栅极电极包括与半导体材料条带140相同的材料并且具有与该半导体材料条带相同的厚度。在一个实施方案中，场效应晶体管包括金属栅极电极78，该金属栅极电极包括与第一金属板170a和第二金属板170b中的每一者相同的材料并且具有与其相同的厚度。
155.可采用本公开的各种处理步骤以便与场效应晶体管的形成同时提供电容器结构和/或电阻器结构。栅极材料用作电容器结构和/或电阻器结构的部件。在一个实施方案中，电容器结构和/或电阻器结构可形成在与晶体管相同的半导体衬底上。电容器或电阻器结构中的至少一者可通过将栅极介电层图案化成栅极电介质并且图案化成第一节点电介质或第一电阻器隔离电介质，并且通过将半导体层图案化成栅极电极并且图案化成电容器或电阻器条带的第二电极而与场效应晶体管的形成同时形成。然后将触点形成到电容器或电阻器结构。在图案化电容器或电阻器触点之前，可在栅极电极上形成侧壁间隔物以减小对下面电容器或电阻器层的蚀刻损坏。
156.虽然前面提及特定优选实施方案，但是将理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由...组成”或词语“由...组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出采用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有
出版物、专利申请和专利均以引用方式全文并入本文。