半导体装置、记忆体装置及制造记忆体装置的方法与流程

1.本揭示案实施例是有关于半导体装置，尤其是关于记忆体装置及其制造方法。


背景技术：

2.由于各种电子组件(例如晶体管、二极管、电阻器、电容器等)的集成密度不断提高，半导体产业经历了快速成长。在大多数情况下，集成密度的改善是透过反复地缩减最小特征尺寸，这样的改善可使更多组件整合到给定区域中。


技术实现要素：

3.根据本揭示案的一个实施例，一种半导体装置包括沿横向方向延伸的第一导体结构。半导体装置包括沿垂直方向延伸的第一记忆体薄膜。第一记忆体薄膜与第一导体结构接触。半导体装置包括沿垂直方向延伸的第一半导体薄膜。第一半导体薄膜与第一记忆体薄膜接触，且第一半导体薄膜的末端分别与第一记忆体薄膜的末端对准。半导体装置包括沿垂直方向延伸的第二导体结构。半导体装置包括沿垂直方向延伸的第三导体结构。半导体装置包括沿垂直方向延伸的第四导体结构。第二导体结构及第四导体结构耦合第一半导体薄膜的末端，且第三导体结构耦合第一半导体薄膜的一部分，其中第一半导体薄膜的一部分在第一半导体薄膜的末端之间。
4.根据本揭示案的另一实施例，一种记忆体装置包括第一记忆体单元、第二记忆体单元、第三记忆体单元及第四记忆体单元。第一记忆体单元包括第一记忆体薄膜的第一部分及第一半导体薄膜的第一部分，第一记忆体薄膜及第一半导体薄膜沿垂直方向延伸。第二记忆体单元包括第一记忆体薄膜的第二部分及第一半导体薄膜的第二部分。第三记忆体单元包括第二记忆体薄膜的第一部分及第二半导体薄膜的第一部分，第二记忆体薄膜及第二半导体薄膜沿垂直方向延伸。第四记忆体单元包括第二记忆体薄膜的第二部分及第二半导体薄膜的第二部分。
5.根据本揭示案的又一实施例，一种制造记忆体装置的方法包括形成记忆体层，记忆体层是闭端的并且延伸穿过数个绝缘层及数个牺牲层的堆叠，其中绝缘层及牺牲层彼此交错配置。制造记忆体装置的方法包括形成半导体层，半导体层是闭端的并且延伸穿过堆叠。半导体层与记忆体层接触。制造记忆体装置的方法包括将记忆体层分离成记忆体层的第一部分及记忆体层的第二部分。制造记忆体装置的方法包括将半导体层分离成半导体层的第一部分及半导体层的第二部分。方法包括形成第一互连结构、第二互连结构、第三互连结构及第四互连结构。第一互连结构至第四互连结构中的每一者延伸穿过堆叠。第一互连结构及第三互连结构耦合半导体层的第一部分的末端，其中第二互连结构耦合半导体层的第一部分的中点。第一互连结构及第三互连结构耦合半导体层的第二部分的末端，其中第四互连结构耦合半导体层的第二部分的中点。
附图说明
6.阅读以下实施方法时搭配附图以清楚理解本揭示案的观点。应注意的是，根据业界的标准做法，各种特征并未按照比例绘制。事实上，为了能清楚地讨论，各种特征的尺寸可能任意地放大或缩小。
7.图1根据一些实施例绘示制造三维记忆体装置的实例方法的流程图；
8.图2、图3、图4、图5、图6、图7、图8、图9、图10、图11及图12根据一些实施例绘示由图1的方法制造的三维记忆体装置在各个制造阶段期间的透视图；
9.图13a及图13b根据一些实施例绘示图2至图12中所示的三维记忆体装置的截面图；
10.图14a、图14b、图14c及图14d根据一些其他实施例绘示图2至图12中所示的三维记忆体装置的截面图。
11.【符号说明】
12.100:方法
13.102、104、106、108、110、112、114、116、118、120、122:操作
14.200:三维(three-dimensional，3d)记忆体装置
15.201:基板
16.202:堆叠
17.204:绝缘层
18.206:牺牲层
19.302:柱状凹槽
20.402:记忆体层
21.402a、402b:部分/切割记忆体层
22.404:通道层
23.404a、404b:部分/切割通道层
24.406:绝缘层
25.406a、406b:部分
26.502:沟槽
27.602:绝缘层
28.702:字元线(word line，wl)沟槽
29.802:凹槽
30.902:wl
31.902-1a～902-5a:wl
32.902-1b～902-5b:wl
33.902-1c～902-5c:wl
34.1002:绝缘层
35.1102、1104:位元线(bit line，bl)凹槽
36.1106、1108:源极线(source line，sl)凹槽
37.1202、1204:bl
38.1206、1208:sl
39.1302:第一记忆体单元
40.1304:第二记忆体单元
41.1306:第三记忆体单元
42.1308:第四记忆体单元
43.1310:bl互连结构
44.1320:sl互连结构
45.1330:bl互连结构
46.1340、1342、1344、1346:通孔结构
47.s1、s2、s3、s4:弧长
48.x,y,z:参考坐标轴
具体实施方式
49.以下的揭示内容提供许多不同的实施例或范例，以展示本揭示案的不同特征。以下将揭示本揭示案各部件及其排列方式的特定范例，用以简化本揭示案叙述。当然，这些特定范例并非用于限定本揭示案。例如，若是本揭示案以下的发明内容叙述了将形成第一结构于第二结构之上或上方，即表示其包括了所形成的第一及第二结构是直接接触的实施例，亦包括了尚可将附加的结构形成于上述第一及第二结构之间，则第一及第二结构为未直接接触的实施例。此外，本揭示案说明中的各式范例可能使用重复的参照符号及/或用字。这些重复符号或用字的目的在于简化与清晰，并非用以限定各式实施例及/或所述外观结构之间的关系。
50.再者，为了方便描述附图中一元件或特征部件与另一(些)元件或特征部件的关系，可使用空间相关用语，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及例如此类用语。除了附图所绘示的方位外，空间相关用语亦涵盖使用或操作中的装置的不同方位。当装置被转向不同方位时(例如，旋转90度或者其他方位)，则其中所使用的空间相关形容词亦将依转向后的方位来解释。
51.一般而言，互补金属氧化物半导体(complementary metal oxide semiconductor，cmos)集成电路(integrated circuit，ic)中有两大类组件，即晶体管及导线。通过“缩减”，晶体管的效能及密度通常会提高，这有助于提高ic效能及功能。然而，将晶体管连接在一起的导线(互连件)会随着这种缩放而降低效能。这种情况通常是导线对ic的效能、功能及功耗的贡献很大。半导体装置或晶片的三维(three-dimensional，3d)堆叠是解决导线问题的一种途径。通过以三维而不是二维配置晶体管，ic中的晶体管可以彼此放置得更近。这样可减短导线长度并保持较低的布线延迟。
52.例如，已提出一种3d记忆体装置，其中记忆体单元在基板上沿垂直方向堆叠。一般而言，此类3d记忆体装置包括配置在相应层中的多个记忆体单元(有时称为记忆体串)。不同层中的记忆体单元共用同一个通道，可以形成通心粉形状。然而，在现存的3d记忆体装置中，每层中记忆体单元的密度(例如，二维密度)通常是有限的。因此，为了进一步增加记忆体装置的总(3d)密度，强制增加若干层，这会导致各种制造问题。例如，当层数增加时，3d记忆体装置的各种互连结构(例如，位元线(bit line，bl)、源极线(source line，sl))的深宽比需要相应地增加，这会给制造带来很大的挑战。因此，现存的3d记忆体装置在每个方面都
尚未完全令人满意。
53.本揭示案的实施例是有关于形成半导体装置，特别是在形成3d记忆体装置。如本文所揭露的3d记忆体装置包括记忆体层堆叠，每个记忆体层具有扩展数量的记忆体单元。例如，所揭露的3d记忆体装置的每个记忆体层包括至少四个记忆体单元。这四个记忆体单元中的两个可以共用通道薄膜的第一离散部分，而其他两个记忆体单元可以共用同一通道薄膜的第二离散部分。此外，可以经由共同源极线(source line，sl)及两条位元线(bit line，bl)独立存取(例如，读取、写入)全部四个记忆体单元。与现存的3d记忆体装置(如上所述)相比，所揭露的3d记忆体装置在每个记忆体层可以具有至少四倍的密度(即，至少4倍的二维密度)。因此，在不增加记忆体层数的情况下，所揭露的3d记忆体装置的总密度仍可显著增加。
54.图1示出根据本揭示案的一或多个实施例的形成记忆体装置的方法100的流程图。例如，方法100的至少一些操作(或步骤)可以用于形成三维(three-dimensional，3d)记忆体装置，这类3d记忆体装置具有多个彼此横向分离的记忆体串，每个记忆体串具有多个彼此垂直配置的记忆体层，且每个记忆体层具有多个独立操作的记忆体单元。
55.应当注意，方法100仅为实例，并不旨在限制本揭示案。因此，应当理解，可以在图1的方法100之前、期间及/或之后提供额外的操作，且一些其他操作可在本文中仅简要描述。在一些实施例中，方法100的操作可分别与在如图2、图3、图4、图5、图6、图7、图8、图9、图10、图11及图12所示的各个制造阶段的实例3d记忆体装置的透视图相关联，这将在下文进一步详细论述。
56.简而言之，方法100始于操作102，提供绝缘层及牺牲层的堆叠在基板上方。方法100继续操作104，形成多个柱状凹槽。方法100继续操作106，沉积多个记忆体层及多个通道层。方法100继续操作108，切割记忆体层及通道层中的每一者。方法100继续操作110，填充绝缘材料。方法100继续操作112，形成多个字元线(word line，wl)沟槽。方法100继续操作114，移除堆叠中的牺牲层。方法100继续操作116，形成多个wl。方法100继续操作118，填充绝缘材料。方法100继续操作120，形成多个位元线(bit line，bl)凹槽及多个源极/选择线(source/select line，sl)凹槽。方法100继续到形成多个bl及多个sl的操作122。
57.对应于图1的操作102，图2是根据各种实施例的3d记忆体装置200在其中一个制造阶段的透视图，其中制造阶段中的3d记忆体装置200包括于半导体基板201上方的堆叠202。
58.基板201可以是半导体基板，例如主体半导体、绝缘体上半导体(semiconductor-on-insulator，soi)基板等，其可以经掺杂(例如，用p型或n型掺杂剂掺杂)或未经掺杂。基板201可以是晶圆，例如硅晶圆。通常，soi基板包括形成于绝缘体层上的一层半导体材料。绝缘体层可以是例如埋氧化物(buried oxide，box)层、氧化硅层等。绝缘体层设置在基板上，通常为硅或玻璃基板。亦可使用其他基材，例如多层或梯度基板。在一些实施例中，基板201的半导体材料可包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，包括sige、gaasp、allnas、algaas、gainas、gainp及/或gainasp；或其组合。其他材料在本揭示案的范畴内。
59.堆叠202包括多个绝缘层204及多个牺牲层206沿垂直方向(例如，z方向)彼此交错堆叠在基板201上方。尽管在图2所示的实施例中示出六个绝缘层204及五个牺牲层206，但是应当理解，堆叠202可以包括彼此交错堆叠的任何数量的绝缘层及任何数量的牺牲层，同
时仍在本揭示案的范畴内。
60.此外，虽然在图2所示的实施例中堆叠202直接接触基板201，但应当理解堆叠202可以与基板201的顶表面分离。例如，多个(平面及/或非平面)晶体管可以形成于基板201上方，且多个金属化层可以形成于基板201与堆叠202之间，每个金属化层包括多个电性连接这些晶体管的触点。如本文所用，交错堆叠的绝缘层204及牺牲层206可以意指牺牲层206中的每一者邻接两个相邻的绝缘层204。绝缘层204可以具有相同的厚度，或可以具有不同的厚度。牺牲层206可以具有相同的厚度，或可以具有不同的厚度。在一些实施例中，堆叠202可以开始于绝缘层204(如图2所示)或牺牲层206(在一些其他实施例中)。
61.绝缘层204可以包括至少一种绝缘材料。可用于绝缘层204的绝缘材料包括但不限于氧化硅(包括掺杂或未掺杂的硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(organosilicate glass，osg)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物(例如，氧化铝、氧化铪等)的介电金属氧化物及其硅酸盐、介电金属氧氮化物及其硅酸盐，以及有机绝缘材料。其他绝缘材料在本揭示案的范畴内。在一个实施例中，绝缘层204包括氧化硅。
62.牺牲层206可以包括绝缘材料、半导体材料或导电材料。牺牲层206的材料是可以随后对绝缘层204的材料选择性地移除的牺牲材料。牺牲层206的非限制性实例包括氮化硅、非晶半导体材料(例如非晶硅)及多晶半导体材料(例如多晶硅)。在一个实施例中，牺牲层206可以是包括氮化硅的隙壁材料层或包括硅或锗中的至少一者的半导体材料。其他材料在本揭示案的范畴内。
63.堆叠202可以通过在基板201上方交替沉积绝缘层204及牺牲层206的相应材料来形成。在一些实施例中，可以例如通过化学气相沉积(chemical vapor deposition，cvd)来沉积绝缘层204中的一者，随后例如使用cvd或原子层沉积(atomic layer deposition，ald)来沉积牺牲层206中的一者。形成堆叠202的其他方法在本揭示案的范畴内。
64.对应于图1的操作104，图3是根据各种实施例的3d记忆体装置200在其中一个制造阶段的透视图，其中制造阶段中的3d记忆体装置200包括多个柱状凹槽302。
65.在横向方向上，柱状凹槽302彼此分离。例如，当从顶部观察时，每个柱状凹槽302不与另一个柱状凹槽302合并或以其他方式接触。在垂直方向上，柱状凹槽302中的每一者穿透堆叠202。例如，柱状凹槽302可以各自穿透堆叠202(从最底部绝缘层204到最顶部绝缘层204，请参照图2)。在一些其他实施例中，柱状凹槽302可以部分地延伸穿过堆叠202。在图2所示的实施例中，柱状凹槽302各自形成为圆柱状，其中柱状凹槽302在从顶部观察时呈圆形。然而，应当理解，柱状凹槽302可以具有各种其他形状中的任何一种，同时仍在本揭示案的范畴内。例如，如在后续的图14a、图14b、图14c及图14d所论述，柱状凹槽302可以具有椭圆形、矩形或菱形(当从顶部观察时)。
66.对应于图1的操作106，图4是根据各种实施例的3d记忆体装置200在其中一个制造阶段的透视图，其中制造阶段的3d记忆体装置200包括多个记忆体层402及多个通道层404位于柱状凹槽302中。
67.如图所示，在每个柱状凹槽302中，沿着柱状凹槽302的内侧壁(例如，共形及径向)形成记忆体层402，且沿着记忆体层402的内侧壁(例如，共形及径向)形成通道层404。因此，记忆体层402及通道层404中的每一者形成为沿z方向延伸的管结构。在一些实施例中，当从
顶部观察时，记忆体层402及通道层404中的每一者可形成为闭端层。换言之，记忆体层402及通道层404中的每一者不具有沿x方向及y方向的开口端。在一些实施例中，记忆体层402及通道层404可以不完全填充柱状凹槽302。在形成记忆体层402及通道层404之后，柱状凹槽302可以填充绝缘层406(例如，具有与绝缘层204的材料相似的材料)，随后进行化学机械研磨(chemical mechanical polishing，cmp)制程。
68.在各种实施例中的一者中，记忆体层402可以包括铁电材料，例如锆钛酸铅(lead zirconate titanate，pzt)、pbzr/tio3、batio3、pbtio2或其组合。然而，应当理解，记忆体层402可以包括适合用于记忆体装置中的各种其他材料中的任何一种，同时仍在本揭示案的范畴内。例如，记忆体层402可包括选自由以下各项所组成的群组的材料：hfo2、hr
1-x
zr
x
o2、zro2、tio2、nio、tao
x
、cu2o、nb2o5、alo
x
及其组合。在形成柱状凹槽302之后，可以在工作件上方沉积毯覆式记忆体层402以作为连续式衬垫结构，沉积方式可为共形沉积方法，例如原子层沉积(atomic layer deposition，ald)或化学气相沉积(chemical vapor deposition，cvd)。其他沉积方法在本揭示案的范畴内。
69.通道层404可以包括掺杂或未掺杂的半导体材料，例如si(例如，多晶硅或非晶硅)、ge、sige、碳化硅(silicon carbide，sic)、氧化铟镓锌(indium gallium zinc oxide，igzo)、氧化铟锡(indium tin oxide，ito)、氧化铟锌(indium zinc oxide，izo)、氧化铟钨(indium tungsten oxide，iwo)或其组合。在沉积毯覆式记忆体层402之后，可以在工作件上方沉积毯覆式通道层404以作为连续衬垫结构，沉积方式可为共形沉积方法，例如原子层沉积(atomic layer deposition，ald)或化学气相沉积(chemical vapor deposition，cvd)。其他沉积方法在本揭示案的范畴内。接着，在工作件上方沉积毯覆式绝缘层406以填充柱状凹槽302，随后进行cmp制程，前述制程可以自对准每个柱状凹槽302中的记忆体层402、通道层404及绝缘层406。
70.对应于图1的操作108，图5是根据各种实施例的3d记忆体装置200在其中一个制造阶段的透视图，其中制造阶段中的3d记忆体装置200包括每个柱状凹槽302中的记忆体层402、通道层404及绝缘层406是被切割的。
71.在用记忆体层402、通道层404及绝缘层406填充每个柱状凹槽302后，可以形成多个沟槽502以切割或以其他方式分离每个柱状凹槽302中的记忆体层402、通道层404及绝缘层406。例如在图5中，沟槽502沿z方向以及x方向延伸。此外，沟槽502可以横跨柱状凹槽302的中间部分(例如，沿着每个柱状凹槽302中的记忆体层402、通道层404及绝缘层406的直径)。因此，每个沟槽502可以将一或多个柱状凹槽302中的记忆体层402、通道层404及绝缘层406分离成相应的两个单独部分。
72.作为图5中的代表性实例，将柱状凹槽302中的一者中的记忆体层402、通道层404及绝缘层406分别切割或分离成记忆体层402的部分402a及部分402b、通道层404的部分404a及部分404b、绝缘层406的部分406a及部分406b。记忆体层402的分离或切割部分有时可分别被称为切割记忆体层(段或其他薄膜)402a及402b，且通道层404的分离或切割部分有时可分别被称为切割通道层(段或其他薄膜)404a及404b。取决于沟槽502的纵向方向，记忆体层402、通道层404及绝缘层406的分离部分位于沟槽502的相对侧，其中相对侧的方向垂直于沟槽502的纵向方向。例如，沟槽502沿x方向延伸，这可导致记忆体层402、通道层404及绝缘层406的分离部分位于y方向的沟槽502的相对侧上。
73.可以通过使用蚀刻制程在工作件上方形成沟槽502。例如，可以在工作件上方形成至少暴露每个填充柱状凹槽302的中间部分的图案化遮罩层(未图示)，并执行蚀刻制程以形成沟槽502。蚀刻制程可包括例如反应离子蚀刻(reactive ion etch，rie)制程、中性束蚀刻(neutral beam etch，nbe)制程等或其组合。蚀刻制程可以是非等向性的，这允许沟槽502具有几乎垂直的内侧壁。
74.对应于图1的操作110，图6是根据各种实施例的3d记忆体装置200在其中一个制造阶段的透视图，其中制造阶段中的3d记忆体装置200包括绝缘层602。
75.在一些实施例中，绝缘层602(例如，具有与绝缘层204及绝缘层406的材料类似的材料)可以填充沟槽502。因此，绝缘层602可以电性隔离记忆体层402及通道层404中的每一者的切割部分。例如在图6中，绝缘层602可以将切割记忆体层402a与402b电性隔离，并将切割通道层404a与404b电性隔离。此外，通过用绝缘层602填充沟槽502，切割记忆体层402a与402b以及切割通道层404a与404b中的每一者的两个(开口)端均可与绝缘层602接触。绝缘层602可以例如通过例如原子层沉积(atomic layer deposition，ald)或化学气相沉积(chemical vapor deposition，cvd)的沉积方法用上述绝缘材料形成。接着，可执行cmp制程以平坦化绝缘材料从而形成绝缘层602，如图6所示。
76.对应于图1的操作112，图7是根据各种实施例的3d记忆体装置200在其中一个制造阶段的透视图，其中制造阶段中的3d记忆体装置200包括多个字元线(word line，wl)沟槽702。
77.在一些实施例中，沿第一方向延伸的wl沟槽702可以形成于不同组柱状凹槽302之间，其中不同组柱状凹槽302是沿垂直于第一方向的第二方向彼此隔开。如图所示，形成的wl沟槽702可以沿y方向隔开第一组填充柱状凹槽302(沿x方向设置)与第二组填充柱状凹槽302(沿x方向设置)。此外，形成的wl沟槽702可以暴露绝缘层204及牺牲层206的剩余部分的侧壁。在一些实施例中，绝缘层204及牺牲层206的剩余部分设置在介于wl沟槽702及记忆体层402之间。
78.可以通过使用蚀刻制程在工作件上方形成wl沟槽702。例如，可以在工作件上方形成暴露相邻柱状凹槽302之间的绝缘层204的部分的图案化遮罩层(未图示)，并执行蚀刻制程以形成wl沟槽702。蚀刻制程可包括例如反应离子蚀刻(reactive ion etch，rie)制程、中性束蚀刻(neutral beam etch，nbe)制程等或其组合。蚀刻制程可以是非等向性的，这允许wl沟槽702各自具有几乎垂直的内侧壁。
79.对应于图1的操作114，图8是根据各种实施例的3d记忆体装置200在其中一个制造阶段的透视图，其中制造阶段包括移除牺牲层206。
80.如图所示，堆叠202的(剩余的)牺牲层206中的每一者可以横向凹陷(例如，移除)以形成多个凹槽802，代替牺牲层206。可以通过执行蚀刻制程(有时称为回缩(pull-back)制程)穿过wl沟槽702来使牺牲层206凹陷，此蚀刻制程对绝缘层204选择性地蚀刻牺牲层206。换言之，绝缘层204可以在整个蚀刻制程中保持基本完整。因此，每个wl沟槽702(在回缩制程之后)可以具有钉锤状轮廓(mace-like profile)的内侧壁(例如，随着凹槽802延伸，其中各个凹槽802横向延伸到相邻绝缘层204之间)。如图8所示，横向延伸的凹槽802可以暴露每个记忆体层402在z方向上的不同部分。
81.回缩制程可以包括使用湿蚀刻溶液的湿蚀刻制程，或可以是将蚀刻剂以气相引入
到wl沟槽702中的气相(干)蚀刻制程。在牺牲层206包括氮化硅且绝缘层204包括氧化硅的实例中，回缩制程可以包括湿蚀刻制程，其中工作件浸入包括磷酸(h3po4)的湿蚀刻槽内，湿蚀刻制程对氧化硅及绝缘层204的各种其他材料选择性地蚀刻牺牲层206的氮化硅。蚀刻牺牲层206的其他方法在本揭示案的范畴内。
82.对应于图1的操作116，图9是根据各种实施例的3d记忆体装置200在其中一个制造阶段的透视图，其中制造阶段中的3d记忆体装置200包括多个wl902。
83.可以通过用金属材料填充凹槽802来形成wl902。金属材料可选自由以下各项所组成的群组：铝、钨、氮化钨、铜、钴、银、金、铬、钌、铂、钛、氮化钛、钽、氮化钽、镍、铪及其组合。其他金属材料在本揭示案的范畴内。可以通过利用例如化学气相沉积(chemical vapor deposition，cvd)、物理气相沉积(physical vapor deposition，pvd)、无电电镀、电镀或其组合用上述金属材料覆盖工作件来形成wl902。随后，可以进行回蚀制程以移除wl沟槽702中的多余金属材料。形成wl902的其他方法在本揭示案的范畴内。
84.沿横向方向(例如，沿x方向)延伸的wl902可经由切割记忆体层402的多个(垂直隔开的)部分耦合切割通道层404的多个(垂直隔开的)部分。例如，在图10中，wl902-1a可以经由切割记忆体层402a的对应的多个部分耦合(例如，电性耦合)切割通道层404a的多个部分；wl902-2a可以经由切割记忆体层402a的对应的多个部分耦合(例如，电性耦合)切割通道层404a的多个部分；wl902-3a可以经由切割记忆体层402a的对应的多个部分耦合(例如，电性耦合)切割通道层404a的多个部分；wl902-4a可以经由切割记忆体层402a的对应的多个部分耦合(例如，电性耦合)切割通道层404a的多个部分；wl902-5a可以经由切割记忆体层402a的对应的多个部分耦合(例如，电性耦合)切割通道层404a的多个部分。
85.类似地，wl902-1b可以经由切割记忆体层402b的多个部分耦合(例如，电性耦合)切割通道层404b的多个部分；wl902-2b可以经由切割记忆体层402b的多个部分耦合(例如，电性耦合)切割通道层404b的多个部分；wl902-3b可以经由切割记忆体层402b的多个部分耦合(例如，电性耦合)切割通道层404b的多个部分；wl902-4b可以经由切割记忆体层402b的多个部分耦合(例如，电性耦合)切割通道层404b的多个部分；wl902-5b可以经由切割记忆体层402b的多个部分耦合(例如，电性耦合)切割通道层404b的多个部分。
86.如下文将讨论的，每个wl902可以在每一层闸控多个记忆体单元。例如，wl902-1a可闸控由切割记忆体层402a及切割通道层404a形成的记忆体单元，其中记忆体层402a及切割通道层404a在x方向分隔开的柱状凹槽302中；且wl902-1b(与wl902-1a处于同一层)可闸控由切割记忆体层402b及切割通道层404b形成的记忆体单元，其中切割记忆体层402b及切割通道层404b在x方向分隔开的柱状凹槽302中。在一些实施例中，当一层中具有多个wl，且wl可对应地闸控记忆体单元时，这一层有时候可被称为记忆体层。
87.例如，wl902-1a及wl902-1b可以被称为设置在第一记忆体层(其可包括任意数量的wl)中；wl902-2a及wl902-2b可以被称为设置在第二记忆体层(其可以包括任何数量的wl)中；wl902-3a及wl902-3b可以被称为设置在第三记忆体层(其可以包括任意数量的wl)中；wl902-4a及wl902-4b可以被称为设置在第四记忆体层(其可以包括任何数量的wl)中；且wl902-5a及wl902-5b可以被称为配置在第五记忆体层(其可以包括任何数量的wl)中。在一些实施例中，不同记忆体层中的wl可以利用插入的绝缘层204彼此电性隔离。
88.对应于图1的操作118，图10是根据各种实施例的3d记忆体装置200在其中一个制
造阶段的透视图，其中制造阶段中的3d记忆体装置200包括绝缘层1002。
89.在一些实施例中，绝缘层1002(例如，具有与绝缘层204、406及602的材料类似的材料)可以填充wl沟槽702中的每一者。因此，绝缘层1002可以在其相对侧上将不同组的wl902电性隔离，且绝缘层602亦可以在其相对侧上将不同组的wl902电性隔离。例如在图10中，绝缘层602可以将wl902-1a至wl902-5a与wl902-1b至wl902-5b电性隔离，且绝缘层1002可以将wl902-1b至wl902-5b与wl902-1c到wl902-5c电性隔离。绝缘层1002可以例如通过例如原子层沉积(atomic layer deposition，ald)或化学气相沉积(chemical vapor deposition，cvd)的沉积方法用上述绝缘材料形成。接着，可执行cmp制程以平坦化绝缘材料从而形成绝缘层1002，如图10所示。
90.对应于图1的操作120，图11是根据各种实施例的3d记忆体装置200在其中一个制造阶段的透视图，其中制造阶段中的3d记忆体装置200包括多个bl凹槽(例如bl凹槽1102及bl凹槽1104)以及多个sl凹槽(sl凹槽1106及sl凹槽1108)在各个柱状凹槽302中。
91.bl凹槽1102及bl凹槽1104通过蚀刻绝缘层602的相应不同部分而形成。在一些实施例中，bl凹槽1102及bl凹槽1104可以形成有足够大的尺寸以再次暴露切割通道层404的末端。例如在图11中，bl凹槽1102在形成时可暴露切割通道层404a的一端及切割通道层404b的一端；且bl凹槽1104在形成时可暴露切割通道层404a的另一端及切割通道层404b的另一端。bl凹槽1102及bl凹槽1104中的每一者可以穿透堆叠202。在图11所示的实施例中，bl凹槽1102及bl凹槽1104各自形成为圆柱形，其中当从顶部观察时，bl凹槽1102及bl凹槽1104具有以圆形为主的形状，其中部分圆形被切割通道层切掉。然而，应当理解，bl凹槽1102及bl凹槽1104可以具有各种其他形状中的任何一种，同时仍在本揭示案的范畴内。例如，bl凹槽1102及bl凹槽1104可以具有以椭圆形为主的形状、以矩形为主的形状或以菱形为主的形状(当从顶部观察时)。
92.sl凹槽1106及sl凹槽1108通过蚀刻绝缘层406的相应的不同部分而形成。此外，sl凹槽1106及sl凹槽1108可以形成为沿y方向彼此对准，从而允许sl凹槽1106及sl凹槽1108通过共同互连结构彼此连接，这将在下文论述。在一些实施例中，sl凹槽1106及sl凹槽1108中的每一者可以形成为暴露切割通道层的中间部分。例如在图11中，sl凹槽1106在形成时可以暴露切割通道层404a的中间部分；且sl凹槽1108在形成时可以暴露切割通道层404b的中间部分。sl凹槽1106及sl凹槽1108中的每一者可以穿透堆叠202。在图11所示的实施例中，sl凹槽1106及sl凹槽1108各自形成为圆柱形，其中当从顶部观察时，sl凹槽1106及sl凹槽1108具有以圆形为主的形状，其中部分圆形被切割通道层切掉。然而，应当理解，sl凹槽1106及sl凹槽1108可以具有各种其他形状中的任何一种，同时仍在本揭示案的范畴内。例如，sl凹槽1106及sl凹槽1108可以具有以椭圆形为主的形状、以矩形为主的形状或以菱形为主的形状(当从顶部观察时)。
93.对应于图1的操作122，图12是根据各种实施例的3d记忆体装置200在其中一个制造阶段的透视图，其中制造阶段中的3d记忆体装置200包括多个bl(例如bl1202及bl1204)以及多个sl(sl1206及sl1208)在各个柱状凹槽302中。
94.可以通过用金属材料分别填充bl凹槽1102及bl凹槽1104来形成bl1202及bl1204。金属材料可选自由以下各项所组成的群组：铝、钨、氮化钨、铜、钴、银、金、铬、钌、铂、钛、氮化钛、钽、氮化钽、镍、铪及其组合。其他金属材料在本揭示案的范畴内。在一些其他实施例
中，可以通过用半导体材料分别填充bl凹槽1102及bl凹槽1104来形成bl1202及bl1204。此类半导体材料的非限制性实例包括硅(例如，多晶硅或非晶硅)、锗、硅锗、碳化硅(silicon carbide，sic)、氧化铟镓锌(indium gallium zinc oxide，igzo)、氧化铟锡(indium tin oxide，ito)、氧化铟锌(indium zinc oxide，izo)、氧化铟钨(indium tungsten oxide，iwo)或其组合。可以通过利用例如化学气相沉积(chemical vapor deposition，cvd)、物理气相沉积(physical vapor deposition，pvd)、无电电镀、电镀或其组合用上述金属或半导体材料覆盖工作件(例如，以填充bl凹槽)来形成bl1202及bl1204。这之后可以是cmp制程。形成bl的其他方法在本揭示案的范畴内。
95.类似地，可以通过用金属材料分别填充sl凹槽1106及sl凹槽1108来形成sl1206及sl1208。金属材料可选自由以下各项所组成的群组：铝、钨、氮化钨、铜、钴、银、金、铬、钌、铂、钛、氮化钛、钽、氮化钽、镍、铪及其组合。其他金属材料在本揭示案的范畴内。在一些其他实施例中，可以通过用半导体材料分别填充sl凹槽1106及sl凹槽1108来形成sl1206及sl1208。此类半导体材料的非限制性实例包括si(例如，多晶硅或非晶硅)、ge、sige、碳化硅(silicon carbide，sic)、氧化铟镓锌(indium gallium zinc oxide，igzo)、氧化铟锡(indium tin oxide，ito)、氧化铟锌(indium zinc oxide，izo)、氧化铟钨(indium tungsten oxide，iwo)或其组合。在形成bl的同时，可以通过利用例如化学气相沉积(chemical vapor deposition，cvd)、物理气相沉积(physical vapor deposition，pvd)、无电电镀、电镀或其组合用上述金属或半导体材料覆盖工作件(例如，以填充sl凹槽)来形成sl1206及sl1208。这之后可以是同一cmp制程。形成sl的其他方法在本揭示案的范畴内。
96.图13a是根据各种实施例的3d记忆体装置200的一部分的截面图。在形成bl1202～1204及sl1206～1208时，每个填充柱状凹槽302中的不同记忆体层可定义出数个记忆体单元。再者，每个记忆体层可以定义数个记忆体单元。此类彼此垂直配置的记忆体单元有时可称为记忆体串。在图13a中，示出3d记忆体装置200的一部分，此部是处于第一记忆体层的其中一个填充柱状凹槽302，其中设置有wl902-1a及wl902-1b。
97.根据本揭示案的各种实施例，第一记忆体单元1302可以由切割通道层404a的一部分(例如，切割通道层404a于图13a中的sl1206的下部部分)定义，切割通道层404a的末端分别可操作地(及实体地)耦合bl1202及sl1206。切割通道层404a的这一部分可充当记忆体单元1302的通道，其通道长度由弧长s1决定。wl902-1a可以经由切割记忆体层402a的一部分(例如，切割记忆体层402a相对于图13a中的sl1206的下部部分)来闸控此类通道。
98.根据本揭示案的各种实施例，第二记忆体单元1304可以由切割通道层404a的一部分(例如，切割通道层404a于图13a中的sl1206的上部部分)定义，切割通道层404a的末端分别可操作地(及实体地)耦合bl1204及sl1206。切割通道层404a的这一部分可充当记忆体单元1304的通道，其通道长度由弧长s2决定。wl902-1a可以经由切割记忆体层402a的一部分(例如，切割记忆体层402a于图13a中的sl1206的上部部分)来闸控此类通道。
99.根据本揭示案的各种实施例，第三记忆体单元1306可以由切割通道层404b的一部分(例如，切割通道层404b于图13a中的sl1208的上部部分)定义，切割通道层404b的末端分别可操作地(及实体地)耦合bl1204及sl1208。切割通道层404b的这一部分可充当记忆体单元1306的通道，其通道长度由弧长s3决定。wl902-1b可以经由切割记忆体层402b的一部分(例如，切割记忆体层402b相对于图13a中的sl1208的上部部分)来闸控此类通道。
100.根据本揭示案的各种实施例，第四记忆体单元1308可以由切割通道层404b的一部分(例如，切割通道层404b于图13a中的sl1208的下部部分)定义，切割通道层404b的末端分别可操作地(及实体地)耦合bl1202及sl1208。切割通道层404b的这一部分可充当记忆体单元1308的通道，其通道长度由弧长s4决定。wl902-1b可以经由切割记忆体层402b的一部分(例如，切割记忆体层402b于图13a中的sl1208的下部部分)来闸控此类通道。
101.根据各种实施例，为了适当地(例如，单独地)存取记忆体单元1302至1308，bl1202及bl1204可以电性耦合不同bl互连结构，且sl1206及sl1208可以电性耦合共同sl互连结构。例如在图13b中，bl1202经由通孔结构1340耦合bl互连结构1310；sl1206及sl1208分别经由通孔结构1342及1344耦合共同sl互连结构1320；且bl1204经由通孔结构1346耦合bl互连结构1330。因此，为了选择记忆体单元1302至1308中的一者(例如，用于程序设计、读取或擦除)，分别施加在互连结构1310、1320及1330以及wl902-1a及wl902-1b上的电压可遵循如下所示的表i。
102.表i
[0103][0104]
应当注意，表i是关于在记忆体层中的一者操作记忆体单元。为了在另一记忆体层操作记忆体单元，对应的wl902应施加适当的v
wl
。例如，为了存取处于记忆体单元1302正上
方的第二记忆体层的四个记忆体单元中的一者，wl902-2a施加有v
wl
，而bl互连结构1310及1330仍然可以分别施加有v
bl
及0伏。
[0105]
图14a、图14b、图14c及图14d示出根据各种实施例的切割记忆体层402a及402b、切割通道层404a及404b、bl1202及1204及/或sl1206及1208的各种其他轮廓。图14a至图14d各自为在一个记忆体层的一个填充柱状列中包括四个记忆体单元的3d记忆体装置200的一部分的截面图。
[0106]
首先参考图14a，在被切割之前，记忆体层402及通道层404可以各自形成为椭圆形。在被切割(例如，图1的操作108)之后，切割记忆体层402a及402b可以得到以椭圆形为主的轮廓，它们各自的末端敞开以与绝缘层(例如，绝缘层602)接触。类似地，切割通道层404a及404b亦可以得到以椭圆形为主的轮廓，它们各自的末端敞开以与一对bl(例如，bl1202及bl1204)接触。在图14a所示的实施例中，bl1202～1204中的每一者及sl1206～1208中的每一者可以形成为曲面形状，其中一或多个部分被切割通道层404a及/或404b切掉。
[0107]
首先参考图14b，在被切割之前，记忆体层402及通道层404可以各自形成为多边形(例如，矩形、正方形)。在被切割(例如，图1的操作108)之后，切割记忆体层402a及402b可以得到以多边形为主的轮廓，它们各自的末端敞开以与绝缘层(例如，绝缘层602)接触。类似地，切割通道层404a及404b亦可以得到以多边形为主的轮廓，它们各自的末端敞开以与一对bl(例如，bl1202及bl1204)接触。在图14b所示的实施例中，bl1202～1204中的每一者及sl1206～1208中的每一者可以形成为曲面形状，其中一或多个部分被切割通道层404a及/或404b切掉。
[0108]
接着，在图14c，在被切割之前，记忆体层402及通道层404可以各自形成为多边形(例如，矩形、正方形)。在被切割(例如，图1的操作108)之后，切割记忆体层402a及402b可以得到以多边形为主的轮廓，它们各自的末端敞开以与绝缘层(例如，绝缘层602)接触。类似地，切割通道层404a及404b亦可以得到以多边形为主的轮廓，它们各自的末端敞开以与一对bl(例如，bl1202及bl1204)接触。在图14c所示的实施例中，bl1202～1204中的每一者及sl1206～1208中的每一者可以形成为多边形的形状，其中一或多个部分被切割通道层404a及/或404b切掉。
[0109]
然后参考图14d，在被切割之前，记忆体层402及通道层404可以各自形成为多边形(例如，菱形)。在被切割(例如，图1的操作108)之后，切割记忆体层402a及402b可以得到以多边形为主的轮廓，它们各自的末端敞开以与绝缘层(例如，绝缘层602)接触。类似地，切割通道层404a及404b亦可以得到基于多边形的轮廓，它们各自的末端敞开以与一对bl(例如，bl1202及bl1204)接触。在图14d所示的实施例中，bl1202～1204中的每一者及sl1206～1208中的每一者可以形成为曲面形状，其中一或多个部分被切割通道层404a及/或404b切掉。
[0110]
在本揭示案的一个态样中，揭露一种半导体装置。半导体装置包括沿横向方向延伸的第一导体结构。半导体装置包括沿垂直方向延伸的第一记忆体薄膜。第一记忆体薄膜与第一导体结构接触。半导体装置包括沿垂直方向延伸的第一半导体薄膜。第一半导体薄膜与第一记忆体薄膜接触，且第一半导体薄膜的末端分别与第一记忆体薄膜的末端对准。半导体装置包括沿垂直方向延伸的第二导体结构。半导体装置包括沿垂直方向延伸的第三导体结构。半导体装置包括沿垂直方向延伸的第四导体结构。第二导体结构及第四导体结
构耦合第一半导体薄膜的末端，且第三导体结构耦合第一半导体薄膜的一部分，其中第一半导体薄膜的一部分在第一半导体薄膜的末端之间。
[0111]
在一些实施例中，半导体装置进一步包括沿横向方向延伸的第五导体结构、沿垂直方向延伸的第二记忆体薄膜，其中第二记忆体薄膜与第五导体结构接触。半导体装置还包括沿垂直方向延伸的第二半导体薄膜，其中第二半导体薄膜与第二记忆体薄膜接触，并且第二半导体薄膜的数个末端分别与第二记忆体薄膜的数个末端对准。半导体装置还包括沿垂直方向延伸的第六导体结构。第二导体结构及第四导体结构耦合第二半导体薄膜的这些末端，且第六导体结构耦合第二半导体薄膜的一部分，其中第二半导体薄膜的此部分在第二半导体薄膜的这些末端之间。
[0112]
在一些实施例中，第一导体结构与第五导体结构通过介电层的至少第一部分及第二部分彼此电性隔离。在一些实施例中，介电层的第一部分及第二部分各自沿垂直方向及横向方向延伸。在一些实施例中，第三导体结构与第六导体结构彼此电性耦合。在一些实施例中，第二导体结构与第四导体结构彼此电性隔离。在一些实施例中，第一导体结构、第一记忆体薄膜的第一部分、第一半导体薄膜的第一部分、第二导体结构及第三导体结构作为第一记忆体单元进行操作。第一导体结构、第一记忆体薄膜的第二部分、第一半导体薄膜的第二部分、第四导体结构及第三导体结构作为第二记忆体单元进行操作。第五导体结构、第二记忆体薄膜的第一部分、第二半导体薄膜的第一部分、第二导体结构及第六导体结构作为第三记忆体单元进行操作。第五导体结构、第二记忆体薄膜的第二部分、第二半导体薄膜的第二部分、第四导体结构及第六导体结构作为第四记忆体单元进行操作。
[0113]
在一些实施例中，第一记忆体薄膜及第一半导体薄膜各自配置为圆形的一部分。在一些实施例中，第一记忆体薄膜及第一半导体薄膜各自配置为椭圆形的一部分。在一些实施例中，第一记忆体薄膜及第一半导体薄膜各自配置为矩形的一部分。在一些实施例中，第一记忆体薄膜及第一半导体薄膜各自配置为菱形的一部分。
[0114]
在本揭示案的另一态样中，揭露一种记忆体装置。记忆体装置包括第一记忆体单元、第二记忆体单元、第三记忆体单元及第四记忆体单元。第一记忆体单元包括第一记忆体薄膜的第一部分及第一半导体薄膜的第一部分，第一记忆体薄膜及第一半导体薄膜沿垂直方向延伸。第二记忆体单元包括第一记忆体薄膜的第二部分及第一半导体薄膜的第二部分。第三记忆体单元包括第二记忆体薄膜的第一部分及第二半导体薄膜的第一部分，第二记忆体薄膜及第二半导体薄膜沿垂直方向延伸。第四记忆体单元包括第二记忆体薄膜的第二部分及第二半导体薄膜的第二部分。
[0115]
在一些实施例中，第一记忆体薄膜与第一半导体薄膜彼此接触并共同形成为曲面形状的第一部分，且第二记忆体薄膜与第二半导体薄膜彼此接触并共同形成为曲面形状的第二部分。在一些实施例中，第一记忆体薄膜与第一半导体薄膜彼此接触并共同形成为多边形形状的第一部分，且第二记忆体薄膜与第二半导体薄膜彼此接触并共同形成为多边形形状的第二部分。
[0116]
在一些实施例中，记忆体装置进一步包括沿垂直方向延伸的第一位元/源极线、沿垂直方向延伸的第二位元/源极线、沿垂直方向延伸的第三位元/源极线、以及沿垂直方向延伸的第四位元/源极线。第一位元/源极线及第二位元/源极线电性耦合第一半导体薄膜的第一部分，第二位元/源极线及第三位元/源极线电性耦合第一半导体薄膜的第二部分，
第三位元/源极线及第四位元/源极线电性耦合第二半导体薄膜的第二部分，且第四位元/源极线及第一位元/源极线电性耦合第二半导体薄膜的第一部分，且第二位元/源极线及第四位元/源极线彼此电性耦合。
[0117]
在一些实施例中，记忆体装置进一步包括沿横向方向延伸的第一字元线以及沿横向方向延伸的第二字元线。第一字元线经由第一记忆体薄膜电性耦合第一半导体薄膜，且第二字元线经由第二记忆体薄膜电性耦合第二半导体薄膜。
[0118]
在本揭示案的又一态样中，揭露一种制造记忆体装置的方法。制造记忆体装置的方法包括形成记忆体层，记忆体层是闭端的并且延伸穿过数个绝缘层及数个牺牲层的堆叠，其中绝缘层及牺牲层彼此交错配置。制造记忆体装置的方法包括形成半导体层，半导体层是闭端的并且延伸穿过堆叠。半导体层与记忆体层接触。制造记忆体装置的方法包括将记忆体层分离成记忆体层的第一部分及记忆体层的第二部分。制造记忆体装置的方法包括将半导体层分离成半导体层的第一部分及半导体层的第二部分。方法包括形成第一互连结构、第二互连结构、第三互连结构及第四互连结构。第一互连结构至第四互连结构中的每一者延伸穿过堆叠。第一互连结构及第三互连结构耦合半导体层的第一部分的末端，其中第二互连结构耦合半导体层的第一部分的中点。第一互连结构及第三互连结构耦合半导体层的第二部分的末端，其中第四互连结构耦合半导体层的第二部分的中点。
[0119]
在一些实施例中，制造记忆体装置的方法进一步包括用多个第五互连结构替换这些牺牲层。在一些实施例中，这些第五互连结构的第一子组经由记忆体层的第一部分电性耦合半导体层的第一部分，且这些第五互连结构的第二子组经由记忆体层的第二部分电性耦合半导体层的第二部分。在一些实施例中，将记忆体层分离的步骤及将半导体层分离的步骤进一步包括形成介电薄膜延伸穿过堆叠。第五互连结构的第一子组及第五互连结构的第二子组通过介电薄膜彼此电性隔离。
[0120]
以上概略说明了本揭示案数个实施例的特征，使所属技术领域内具有通常知识者对于本揭示案可更为容易理解。任何所属技术领域内具有通常知识者应了解到本揭示案可轻易作为其他结构或制程的变更或设计基础，以进行相同于本揭示案实施例的目的及/或获得相同的优点。任何所属技术领域内具有通常知识者亦可理解与上述等同的结构并未脱离本揭示案的精神及保护范围内，且可在不脱离本揭示案的精神及范围内，可作更动、替代与修改。