半导体结构及其形成方法与流程

1.本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，mosfet)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(sce：short-channel effects)更容易发生。
3.因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(gate-all-around，gaa)晶体管。全包围金属栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围金属栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。
4.全栅极纳米线可以在现有的替代栅鳍式场效应晶体管(fintet)工艺流程中仅添加两个过程模块得到，两个过程模块如下：一是在体硅(bulk silicon)或者soi wafer上生长一层硅，这样可避免体硅材料漏电。二是在可更换的金属门回路上选择性的移除锗硅，然后利用hkmg(high-k绝缘层 金属栅极)堆叠环绕硅通道去形成全包围金属栅极晶体管。


技术实现要素：

5.本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。
6.为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底和分立于所述衬底上的多个沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，其中最底部的所述牺牲层作为第一牺牲层，最底部的所述沟道层作为第一沟道层；形成横跨所述沟道叠层的伪栅结构，所述伪栅结构覆盖所述沟道叠层的部分顶壁和部分侧壁；在所述伪栅结构两侧的所述沟道叠层中形成源漏掺杂层；形成所述源漏掺杂层后，去除所述伪栅结构和牺牲层，形成栅极开口；在所述第一沟道层和所述衬底之间的所述栅极开口中形成隔离结构；形成所述隔离结构后，在剩余的所述栅极开口中形成栅极结构。
7.可选的，形成隔离结构的步骤中，所述隔离结构中形成有孔隙。
8.可选的，提供基底的步骤中，所述第一沟道层上的所述沟道层作为第二沟道层；形成所述隔离结构的步骤中，所述隔离结构的厚度大于所述第二沟道层厚度的四分之一，小于或等于所述第二沟道层厚度的一半。
9.可选的，所述隔离结构的材料为低k介质材料。
10.可选的，所述隔离结构的材料包括：sion、sibcn、sicn、掺杂碳的sin或掺杂氧的sin。
11.可选的，提供基底的步骤中，所述第一沟道层上的所述沟道层作为第二沟道层；形成隔离结构的步骤包括：形成保形覆盖所述栅极开口的隔离材料层；采用各向同性的刻蚀工艺去除所述第二沟道层表面以及第一沟道层顶部的所述隔离材料层，剩余的位于所述衬底和所述第一沟道层之间的所述隔离材料层作为所述隔离结构。
12.可选的，形成所述隔离材料层的步骤中，所述隔离材料层厚度的两倍大于或等于所述第一沟道层和衬底之间的间距。
13.可选的，采用原子层沉积工艺或者化学气相沉积工艺形成所述隔离材料层。
14.可选的，所述各向同性的刻蚀工艺包括：湿法刻蚀工艺。
15.可选的，提供基底的步骤中，所述第一沟道层上的所述沟道层作为第二沟道层，所述第一沟道层的厚度小于或等于所述第二沟道层的厚度的一半。
16.可选的，提供基底的步骤中，所述第一牺牲层上的所述牺牲层作为第二牺牲层；去除所述牺牲层的步骤中，所述第一牺牲层的被去除速率大于所述第二牺牲层的被去除速率。
17.可选的，提供基底的步骤中，所述牺牲层的材料为锗化硅；所述第一牺牲层中锗的摩尔百分比大于所述第二牺牲层中锗的摩尔百分比。
18.可选的，所述第一牺牲层中锗的摩尔百分比与所述第二牺牲层中锗的摩尔百分比的差值大于5％。
19.可选的，提供基底的步骤中，所述基底还包括：鳍部，凸立于所述衬底上，且所述鳍部位于所述衬底和沟道叠层之间；隔离层，位于所述鳍部露出的所述衬底上，且所述隔离层覆盖所述鳍部的部分侧壁；形成所述伪栅结构的步骤中，所述伪栅结构形成在所述隔离层上，且所述伪栅结构横跨所述鳍部，且覆盖所述鳍部的部分顶壁和部分侧壁。
20.相应的，本发明实施例还提供一种半导体结构，包括：衬底；源漏掺杂层，分立于所述衬底上；多个沟道层，在所述衬底表面法线方向上间隔悬置于所述衬底上，且所述沟道层的两端与所述源漏掺杂层连接，最底端的所述沟道层作为第一沟道层，剩余的所述沟道层作为第二沟道层；隔离结构，位于所述第一沟道层和所述衬底之间；栅极结构，位于所述源漏掺杂层之间，所述栅极结构覆盖所述第一沟道层且包围所述第二沟道层。
21.可选的，所述隔离结构中具有孔隙。
22.可选的，所述隔离结构的材料包括：sion、sibcn、sicn、掺杂碳的sin或掺杂氧的sin。
23.可选的，所述第一沟道层的厚度小于或等于所述第二沟道层的厚度的一半。
24.可选的，所述隔离结构的厚度大于所述第二沟道层厚度的四分之一，小于或等于所述第二沟道层厚度的一半。
25.可选的，所述半导体结构还包括：鳍部，位于所述衬底和第一沟道层之间；所述源漏掺杂层，位于所述栅极结构两侧的所述鳍部中；隔离层，位于所述鳍部侧部的所述衬底上，且所述隔离层覆盖所述鳍部的部分侧壁；所述栅极结构，在所述隔离层上，所述栅极结构横跨所述鳍部且覆盖所述鳍部的部分顶壁和部分侧壁。
26.与现有技术相比，本发明实施例的技术方案具有以下优点：
27.本发明实施例所提供的半导体结构的形成方法中，所述隔离结构位于所述第一沟道层和衬底之间，一方面使得形成栅极结构的过程中，栅极结构不易形成在所述第一沟道层和衬底之间，使得半导体结构工作时，栅极结构和衬底不易形成寄生器件，另一方面所述隔离结构用于电隔离所述第一沟道层和衬底，形成栅极结构的步骤中，所述栅极结构覆盖所述第一沟道层的侧壁和顶面，在半导体结构工作时，所述栅极结构对第一沟道层的控制能力较强，有利于提高半导体结构的电学性能。
附图说明
28.图1示出了一种半导体结构的结构示意图；
29.图2至图16是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
30.由背景技术可知，目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
31.参考图1，示出了一种半导体结构的结构示意图。
32.如图1所示，衬底1；源漏掺杂层2，分立于所述衬底1上；多个沟道层3，在所述衬底1表面法线方向上间隔悬置于所述衬底1上，且多个所述沟道层3，位于所述源漏掺杂层2之间，栅极结构4，包围所述沟道层3；层间介质层5，位于所述栅极结构4的侧部。
33.所述栅极结构4的底部与所述衬底1的顶部接触，在半导体结构工作时，导致栅极结构4和衬底1之间易形成寄生器件。
34.为了解决技术问题，本发明实施例提供一种半导体结构的形成方法：提供基底，所述基底包括衬底和分立于所述衬底上的多个沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，其中最底部的所述牺牲层作为第一牺牲层，最底部的所述沟道层作为第一沟道层；形成横跨所述沟道叠层的伪栅结构，所述伪栅结构覆盖所述沟道叠层的部分顶壁和部分侧壁；在所述伪栅结构两侧的所述沟道叠层中形成源漏掺杂层；形成所述源漏掺杂层后，去除所述伪栅结构和牺牲层，形成栅极开口；在所述第一沟道层和所述衬底之间的所述栅极开口中形成隔离结构；形成所述隔离结构后，在剩余的所述栅极开口中形成栅极结构。
35.本发明实施例所提供的半导体结构的形成方法中，所述隔离结构位于所述第一沟道层和衬底之间，一方面使得形成栅极结构的过程中，栅极结构不易形成在所述第一沟道层和衬底之间，使得半导体结构工作时，栅极结构和衬底不易形成寄生器件，另一方面所述隔离结构用于电隔离所述第一沟道层和衬底，形成栅极结构的步骤中，所述栅极结构覆盖所述第一沟道层的侧壁和顶面，在半导体结构工作时，所述栅极结构对第一沟道层的控制能力较强，有利于提高半导体结构的电学性能。
36.为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
37.图2至图16是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
38.参考图2和图3，图3为图2在aa处的剖面图，提供基底，所述基底包括衬底100和分立于所述衬底100上的多个沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，其中最底部的所述牺牲层作为第一牺牲层101，最底部的所述沟道层作为第一沟道层103。
39.衬底100用于为后续形成半导体结构提供工艺平台。
40.本实施例中，衬底100为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
41.沟道叠层用于为后续形成悬空设置的沟道层提供工艺基础。牺牲层用于支撑沟道层，为后续沟道层的间隔悬空设置提供工艺条件，也用于为后续形成的栅极结构占据空间位置。
42.本实施例中，沟道层的被刻蚀难度大于牺牲层的被刻蚀难度，后续在去除牺牲层时，沟道层不易受损伤。
43.本实施例中，沟道层的材料为硅；牺牲层的材料为锗化硅。其他实施例中，沟道层的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，牺牲层的材料相应还可以为硅。
44.提供基底的步骤中，所述最底部的所述沟道层作为所述第一沟道层103，所述第一沟道层103上的所述沟道层作为第二沟道层104，所述第一沟道层103的厚度小于或等于所述第二沟道层104的厚度的一半。
45.后续去除所述第一牺牲层101，在所述第一牺牲层101的位置处形成隔离结构，所述第一沟道层103和隔离结构接触，后续形成覆盖所述第一沟道层103的顶面和侧壁的栅极结构，因为所述第一沟道层103的厚度较薄，在半导体结构工作时，栅极结构对第一沟道层的控制能力较强，所述栅极结构和第一沟道层103之间不易形成寄生器件。
46.提供基底的步骤中，所述第一牺牲层101不宜过厚也不宜过薄。后续形成横跨所述沟道叠层的伪栅结构，所述伪栅结构覆盖所述沟道叠层的部分顶壁和部分侧壁；去除所述伪栅结构和牺牲层，形成栅极开口；形成保形覆盖所述栅极开口的隔离材料层；采用各向同性的刻蚀工艺去除所述第二沟道层104表面以及第一沟道层103顶部的所述隔离材料层，剩余的位于所述衬底100和所述第一沟道层103之间的所述隔离材料层作为隔离结构。若所述第一牺牲层101过薄，所述半导体结构工作时，所述隔离结构易被击穿，后续形成的隔离结构不易很好的电隔离所述第一沟道层103和所述衬底100，导致半导体结构的电学性能不佳。后续采用无掩膜刻蚀工艺去除所述第二沟道层104表面以及第一沟道层103顶部的所述隔离材料层，若所述第一牺牲层101过厚，在去除所述第二沟道层104表面以及第一沟道层103顶部的所述隔离材料层的过程中，所述衬底100和所述第一沟道层103之间的隔离材料层被刻蚀的面积较大，所述衬底100和所述第一沟道层103之间的所述隔离材料层受损伤较大或者被去除，导致隔离结构的形成质量较差，后续形成栅极结构的步骤中，栅极结构易形成在所述衬底100和第一沟道层103之间，在半导体结构工作时，所述栅极结构与衬底100之间易形成寄生电容，导致半导体结构的电学性能较差。本实施例中，提供基底的步骤中，所述第一牺牲层101的厚度大于所述第二沟道层104厚度的四分之一，小于或等于所述第二沟道层104厚度的一半。
47.提供基底的步骤中，所述第一沟道层103不宜过厚。后续形成横跨所述沟道叠层的伪栅结构，所述伪栅结构覆盖所述沟道叠层的部分顶壁和部分侧壁；去除所述伪栅结构和牺牲层，形成栅极开口；形成保形覆盖所述栅极开口的隔离材料层；采用各向同性的刻蚀工艺去除所述第二沟道层104表面以及第一沟道层103顶部的所述隔离材料层，剩余的位于所述衬底100和所述第一沟道层103之间的所述隔离材料层作为隔离结构，形成所述隔离结构后，在剩余的所述栅极开口中形成栅极结构。若所述第一沟道层103过厚，后续形成栅极结构的步骤中，栅极结构覆盖所述第一沟道层103的顶壁和侧壁，在半导体结构工作时，栅极结构对所述第一沟道层103的控制能力较差，影响半导体结构的工作频率，导致半导体结构的电学性能较差。本实施例中，提供基底的步骤中，所述第一沟道层103的厚度小于或等于所述第二沟道层104的厚度的一半。
48.需要说明的是，提供沟道层的步骤中，所述沟道层采用选择性外延生长工艺(selective epitaxy growth，seg)形成。选择性外延生长工艺具有工艺简单、生长快、成本低、无需超高真空、便于工业化量产等优点，且采用选择性外延工艺能够提高沟道层的形成质量和材料纯净度，使得牺牲层和沟道层之间的粘附性较强。
49.相应的，提供牺牲层的步骤中，所述牺牲层采用选择性外延生长工艺形成。选择性外延工艺能够提高牺牲层的形成质量和材料纯净度，后续去除所述牺牲层的步骤中，牺牲层不易存在残留。
50.本发明实施例中，所述第一牺牲层101上的的所述牺牲层作为第二牺牲层102。
51.需要说明的是，提供基底的步骤中，所述第一牺牲层101中的锗的摩尔百分比大于所述第二牺牲层102中的锗的摩尔百分比。
52.所述第一牺牲层101位于所述第一沟道层103和衬底105之间，且所述第一牺牲层101的厚度小于所述第二牺牲层102的厚度，因此后续去除所述牺牲层的步骤中，所述第一牺牲层101的去除工艺窗口小于所述第二牺牲层102的去除工艺窗口，所述第一牺牲层101中的锗的摩尔百分比大于所述第二牺牲层102中的锗的摩尔百分比，有利于提高所述第一牺牲层101的去除速率。
53.需要说明的是，所述第一牺牲层101中锗的摩尔百分比与所述第二牺牲层102中锗的摩尔百分比的差值不宜过小。若两者锗的摩尔百分比的差值过小，后续去除所述牺牲层的步骤中，所述第一牺牲层101的去除工艺窗口小于所述第二牺牲层102的去除工艺窗口，易导致第二牺牲层102去除完成后，所述第一牺牲层101还存在残留，相应的，在半导体结构工作时，易在所述第一沟道层103和衬底100之间的形成栅极结构，易导致栅极结构、第一沟道层101和第一牺牲层101之间存在寄生器件。本实施例中，所述第一牺牲层101中锗的摩尔百分比与所述第二牺牲层102中锗的摩尔百分比的差值大于5％。
54.还需要说明的是，提供基底的步骤中，所述基底还包括：鳍部105，凸立于所述衬底100上，且所述鳍部105位于所述衬底100和沟道叠层之间；隔离层106，位于所述鳍部105露出的所述衬底100上。
55.所述鳍部105凸立于所述衬底100上，所述鳍部105的侧部为所述隔离层106提供工艺空间。
56.本实施例中，所述鳍部105的材料与衬底100的材料相同。其他实施例中，所述鳍部的材料还可以与衬底的材料不同。
57.隔离层106用于使得各个鳍部105之间实现电隔离。
58.本实施例中，隔离层106的材料为介电材料。具体的，隔离层106的材料包括氧化硅，氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成隔离层106的工艺难度和工艺成本。
59.参考图4和图5，图5为图4在aa处的剖面图，形成横跨所述沟道叠层的伪栅结构107，所述伪栅结构107覆盖所述沟道叠层的部分顶壁和部分侧壁。
60.伪栅结构107为后续制程中形成栅极结构占据空间位置。
61.本实施例中，伪栅结构107包括保形覆盖沟道叠层的部分顶面和部分侧壁的伪栅氧化层(图中未示出)和位于伪栅氧化层上的伪栅层(图中未示出)。
62.本实施例中，伪栅氧化层1071的材料为氧化硅。其他实施例中，伪栅氧化层的材料还可以为氮氧化硅。
63.本实施例中，伪栅层1072的材料为多晶硅。其他实施例中，伪栅层的材料还可以为非晶碳。
64.形成伪栅结构107的步骤包括：形成覆盖所述沟道叠层的伪栅氧化材料层(图未示)和位于所述伪栅氧化层上的伪栅材料层(图未示)；在伪栅材料层上形成栅极掩膜层108；以栅极掩膜层108为掩膜刻蚀伪栅材料层和伪栅氧化材料层，剩余的所述伪栅氧化材料层作为所述伪栅氧化层1071，剩余的所述伪栅材料层作为伪栅层1072。
65.需要说明的是，提供基底的步骤中，所述伪栅结构107的侧壁上形成有栅极侧墙层109。
66.所述栅极侧墙层109用于限定后续形成的源漏掺杂层的形成位置，在后续半导体结构的形成过程中，还用于保护所述伪栅结构107的侧壁免受损伤。
67.所述栅极侧墙层109的材料包括：氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。
68.需要说明的是，形成所述伪栅结构107的步骤中，所述伪栅结构107形成在所述隔离层106上，所述伪栅结构107横跨所述鳍部105，且覆盖所述鳍部105的部分顶壁和部分侧壁。
69.参考图6，在所述伪栅结构107两侧的所述沟道叠层中形成源漏掺杂层110。
70.在半导体结构工作时，源漏掺杂层110用于为沟道提供应力，提高沟道中载流子的迁移速率。
71.当所述区域用于形成nmos，源漏掺杂层110用于作为nmos的源极和漏极。在半导体结构工作时，源漏掺杂层110为栅极结构下方的沟道施加拉伸应力，拉伸沟道可以提高电子的迁移速率。
72.当所述区域用于形成pmos，源漏掺杂层110用于作为pmos的源极和漏极。在半导体结构工作时，源漏掺杂层110为栅极结构下方的沟道施加压缩应力，压缩沟道可以提高空穴的迁移率。
73.形成所述源漏掺杂层110的步骤包括：刻蚀所述伪栅结构107两侧的所述沟道叠层，形成沟槽(图中未示出)；采用选择性外延生长工艺在所述沟槽中形成外延层，形成所述外延层的过程中，对所述外延层进行原位掺杂，形成源漏掺杂层110。
74.所述半导体结构的形成方法还包括：以平行于衬底100表面且垂直于所述伪栅结
构107的延伸方向为横向，在形成所述沟槽后，形成源漏掺杂层前，横向刻蚀所述沟槽露出的所述牺牲层，形成侧壁凹槽(图中未示出)；在所述侧壁凹槽中形成内侧墙层117。
75.内侧墙层117用于电隔离后续形成的源漏掺杂层和栅极结构。
76.本实施例中，所述内侧墙层117的材料为低k介质材料。低k介质材料(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)。低k介质材料绝缘性能优越。能够降低后续形成在内侧墙层117两侧的栅极结构和源漏掺杂层之间的电学耦合效应，进而减小寄生电容，提高晶体管结构的电学性能。
77.具体的，所述内侧墙层117的材料包括：sion、sibcn、sicn、掺杂碳的sin或掺杂氧的sin。本实施例中，所述内侧墙层117的材料包括掺杂碳的sin或掺杂氧的sin。
78.所述半导体结构的形成方法还包括：形成所述源漏掺杂层110后，形成覆盖所述伪栅结构107侧部的所述层间介质层111，且所述层间介质层111露出所述伪栅结构107的顶部。
79.层间介质层111用于电隔离相邻器件。
80.本实施例中，所述层间介质层111的材料为绝缘材料。具体的所述层间介质层111的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成层间介质层111的工艺难度和工艺成本。
81.需要说明的是，在形成所述层间介质层111的过程中，去除所述栅极掩膜层108。
82.参考图7和图8，图8为图7在aa处的剖面图，形成所述源漏掺杂层110后，去除所述伪栅结构107和牺牲层，形成栅极开口112。
83.所述栅极开口112为后续形成栅极结构提供工艺空间。
84.本实施例中，采用湿法刻蚀工艺去除所述伪栅结构107。湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。
85.本实施例中，所述伪栅结构107包括伪栅氧化层1031和伪栅层1032。伪栅氧化层1031的材料为氧化硅，伪栅层1032的材料为多晶硅。具体的，去除所述伪栅结构107的步骤中，采用的刻蚀溶液包括氨水和四甲基氢氧化铵溶液。
86.本实施例中，采用湿法刻蚀工艺去除所述牺牲层。湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。
87.具体的，所述牺牲层的材料为锗化硅。相应的，湿法刻蚀工艺去除所述牺牲层的过程中，采用的刻蚀溶液为hcl溶液。
88.需要说明的是，去除所述伪栅结构107的步骤中，所述伪栅结构107的被刻蚀速率大于所述沟道层的被刻蚀速率；去除所述牺牲层的步骤中，所述牺牲层的被刻蚀速率大于所述沟道层的被刻蚀速率。形成所述栅极开口的过程中，沟道层不易受损伤。
89.参考图9至图14，在所述第一沟道层103和所述衬底100之间的所述栅极结构112中形成隔离结构113。
90.所述隔离结构113位于所述第一沟道层103和衬底100之间，一方面使得后续形成栅极结构的过程中，栅极结构不易形成在所述第一沟道层103和衬底100之间，使得半导体结构工作时，栅极结构和衬底100不易形成寄生器件，另一方面所述隔离结构113用于电隔离所述第一沟道层103和衬底100，形成栅极结构的步骤中，所述栅极结构覆盖所述第一沟道层103的侧壁和顶面，在半导体结构工作时，所述栅极结构对第一沟道层103的控制能力
较强，有利于提高半导体结构的电学性能。
91.具体的，本实施例中，所述隔离结构113位于所述第一沟道层103和鳍部105之间。
92.本实施例中，所述隔离结构113的材料为低k介质材料。低k介质材料(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)。低k介质材料绝缘性能优越。能够较好的电隔离第一沟道层103和鳍部105，提高晶体管结构的电学性能。
93.具体的，所述隔离结构113的材料包括：sion、sibcn、sicn、掺杂碳的sin或掺杂氧的sin。本实施例中，所述隔离结构的材料包括掺杂碳的sin或掺杂氧的sin。
94.需要说明的是，所述隔离结构113的厚度大于所述第二沟道层104厚度的四分之一，小于或等于所述第二沟道层104厚度的一半。
95.具体的，形成隔离结构113的步骤包括：
96.如图9至图11所示，图10和图11为图9在aa处的剖面图，形成保形覆盖所述栅极开口112的隔离材料层114。
97.本实施例中，采用原子层沉积工艺(atomic layer deposition，ald)形成所述隔离材料层114。原子层沉积工艺是指通过将气相前驱体脉冲交替地通入反应腔室内，在待沉积基体上化学吸附并发生表面反应的沉积工艺。通过原子层沉积工艺，所述隔离材料层114以原子层的形式形成于所述第一沟道层103和第二沟道层104的表面，因此有利于提高沉积速率的均匀性、所述隔离材料层114的厚度均一性以及所述隔离材料层114中的结构均匀性，且所述隔离材料层114具有良好的覆盖能力；此外，原子层沉积工艺的工艺温度通常较低，因此还有利于减小了热预算(thermal budget)，降低半导体结构性能偏移的概率。其他实施例中，还可以采用化学气相沉积工艺(chemical vapor deposition，cvd)形成所述隔离材料层114。
98.需要说明的是，形成所述隔离材料层114的步骤中，所述隔离材料层114不宜太薄。若形成所述隔离材料层114的步骤中，所述隔离材料层114过薄，所述鳍部105顶面的隔离材料层114和所述第一沟道层103底面的隔离材料层114之间存在间隔，后续形成栅极结构的过程中，易在所述鳍部105和所述第一沟道层103之间形成栅极结构，在半导体结构工作时，导致栅极结构和鳍部105之间易形成寄生器件。本实施例中，形成所述隔离材料层114的步骤中，所述隔离材料层114厚度的两倍大于或等于所述第一沟道层103和衬底100之间的间距，具体的，所述隔离材料层114厚度的两倍大于或等于所述第一沟道层103和鳍部105之间的间距。
99.需要说明的是，如图11所示，在一些实施例中，因为所述鳍部105至第一沟道层103之间的间距较小，形成所述隔离材料层114的过程中，所述鳍部105和第一沟道层103之间的隔离材料层114中易存在孔隙(air gap)200。
100.如图12至图14所示，图13和图14为图12在aa处的剖面图，采用各向同性的刻蚀工艺去除所述第二沟道层104表面以及第一沟道层103顶部的所述隔离材料层114，剩余的位于所述衬底100和所述第一沟道层103之间的所述隔离材料层114作为隔离结构113。
101.本实施例中，所述各向同性的刻蚀工艺包括：湿法刻蚀工艺。湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。
102.需要说明的是，本实施例中，采用无掩膜湿法刻蚀工艺去除所述第二沟道层104表面以及第一沟道层103顶部的所述隔离材料层114。
103.采用无掩膜湿法刻蚀工艺能够省去一张掩膜(mask)，有利于提高半导体结构的形成方法。
104.其他实施例中，去除所述第二沟道层表面以及第一沟道层顶部的所述隔离材料层的步骤包括：在所述栅极结构中形成遮挡层，所述遮挡层的顶面高于或齐平于所述第一沟道层的底面且低于所述第一沟道层的顶面。
105.在去除所述第二沟道层表面以及第一沟道层顶部的所述隔离材料层的过程中，所述遮挡层起到保护所述鳍部和第一沟道层之间的隔离材料层的作用。
106.本实施例中，所述遮挡层为能够起到掩膜作用且易于去除的材料。
107.具体的，所述遮挡层的材料包括：barc(bottom anti-reflective coating，底部抗反射涂层)材料、odl(organic dielectric layer，有机介电层)材料、光刻胶、darc(dielectric anti-reflective coating，介电抗反射涂层)材料、duo(deep uv light absorbing oxide，深紫外光吸收氧化层)材料或apf(advanced patterning film，先进图膜)材料。
108.需要说明的是，如图14所示，在一些实施例中，因为所述鳍部105至第一沟道层103之间的间距较小，形成所述隔离结构113的过程中易存在孔隙(void)。
109.所述隔离结构113中具有孔隙，使得所述隔离结构113的介电常数较低，使得半导体结构工作时，栅极结构和衬底100不易形成寄生器件，另一方面所述隔离结构113用于电隔离所述第一沟道层103和衬底100，形成栅极结构的步骤中，所述栅极结构覆盖所述第一沟道层103的侧壁和顶面，在半导体结构工作时，所述栅极结构对第一沟道层103的控制能力较强，有利于提高半导体结构的电学性能。
110.参考图15至图16，图16为图15在aa处的剖面图，形成所述隔离结构113后，在剩余的所述栅极开口112中形成栅极结构115。
111.在半导体结构工作时，所述栅极结构115用于控制沟道的开启与断开。
112.本实施例中，所述栅极结构115的材料为镁钨合金。其他实施例中，所述栅极结构的材料还可以为w、al、cu、ag、au、pt、ni或ti等。
113.所述半导体结构的形成方法还包括：形成所述栅极结构115前，在所述栅极开口112中形成栅介质层116。
114.所述栅介质层116用于实现栅极结构115与鳍部105之间的电隔离。需要说明的是，所述栅介质层116的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。
115.本实施例中，所述栅介质层116的材料为hfo2。其他实施例中，所述栅介质层的材料还可以选自zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3中的一种或几种。
116.相应的，本发明实施例还提供一种半导体结构。参考图15，示出了本发明半导体结构一实施例的结构示意图。
117.所述半导体结构包括：衬底100；源漏掺杂层110，分立于所述衬底100上；多个沟道层，在所述衬底100表面法线方向上间隔悬置于所述衬底100上，且所述沟道层的两端与所述源漏掺杂层110连接，最底端的所述沟道层作为第一沟道层103，剩余的所述沟道层作为第二沟道层104；隔离结构113，位于所述第一沟道层103和所述衬底100之间；栅极结构115，位于所述源漏掺杂层110之间，所述栅极结构115覆盖所述第一沟道层103且包围所述第二
沟道层104。
118.本发明实施例所提供的半导体结构的形成方法中，所述隔离结构113位于所述第一沟道层103和衬底100之间，一方面使得栅极结构115不易形成在所述第一沟道层103和衬底100之间，使得半导体结构工作时，栅极结构115和衬底100不易形成寄生器件，另一方面所述隔离结构113用于电隔离所述第一沟道层103和衬底100，所述栅极结构115覆盖所述第一沟道层103的侧壁和顶面，在半导体结构工作时，所述栅极结构115对第一沟道层103的控制能力较强，有利于提高半导体结构的电学性能。
119.衬底100用于为后续形成半导体结构提供工艺平台。
120.本实施例中，衬底100为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
121.需要说明的是，所述半导体结构还包括：鳍部105，位于所述衬底100和第一沟道层103之间。
122.所述鳍部105的侧部为所述隔离层106提供工艺空间。
123.本实施例中，所述鳍部105的材料与衬底100的材料相同。其他实施例中，所述鳍部的材料还可以与衬底的材料不同。
124.所述半导体结构还包括：隔离层106，位于所述鳍部105侧部的所述衬底100上，且所述隔离层106覆盖所述鳍部105的部分侧壁。
125.所述隔离层106使得栅极结构115与衬底100实现电隔离。此外，隔离层106还用于使得各个鳍部105之间实现电隔离。
126.本实施例中，隔离层106的材料为介电材料。具体的，隔离层106的材料包括氧化硅，氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成隔离层106的工艺难度和工艺成本。
127.在半导体结构工作时，沟道层用作沟道。
128.本实施例中，沟道层的材料为硅。其他实施例中，沟道层的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。
129.还需要说明的是，多个沟道层，在所述衬底100表面法线方向上间隔悬置于所述衬底100上。
130.需要说明的是，所述第一沟道层103不宜过厚。若所述第一沟道层103过厚，栅极结构115覆盖所述第一沟道层103的顶壁和侧壁，在半导体结构工作时，栅极结构115对第一沟道层103的控制能力较差，导致半导体结构的电学性能较差。本实施例中，提供基底的步骤中，所述第一沟道层103的厚度小于或等于所述第二沟道层104的厚度的一半。
131.需要说明的是，所述隔离结构113不宜过厚也不宜过薄。若所述隔离结构113过薄，半导体结构工作时，所述隔离结构113易被击穿，隔离结构113不易很好的电隔离所述第一沟道层103和所述衬底100，导致半导体结构的电学性能不佳。去除所述鳍部105和所述第一沟道层103的所述牺牲层后，在所述鳍部105和所述第一沟道层103中形成隔离结构113，若所述隔离结构113过厚，去除所述鳍部105和所述第一沟道层103的所述牺牲层需花费过多的工艺时间，且形成所述隔离结构113也需花费过多的工艺时间，导致半导体结构的形成效率较低。本实施例中，所述隔离结构113的厚度大于所述第二沟道层104厚度的四分之一，小
于或等于所述第二沟道层104厚度的一半。
132.具体的，本实施例中，所述隔离结构113位于所述第一沟道层103和鳍部105之间。
133.本实施例中，所述隔离结构113的材料为低k介质材料。低k介质材料(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)。低k介质材料绝缘性能优越。能够较好的电隔离第一沟道层103和鳍部105，提高晶体管结构的电学性能。
134.具体的，所述隔离结构113的材料包括：sion、sibcn、sicn、掺杂碳的sin或掺杂氧的sin。本实施例中，所述隔离结构的材料包括掺杂碳的sin或掺杂氧的sin。
135.在另一些实施例中，所述隔离结构中具有孔隙。所述隔离结构中具有孔隙，使得所述隔离结构的介电常数较低，使得半导体结构工作时，栅极结构和衬底不易形成寄生器件，另一方面所述隔离结构用于电隔离所述第一沟道层和衬底，形成栅极结构的步骤中，所述栅极结构覆盖所述第一沟道层的侧壁和顶面，在半导体结构工作时，所述栅极结构对第一沟道层的控制能力较强，有利于提高半导体结构的电学性能。
136.在半导体结构工作时，所述栅极结构115用于控制沟道的开启与断开。
137.本实施例中，所述栅极结构115的材料为镁钨合金。其他实施例中，所述栅极结构的材料还可以为w、al、cu、ag、au、pt、ni或ti等。
138.本实施例中，所述栅极结构115在所述隔离层106上，所述栅极结构115横跨所述鳍部105且覆盖所述鳍部105的部分顶壁和部分侧壁。
139.相应的，所述栅极结构115覆盖所述第一沟道层103的顶壁和侧壁层，因为所述第一沟道层103较薄，相应的，在半导体结构工作时，第一沟道层103易被耗尽，所述栅极结构115和第一沟道层103之间不易形成寄生器件，有利于提高半导体结构的电学性能。
140.所述半导体结构还包括：栅介质层116，位于所述栅极结构115和所述沟道层之间。
141.所述栅介质层116用于实现栅极结构115与沟道层之间的电隔离。需要说明的是，所述栅介质层116的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。
142.本实施例中，所述栅介质层116的材料为hfo2。其他实施例中，所述栅介质层116的材料还可以选自zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3中的一种或几种。
143.在半导体结构工作时，源漏掺杂层110用于为沟道提供应力，提高沟道中载流子的迁移速率。
144.具体的，所述源漏掺杂层110，位于所述栅极结构115两侧的所述鳍部105中。
145.当所述区域用于形成nmos，源漏掺杂层110用于作为nmos的源极和漏极。在半导体结构工作时，源漏掺杂层110为栅极结构下方的沟道施加拉伸应力，拉伸沟道可以提高电子的迁移速率。
146.当所述区域用于形成pmos，源漏掺杂层110用于作为pmos的源极和漏极。在半导体结构工作时，源漏掺杂层110为栅极结构下方的沟道施加压缩应力，压缩沟道可以提高空穴的迁移率。
147.所述半导体结构还包括：内侧墙层117，位于所述栅极结构和源漏掺杂层110之间。
148.内侧墙层117用于电隔离后续形成的源漏掺杂层和栅极结构。
149.本实施例中，所述内侧墙层117的材料为低k介质材料。低k介质材料(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)。低k介质材料绝缘性能优越。
能够降低后续形成在内侧墙层117两侧的栅极结构和源漏掺杂层之间的电学耦合效应，进而减小寄生电容，提高晶体管结构的电学性能。
150.具体的，所述内侧墙层117的材料包括：sion、sibcn、sicn、掺杂碳的sin或掺杂氧的sin。本实施例中，所述内侧墙层117的材料包括掺杂碳的sin或掺杂氧的sin。
151.所述半导体结构还包括：层间介质层111，位于所述栅极结构115的侧壁，且所述层间介质层111露出所述栅极结构115的顶部。
152.层间介质层111用于电隔离相邻器件。
153.本实施例中，所述层间介质层111的材料为绝缘材料。具体的所述层间介质层111的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成层间介质层111的工艺难度和工艺成本。
154.半导体结构可以采用前述实施例的形成方法所形成，也可以采用其他形成方法所形成。对本实施例半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
155.虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。