信号采样电路及方法与流程

1.本发明涉及电子电路技术领域，特别是涉及一种信号采样电路及方法。


背景技术：

2.在利用采样电路对被采样信号进行采样时，通常会要求采样时钟的频率是被采样信号频率的两倍或两倍以上。并且，如果采样时钟的频率正好是被采样信号频率的两倍，则要求采样时钟与被采样信号的相位略微错开。
3.然而，在被采样信号由芯片内的模拟电路或芯片外的其他电路输出时，采样时钟与被采样信号之间的相位关系难以准确确定。基于此，在根据采样时钟对被采样信号进行采样时，被采样信号有可能正好处于变化状态，导致出现采样出错的问题。
4.因此，如何在采样时钟的频率正好是被采样信号的频率的两倍时，避免采样电路采样出错是亟需解决的问题。


技术实现要素：

5.基于此，有必要针对如何在采样时钟的频率正好是被采样信号的频率的两倍时，避免采样电路采样出错的问题，提供一种信号采样电路及方法。
6.一种信号采样电路，包括：预采样模块、采样控制模块以及数据采样模块。预采样模块被配置为：响应于第一采样有效信号，采样被采样信号并输出预采样信号。采样控制模块被配置为：根据采样时钟生成合成时钟，并响应于合成时钟采样第一采样有效信号，以获得第二采样有效信号；以及，根据第二采样有效信号、合成时钟和采样时钟输出采样控制信号。数据采样模块与预采样模块、采样控制模块分别相连，被配置为：响应于采样时钟和采样控制信号，采样预采样信号并输出采样信号。
7.上述信号采样电路中，预采样模块会响应于第一有效信号采样被采样信号并输出预采样信号，以将预采样信号的变化严格地控制在第一采样有效信号的电平变化处。并且，采样控制模块可以根据采样时钟生成合成时钟，并响应于合成时钟采样第一采样有效信号来获得第二采样有效信号，以及根据第二采样有效信号、合成时钟和采样时钟输出采样控制信号。这样采样控制模块获得的第二采样有效信号，考虑了第一采样有效信号和采样时钟因时钟域不一致所导致的不确定性，能够具有周期性的稳定输出。在此基础上，采样控制模块根据第二采样有效信号、合成时钟和采样时钟输出采样控制信号，可以在采样时钟与被采样信号之间相位关系难以准确确定的情况下，确保采样控制信号与第一采样有效信号之间具有相对固定的相位延迟。如此，数据采样模块响应于采样时钟和采样控制模块提供的采样控制信号，通过采样预采样信号来输出采样信号，便可以在采样时钟的频率是被采样信号频率的两倍时，确保在预采样信号的非变化状态进行采样，从而获得准确的采样信号，以有效避免采样出错。
8.可见，本技术中的信号采样电路无需对采样时钟和被采样信号的相位关系进行确定，便可以实现准确采样，可以有效提高信号采样效率及良率。
9.在一些实施例中，采样控制模块包括：时钟合成电路、同步采样电路、电平检测电路以及采样控制器。时钟合成电路被配置为：根据采样时钟生成合成时钟。同步采样电路与时钟合成电路相连，被配置为：响应于合成时钟采样第一采样有效信号，以输出第二采样有效信号。电平检测电路与时钟合成电路、同步采样电路分别相连，被配置为：响应于合成时钟采样第二采样有效信号，并检测第二采样有效信号的电平状态，以获得第一检测信号；以及响应于采样时钟采样第一检测信号，并检测第一检测信号的电平状态，以获得第二检测信号。采样控制器与电平检测电路相连，被配置为：根据第二检测信号和采样时钟的周期和输出采样控制信号。
10.在一些实施例中，时钟合成电路包括：时钟延迟电路和时钟生成电路。时钟延迟电路被配置为：将采样时钟的周期延迟预设时长，以输出延迟时钟。时钟生成电路与时钟延迟电路相连，被配置为：对采样时钟和延迟时钟进行逻辑运算，以输出合成时钟。
11.在一些实施例中，时钟生成电路包括：第一时钟生成电路、第二时钟生成电路以及合成电路。第一时钟生成电路被配置为：对采样时钟和延迟时钟执行逻辑与，以输出第一时钟。第二时钟生成电路被配置为：先对采样时钟和延迟时钟执行逻辑或，再对逻辑或的运算结果执行逻辑非，以输出第二时钟。合成电路与第一时钟生成电路、第二时钟生成电路分别相连，被配置为：对第一时钟和第二时钟执行逻辑或，以输出合成时钟。
12.在一些实施例中，电平检测电路包括：第一检测电路和第二检测电路。第一检测电路与时钟合成电路、同步采样电路分别相连，被配置为：响应于合成时钟采样第二采样有效信号，并检测第二采样有效信号的上升沿状态，以输出第一检测信号。第二检测电路与第一检测电路相连，被配置为：响应于采样时钟采样第一检测信号，并检测第一检测信号的上升沿状态，以输出第二检测信号。其中，采样控制器与第二检测电路相连，被配置为：在接收到第二检测信号的第一个上升沿之后，根据采样时钟的周期进行计数并输出计数值；采样控制信号为计数值。
13.上述信号采样电路中，第一检测电路可以检测第二采样有效信号的上升沿状态，并输出第一检测信号。第二检测电路可以基于采样时钟采样并检测第一检测信号的上升沿状态，输出第二检测信号。这样便可以使第二检测信号的上升沿处于采样时钟的时钟域。而且，采样控制器在接收到第二检测信号的第一个上升沿之后，会根据采样时钟的周期进行计数并输出计数值也即采样控制信号，以使计数的时间段能够避开预采样信号发生变化的时刻。这样后续数据采样模块便可以根据该计数值采样预采样信号，以避免采样出错。
14.基于同样的发明构思，本技术实施例还提供了一种信号采样方法，该信号采样方法可以应用于前述一些实施例中的信号采样电路。
15.信号采样方法包括以下步骤。响应于第一采样有效信号，采样被采样信号并输出预采样信号。根据采样时钟生成合成时钟，并响应于合成时钟采样第一采样有效信号，以获得第二采样有效信号。根据第二采样有效信号、合成时钟和采样时钟输出采样控制信号。响应于采样时钟和采样控制信号，采样预采样信号并输出采样信号。
16.前述一些实施例中的信号采样电路所能实现的技术效果，该信号采样方法也均能实现，此处不再一一详述。
17.在一些实施例中，根据第二采样有效信号、合成时钟和采样时钟输出采样控制信号，包括以下步骤。响应于合成时钟采样第二采样有效信号，并检测第二采样有效信号的电
平状态，以获得第一检测信号。响应于采样时钟采样第一检测信号，并检测第一检测信号的电平状态，以获得第二检测信号。根据采样时钟的周期和第二检测信号输出采样控制信号。
18.在一些实施例中，根据采样时钟的周期和第二检测信号输出采样控制信号，包括：在接收到第二检测信号的第一个上升沿之后，根据采样时钟的周期进行计数并输出计数值；采样控制信号为计数值。
19.在一些实施例中，根据采样时钟生成合成时钟，包括以下步骤。将采样时钟的周期延迟预设时长，获得延迟时钟。对采样时钟和延迟时钟进行逻辑运算，获得合成时钟。
20.在一些实施例中，对采样时钟和延迟时钟进行逻辑运算，获得合成时钟，包括以下步骤。对采样时钟和延迟时钟执行逻辑与，获得第一时钟。对采样时钟和延迟时钟执行逻辑或，之后对逻辑或的运算结果执行逻辑非，获得第二时钟。对第一时钟和第二时钟执行逻辑或，获得合成时钟。
附图说明
21.图1为现有技术中一种采样电路中各信号的时序图；
22.图2为现有技术中另一种采样电路中各信号的时序图；
23.图3为本技术一实施例提供的一种信号采样电路的结构框图；
24.图4为本技术一实施例提供的一种信号采样电路中各信号的时序图；
25.图5为本技术一实施例提供的一种采样控制模块的结构框图；
26.图6为本技术一实施例提供的一种时钟合成电路的结构框图；
27.图7为本技术一实施例提供的一种电平检测电路的结构框图；
28.图8为本技术一实施例提供的一种信号采样方法的流程示意图。
29.附图标记说明：
30.100-预采样模块；200-采样控制模块；210-时钟合成电路；
31.211-时钟延迟电路；212-时钟生成电路；2121-第一时钟生成电路；
32.2122-第二时钟生成电路；2123-合成电路；220-同步采样电路；
33.230-电平检测电路；231-第一检测电路；232-第二检测电路；
34.300-数据采样模块。
具体实施方式
35.为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳的实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。
36.除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
37.在使用本文中描述的“包括”、“具有”、和“包含”的情况下，除非使用了明确的限定用语，例如“仅”、“由
……
组成”等，否则还可以添加另一部件。除非相反地提及，否则单数形
式的术语可以包括复数形式，并不能理解为其数量为一个。
38.在数字电路中，采样电路只能采样与该采样电路使用同一个时钟产生的被采样信号。而在一些情况下，被采样信号为数字电路外的电路输出，比如芯片内的模拟电路或者芯片外的电路输出。被采样信号的时钟与采样电路的时钟虽然同源，但由于不是都在数字电路内部，被采样信号的时钟与采样电路的时钟相位关系是不确定的。这样在利用采样电路进行采样时，如果被采样信号正好在变化，就会出现采样出错。此外，还需要确保采样时钟与数字电路的主时钟在同一个时钟域，才能使采样得到的信号能够被数字电路进行处理。
39.以下通过具体的示例来说明上述问题。
40.在一个示例中，如图1所示，假设在被采样信号有效标志sa的下降沿时，被采样信号d发生变化。那么在被采样信号有效标志sa的上升沿采样被采样信号d是不会出现采样出错的，因为这样采样会避开被采样信号d发生变化的时刻。然而，如果把被采样信号有效标志sa作为采样时钟，并用其上升沿采样被采样信号d仍会存在问题，即采样后输出的采样结果的时钟域并不是采样时钟所处的时钟域。由于采样时钟和数字电路的主时钟在同一个时钟域，这样采样后的采样结果并不能被数字电路进行后续处理。
41.在另一个示例中，如图2所示，采样时钟clk_s的频率为被采样信号d频率的两倍。假设采样电路在采样时钟的上升沿clk_s采样被采样信号d，那么在采样电路采样时，可能被采样信号d正在发生变化，这样会出现采样出错的问题。而且，信号有效标志采样输出out会持续处于低电平的状态，这样便无法确定在何时采样被采样信号d是合适的。
42.现有的方法中，可以通过使采样时钟和被采样信号的相位略微错开来避免采样出错。但是要控制数字电路外的信号与数字电路内的时钟的相位关系是相当困难的，因为它们的相位关系不是确定的，该相位关系会受环境温度、制备工艺以及电路中电压的影响。
43.基于此，本技术希望提供一种能够解决上述技术问题的方案，其详细内容将在后续实施例中得以阐述。
44.请参阅图3，本技术实施例提供了一种信号采样电路，包括：预采样模块100、采样控制模块200以及数据采样模块300。
45.预采样模块100被配置为：响应于第一采样有效信号sa1，采样被采样信号d并输出预采样信号pre_d。
46.需要说明的是，对于被采样信号d而言，由于芯片级或芯片外部的延迟，被采样信号d不能严格地在第一采样有效信号sa1的上升沿或下降沿处发生变化，不利于后续的处理。
47.在一些示例中，如图4所示，被采样信号d和第一采样有效信号sa1的周期相同，采样时钟clk_s的频率是被采样信号d频率的两倍。被采样信号d在第一采样有效信号sa1的下降沿处发生变化。预采样模块100可以在第一采样有效信号sa1的上升沿处采样被采样信号d(被采样信号d在不同时刻的值例如为d0、d1和d2)，以输出预采样信号pre_d。这样预采样信号pre_d便会严格地在第一采样有效信号sa1的上升沿处发生变化。
48.采样控制模块200被配置为：根据采样时钟clk_s生成合成时钟，并响应于合成时钟采样第一采样有效信号sa1，以获得第二采样有效信号sa2；以及，根据第二采样有效信号sa2、合成时钟和采样时钟clk_s输出采样控制信号sc。
49.数据采样模块300与预采样模块100、采样控制模块200分别相连，被配置为：响应
于采样时钟clk_s和采样控制信号sc，采样预采样信号pre_d并输出采样信号sf。
50.上述信号采样电路中，预采样模块100会响应于第一有效信号sa1采样被采样信号d并输出预采样信号pre_d，以将预采样信号pre_d严格地控制在第一采样有效信号sa1的电平变化处。并且，采样控制模块200可以根据采样时钟clk_s生成合成时钟，并响应于合成时钟采样第一采样有效信号sa1来获得第二采样有效信号sa2，以及根据第二采样有效信号sa2、合成时钟和采样时钟clk_s输出采样控制信号sc。这样采样控制模块200获得的第二采样有效信号sa2，考虑了第一采样有效信号sa1和采样时钟clk_s因时钟域不一致所导致的不确定性，能够具有周期性的稳定输出。在此基础上，采样控制模块200根据第二采样有效信号sa1、合成时钟和采样时钟clk_s输出采样控制信号sc，可以在采样时钟clk_s与被采样信号d之间相位关系难以准确确定的情况下，确保采样控制信号sc与第一采样有效信号sa1之间具有相对固定的相位延迟。如此，数据采样模块300响应于采样时钟clk_s和采样控制模块200提供的采样控制信号sc，通过采样预采样信号pre_d来输出采样信号sf便可以在采样时钟clk_s的频率是被采样信号d频率的两倍时，确保在预采样信号pre_d的非变化状态进行采样，从而获得准确的采样信号sf，以有效避免采样出错。
51.可见，本技术中的信号采样电路无需对采样时钟clk_s和被采样信号d的相位关系进行确定，便可以实现准确采样，可以有效提高信号采样效率及良率。
52.在一些实施例中，请结合图4～图7理解，采样控制模块200包括：时钟合成电路210、同步采样电路220、电平检测电路230以及采样控制器240。
53.时钟合成电路210被配置为：根据采样时钟clk_s生成合成时钟clk_c。图4中time1为合成时钟clk_c的上升沿时刻a～h，time2为采样时钟clk_s的上升沿时刻i～k。
54.示例地，请参阅图6，时钟合成电路210包括：时钟延迟电路211和时钟生成电路212。
55.时钟延迟电路211被配置为：将采样时钟clk_s的周期延迟预设时长，以输出延迟时钟clk_d。预设时长可以根据实际需求选择设置。可选地，如图4所示，预设时长为采样时钟clk_s的1/4个周期。
56.时钟生成电路212与时钟延迟电路211相连，被配置为：对采样时钟clk_s和延迟时钟clk_d进行逻辑运算，以输出合成时钟clk_c。
57.在一些示例中，请继续参阅图4和图6，时钟生成电路212包括：第一时钟生成电路2121、第二时钟生成电路2122以及合成电路2123。
58.第一时钟生成电路2121被配置为：对采样时钟clk_s和延迟时钟clk_d执行逻辑与，以输出第一时钟clk1。
59.第二时钟生成电路2122被配置为：先对采样时钟clk_s和延迟时钟clk_d执行逻辑或，再对逻辑或的运算结果执行逻辑非，以输出第二时钟clk2。
60.合成电路clk_c与第一时钟生成电路2121、第二时钟生成电路2122分别相连，被配置为：对第一时钟clk1和第二时钟clk2执行逻辑或，以输出合成时钟clk_c。
61.同步采样电路220与时钟合成电路210相连，被配置为：响应于合成时钟clk_c采样第一采样有效信号sa1，以输出第二采样有效信号sa2。
62.如图4所示，由于合成时钟clk_c的时钟域与第一采样有效信号sa1的时钟域不一致，这样在第一采样有效信号sa1发生变化时，得到的结果是不确定的值。图4中第二采样有
效信号sa2中的x便代表了这种不确定的值，即x处可能是高电平也可能是低电平。
63.电平检测电路230与时钟合成电路210、同步采样电路220分别相连，被配置为：响应于合成时钟clk_c采样第二采样有效信号sa2，并检测第二采样有效信号sa2的电平状态，以获得第一检测信号t1；以及响应于采样时钟clk_s采样第一检测信号t1，并检测第一检测信号t1的电平状态，以获得第二检测信号t2。
64.采样控制器240与电平检测电路230相连，被配置为：根据第二检测信号t2和采样时钟clk_s的周期和输出采样控制信号sc。
65.在一些实施例中，请参阅图7，电平检测电路230包括：第一检测电路231和第二检测电路232。
66.第一检测电路231与时钟合成电路210、同步采样电路220分别相连，被配置为：响应于合成时钟clk_c采样第二采样有效信号sa2，并检测第二采样有效信号sa2的上升沿状态，以输出第一检测信号t1。
67.第二检测电路232与第一检测电路231相连，被配置为：响应于采样时钟clk_s采样第一检测信号t1，并检测第一检测信号t1的上升沿状态，以输出第二检测信号t2。
68.并且，采样控制器240与第二检测电路232相连，被配置为：在接收到第二检测信号t2的第一个上升沿之后，根据采样时钟clk_s的周期进行计数并输出计数值；采样控制信号sc为计数值。
69.上述信号采样电路中，第一检测电路231可以检测第二采样有效信号sa2的上升沿状态，并输出第一检测信号t1。第二检测电路232可以基于采样时钟clk_s采样并检测第一检测信号t1的上升沿状态，输出第二检测信号t2。这样便可以使第二检测信号t2的上升沿或下降沿处于采样时钟clk_s的时钟域。而且，采样控制器240在接收到第二检测信号t2的第一个上升沿之后，会根据采样时钟clk_s的周期进行计数并输出计数值，也即输出采样控制信号sc，以使计数的时间段能够避开预采样信号pre_d发生变化的时刻。这样后续数据采样模块300便可以根据该计数值采样预采样信号，以避免采样出错。
70.以下结合图4中的示例对第一检测电路231、第二检测电路232以及采样控制器240进行说明。
71.如图4所示，由于不确定值x的存在，第一检测信号t1也会有两种情况(图4中t1-1或t1-2)。例如，在合成时钟clk_c的上升沿时刻c处，第一检测信号t1可能为低电平(如图4中t1-1)，也可能为高电平(如图4中t1-2)。而不论在第一检测信号t1处于哪一种情况，第二检测信号t2的输出结果都相同，而且第二检测信号t2的上升沿处于采样时钟clk_s的时钟域。此外，第二检测信号t2的上升沿与第一采样有效标志sa1之间的延迟相对固定，对任何采样时钟clk_s和第一采样有效标志sa1之间的相对相位关系，此延迟的差别在采样时钟clk_s半个周期以内。
72.采样控制器240在接收到第二检测信号t2的第一个上升沿之后，根据采样时钟clk_s每2个周期进行一次计数并输出计数值。计数值的周期是固定的，采样控制器240会输出1或2作为计数值。
73.接下来，数据采样模块300可以在固定的计数值，基于采样时钟clk_s采样预采样信号pre_d并输出采样信号sf。这样采样信号sf便可以被同步到采样时钟clk_s。其中，固定的计数值可以基于前述第二检测信号t2的上升沿和第一采样有效标志sa1之间的延迟来设
置。在图4所示的示例中，固定的计数值即采样控制器240的输出的计数值为1处。由于上述延迟的差别在采样时钟clk_s半个周期之内，所以图4中计数值为1处对应的时间段，避开了预采样信号pre_d发生变化的时刻，从而可以避免采样出错。
74.基于同样的发明构思，本技术实施例还提供了一种信号采样方法，该信号采样方法可以应用于前述一些实施例中的信号采样电路。
75.请参阅图8，信号采样方法包括步骤s10～s40。
76.s10，响应于第一采样有效信号，采样被采样信号并输出预采样信号。
77.s20，根据采样时钟生成合成时钟，并响应于合成时钟采样第一采样有效信号，以获得第二采样有效信号。
78.s30，根据第二采样有效信号、合成时钟和采样时钟输出采样控制信号。
79.s40，响应于采样时钟和采样控制信号，采样预采样信号并输出采样信号。
80.前述一些实施例中的信号采样电路所能实现的技术效果，该信号采样方法也均能实现，此处不再一一详述。
81.在一些实施例中，根据采样时钟生成合成时钟，包括步骤s21和s22。
82.s21，将采样时钟的周期延迟预设时长，获得延迟时钟。
83.s22，对采样时钟和延迟时钟进行逻辑运算，获得合成时钟。
84.在一些实施例中，步骤s22包括步骤s221～s223。
85.s221，对采样时钟和延迟时钟执行逻辑与，获得第一时钟。
86.s222，对采样时钟和延迟时钟执行逻辑或，之后对逻辑或的运算结果执行逻辑非，获得第二时钟。
87.s223，对第一时钟和第二时钟执行逻辑或，获得合成时钟。
88.在一些实施例中，步骤s30，包括步骤s31～s33。
89.s31，响应于合成时钟采样第二采样有效信号，并检测第二采样有效信号的电平状态，以获得第一检测信号。
90.s32，响应于采样时钟采样第一检测信号，并检测第一检测信号的电平状态，以获得第二检测信号。
91.s33，根据采样时钟的周期和第二检测信号输出采样控制信号。
92.在一些实施例中，步骤s33包括：在接收到第二检测信号的第一个上升沿之后，根据采样时钟的周期进行计数并输出计数值；采样控制信号为计数值。
93.以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
94.以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。