一种插槽连通性测试装置及测试方法与流程

1.本发明涉及信息安全的技术领域，特别是涉及一种插槽连通性测试装置及测试方法。


背景技术：

2.主板厂商的主板上会有很多外部设备互连总线插槽(pcie slot)，对于新生产的主板来说，外部设备互连总线插槽在焊接时候可能会有虚焊，需要进行物理连接的连通性测试，测试外部设备互连总线插槽网络的连通性，来保证主板生产质量。
3.目前，在进行主板网络连通性测试时，需要为主板添加一些复杂的专用测试设备，例如网卡，gpu卡等插在外部设备互连总线插槽中进行测试验证，由于专用测试设备价格较高，导致测试成本高，而且使用专用测试设备整个测试过程较复杂，耗时较长，测试效率低。


技术实现要素：

4.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种插槽连通性测试装置及测试方法，用于解决现有技术中测试主板上用于外部设备互连的总线插槽的连通性时测试成本高、测试效率低的问题。
5.为实现上述目的及其他相关目的，本发明提供一种插槽连通性测试装置，所述插槽连通性测试装置包括电路板，retimer芯片，连接端以及回环模块；所述连接端装设于所述电路板一侧，用于插接待测主板的插槽；所述retimer芯片装设于所述电路板上，所述retimer芯片的信号发送端子与信号接收端子分别与所述连接端电连接，所述信号接收端子接收待测主板发送的输出信号，所述信号发送端子经由所述retimer芯片和所述连接端向待测试主板发送测试信号；所述回环模块用于将所述信号接收端子接收的所述输出信号回环到所述retimer芯片的信号发送端子，以使得所述信号发送端子经由所述retimer芯片和所述连接端向待测试主板发送测试信号。
6.于本发明一实施例中，所述连接端为金手指组件。
7.于本发明一实施例中，所述金手指组件包含的金手指个数与所述待测主板的插槽的端子个数匹配。
8.于本发明一实施例中，所述回环模块为装设于所述电路板上，并分别与所述retimer芯片的信号接收端子和所述信号发送端子相连的回环电路。
9.于本发明一实施例中，所述回环模块包括与所述电路板相连的控制板和装设于所述控制板上的分别与所述retimer芯片的信号接收端子和所述信号发送端子相连的回环电路。
10.于本发明一实施例中，所述回环电路包括一端与所述retimer芯片的信号接收端子相连，另一端与所述retimer芯片的信号发送端子相连的回环电阻模块。
11.于本发明一实施例中，所述回环模块位于所述retimer芯片内并通过所述retimer芯片内的串行器/解串器将所述信号接收端子接收的所述输出信号回环到所述retimer芯
片的信号发送端子。
12.为实现上述目的及其他相关目的，本发明还提供一种插槽连通性测试方法，所述插槽连通性测试方法应用于插槽连通性测试装置；所述插槽连通性测试装置包括电路板，retimer芯片，连接端以及回环模块，所述retimer芯片具有信号接收端子和信号发送端子；所述插槽连通性测试方法包括以下步骤：在所述连接端插接待测主板的插槽时，通过retimer芯片的信号接收端子从待测主板接收输出信号；基于所述回环模块将所述信号接收端子接收的所述输出信号回环到所述retimer芯片的信号发送端子；所述信号发送端子经由所述retimer芯片和所述连接端向待测试主板发送测试信号。
13.于本发明一实施例中，所述连接端为金手指组件。
14.于本发明一实施例中，所述金手指组件包含的金手指个数与所述待测主板的插槽的端子个数匹配。
15.于本发明一实施例中，所述回环模块为装设于所述电路板上，并分别与所述retimer芯片的信号接收端子和所述信号发送端子相连的回环电路。
16.于本发明一实施例中，所述回环模块包括与所述电路板相连的控制板和装设于所述控制板上的分别与所述retimer芯片的信号接收端子和所述信号发送端子相连的回环电路。
17.于本发明一实施例中，所述回环电路包括一端与所述retimer芯片的信号接收端子相连，另一端与所述retimer芯片的信号发送端子相连的回环电阻模块。
18.于本发明一实施例中，所述回环模块位于所述retimer芯片内并通过所述retimer芯片内的串行器/解串器将所述信号接收端子接收的所述输出信号回环到所述retimer芯片的信号发送端子。
19.如上所示，本发明的一种插槽连通性测试装置及测试方法通过将成本低廉的retimer芯片的信号接收端子接收的信号通过外部链路或芯片内部，回环到retimer芯片的信号发送端子，不需要专用的测试设备就能实现对主板上插槽的连通性测试，大大降低了主板的生产测试成本。
附图说明
20.图1显示为本发明的插槽连通性测试装置通过外部链路进行回环时的一种结构示意图；
21.图2显示为本发明的插槽连通性测试装置通过外部链路进行回环时的另一种结构示意图；
22.图3显示为本发明的插槽连通性测试装置通过内部链路进行回环时的一种结构示意图；
23.图4显示为本发明的插槽连通性测试装置应用于主板的插槽测试时的应用示意图；
24.图5显示为本发明的插槽连通性测试方法于一实施例中的流程图。
25.元件标号说明
26.100
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
插槽连通性测试装置
27.110
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
电路板
28.120
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
连接端
29.130
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
retimer芯片
30.140
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
回环模块
31.141
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
控制板
32.142
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
回环电路
33.200
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
主板
34.210
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
待测主板的插槽
35.220
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
中央处理器
36.s100～s300
ꢀꢀ
步骤
具体实施方式
37.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
38.需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
39.本实施例的目的在于提供一种插槽连通性测试装置100及测试方法，用于解决现有技术中测试主板上用于外部设备互连的总线插槽的连通性时测试成本高、测试效率低的问题。
40.以下将详细阐述本实施例的插槽连通性测试装置100及测试方法的原理及实施方式，使本领域技术人员不需要创造性劳动即可理解本发明的插槽连通性测试装置100及测试方法。
41.实施例1
42.如图1所示，本实施例提供一种插槽连通性测试装置100，所述插槽连通性测试装置100包括电路板110，retimer芯片130，连接端120以及回环模块140。
43.于本实施例中，所述连接端120装设于所述电路板110一侧，用于插接待测主板的插槽210。
44.具体地，于本实施例中，所述连接端120为金手指组件。
45.其中，所述金手指组件包含的金手指个数与所述待测主板的插槽210的端子个数匹配，即根据所述待测主板的插槽210的导电端子的数量确定所述插槽连通性测试装置100中连接端120的金手指个数。
46.于本实施例中，所述待测主板的插槽210优选但不限于pcie插槽。
47.根据待测主板的插槽210的输出信号定义所述金手指组件的各个金手指。例如，所述待测主板通过插槽输出的输出信号包括pcie信号和时钟复位信号以及i2c信号，对应的金手指组件定义对应的金手指从所述待测主板的插槽210接收pcie信号和时钟复位信号以
及i2c信号。
48.于本实施例中，所述retimer芯片130装设于所述电路板110上，所述retimer芯片130的信号发送端子与信号接收端子分别与所述连接端120电连接，所述信号接收端子接收待测主板发送的输出信号，所述信号发送端子经由所述retimer芯片和所述连接端向待测试主板发送测试信号。
49.其中，retimer芯片130采用信号调理技术来提升信号完整性，增加高速信号的有效传输距离。retimer芯片130采用业界主流封装，其功耗、传输时延等关键性能指标领先其它测试芯片，并且retimer芯片130支持sris(具有独立扩展频谱时钟架构的分离式参考时钟)和retimer级联等应用。所述retimer芯片130可与pcie插槽通信，例如，所述retimer芯片130符合pcie 4.0规范、pcie 5.0规范、或符合未来pcie标准规范。相比现有技术中的专用测试设备网卡，gpu卡等，所述retimer芯片130具有价格低廉的优势。所以通过本实施例的retimer芯片130对待测主板的插槽210进行连通性测试，可以大大降低主板的生产测试成本。
50.在所述金手指组件插接到待测主板的插槽210中时，从所述待测主板的插槽210接收pcie信号和时钟复位信号以及i2c信号等输出信号，然后传入retimer芯片130中。所述retimer芯片130的信号接收端子接收待测主板发送的输出信号，并经所述回环模块140之后，所述retimer芯片130的信号发送端子向待测试主板发送测试信号。在所述待测主板的中央处理器cpu)检测到所述retimer芯片130发送的测试信号时，即实现了测试主板的插槽的连通性。
51.于本实施例中，所述回环模块140用于将所述信号接收端子接收的所述输出信号回环到所述retimer芯片的信号发送端子，以使得所述信号发送端子经由retimer芯片130和连接端120向待测试主板发送测试信号。
52.于本实施例中，优选地，所述回环模块140通过外部链路环回所述retimer芯片130的信号。
53.图1显示为回环模块140通过外部链路环回所述retimer芯片130的信号的一种结构示意图。具体地，于本实施例中，如图1所示，所述回环模块140设置在所述电路板110外部，包括与所述电路板110相连的控制板141和装设于所述控制板141上的分别与所述retimer芯片130的信号接收端子和所述信号发送端子相连的回环电路142。所述控制板141用于承载所述回路电路142，控制实现所述回环电路142与所述电路板110的信号连接。
54.即所述回环模块140通过位于所述retimer芯片130的外部，独立于所述retimer芯片130的控制板141和回环电路142将所述信号接收端子接收的所述输出信号回环到所述retimer芯片的信号发送端子，以使得所述信号发送端子经由所述retimer芯片和所述连接端向待测试主板发送测试信号。在所述待测主板的中央处理器220(cpu)检测到所述retimer芯片130发送的测试信号时，即实现了测试主板的插槽的连通性。
55.其中，于本实施例中，所述回环电路例如包括回环电阻模块，所述回环电阻模块的一端与所述retimer芯片130的信号接收端子相连，另一端与所述retimer芯片130的信号发送端子相连。其中，所述回环电阻模块包括一个或多个电阻。
56.图2显示为回环模块140通过外部链路环回所述retimer芯片130的信号的另一种结构示意图。如图2所示，于本实施例中，所述回环模块140装设于所述电路板110上，所述回
环模块140包括装设于所述电路板110上的回环电路，所述回环电路分别与所述retimer芯片130的信号接收端子和所述信号发送端子相连，所述回环电路通过所述电路板110实现与所述retimer芯片130的信号连接。
57.其中，于本实施例中，所述回环电路例如包括回环电阻模块，所述回环电阻模块的一端与所述retimer芯片130的信号接收端子相连，另一端与所述retimer芯片130的信号发送端子相连。其中，所述回环电阻模块包括一个或多个电阻。
58.即本实施例中，所述回环模块140与所述retimer芯片130集成于一个电路板110上，所述回环模块140位于所述retimer芯片130的外部，独立于所述retimer芯片130，所述回环模块140通过装设电路板110上的回环模块140将所述信号接收端子接收的所述输出信号回环到所述retimer芯片的信号发送端子，以使得所述信号发送端子经由retimer芯片130和连接端120向待测试主板发送测试信号。在所述待测主板的中央处理器220(cpu)检测到所述retimer芯片130发送的测试信号时，即实现了测试主板的插槽的连通性。
59.此外，所述回环模块140也可以通过所述retimer芯片130的内部链路环回所述retimer芯片130的信号。
60.图3显示为回环模块140通过所述retimer芯片130内部链路环回所述retimer芯片130的信号的一种结构示意图。如图3所示，所述回环模块140位于所述retimer芯片130内并通过所述retimer芯片130内的串行器/解串器serdes(serializer/deserializer)将所述信号接收端子接收的所述输出信号回环到所述retimer芯片的信号发送端子。
61.其中，serdes在发送端多路低速并行信号被转换成高速串行信号，经过传输媒体(光缆或铜线)，最后在接收端将高速串行信号重新转换成低速并行信号。
62.所述retimer芯片130内部具有串行器/解串器，本实施例的回环模块140在retimer芯片内部利用串行器/解串器可以将信号转换的功能将所述retimer芯片130信号接收端子接收的所述输出信号经retimer芯片内部的串行器/解串器处理后，回环到所述retimer芯片的信号发送端子，以使得所述信号发送端子经由连接端120向待测试主板发送测试信号。在所述待测主板的中央处理器220(cpu)检测到所述retimer芯片130发送的测试信号时，即实现了测试主板的插槽的连通性。
63.为使本领域技术人员进一步理解本实施例的插槽连通性测试装置100，以下对本实施例的插槽连通性测试装置100的使用过程进行说明。
64.如图4所示，主板200具有多个插槽：插槽1
……
插槽n；本实施例的插槽连通性测试装置100每次测试一个插槽的连通性，若多个插槽同时测试，可以在每一个插槽中插接一个本实施例的插槽连通性测试装置100。
65.在插槽连通性测试装置100的金手指组件插接到插槽中时，所述金手指组件从所述主板200的插槽接收pcie信号和时钟复位信号以及i2c信号等输出信号，然后传入插槽连通性测试装置100的retimer芯片。所述retimer芯片的信号接收端子接收主板200发送的输出信号，并经所述回环模块之后，所述retimer芯片的信号发送端子向主板200发送测试信号。在所述主板200的中央处理器220(cpu)检测到所述retimer芯片发送的测试信号时，即实现了测试主板200的插槽的连通性。
66.所以本实施例的插槽连通性测试装置100利用成本低廉的retimer芯片，将retimer芯片的信号接收端子接收的信号通过外部链路或芯片内部，回环到retimer芯片的
信号发送端子，实现对主板200上插槽的连通性测试，有效降低了主板200的生产测试成本。
67.实施例2
68.本实施例提供一种插槽连通性测试方法，所述插槽连通性测试方法应用于本技术的插槽连通性测试装置；所述插槽连通性测试装置包括电路板，retimer芯片，连接端以及回环模块，所述retimer芯片具有信号接收端子和信号发送端子；如图5所示，所述插槽连通性测试方法包括以下步骤：
69.步骤s100，在所述连接端插接待测主板的插槽时，通过retimer芯片的信号接收端子从待测主板接收输出信号；
70.步骤s200，基于所述回环模块将所述信号接收端子接收的所述输出信号回环到所述retimer芯片的信号发送端子；
71.步骤s300，所述信号发送端子经由所述retimer芯片和所述连接端向待测试主板发送测试信号。
72.于本实施例中，所述连接端为金手指组件。
73.其中，所述金手指组件包含的金手指个数与所述待测主板的插槽的端子个数匹配，即根据所述待测主板的插槽的导电端子的数量确定所述插槽连通性测试装置中连接端的金手指个数。
74.根据待测主板的插槽的输出信号定义所述金手指组件的各个金手指。例如，所述待测主板通过插槽输出的输出信号包括pcie信号和时钟复位信号以及i2c信号，对应的金手指组件定义对应的金手指从所述待测主板的插槽接收pcie信号和时钟复位信号以及i2c信号。
75.于本实施例中，所述回环模块为装设于所述电路板上，并分别与所述retimer芯片的信号接收端子和所述信号发送端子相连的回环电路。
76.于本实施例中，所述回环模块包括与所述电路板相连的控制板和装设于所述控制板上的分别与所述retimer芯片的信号接收端子和所述信号发送端子相连的回环电路。
77.于本实施例中，所述回环电路包括一端与所述retimer芯片的信号接收端子相连，另一端与所述retimer芯片的信号发送端子相连的回环电阻模块。
78.于本实施例中，所述回环模块位于所述retimer芯片内并通过所述retimer芯片内的串行器/解串器将所述信号接收端子接收的所述输出信号回环到所述retimer芯片的信号发送端子。
79.其中，本实施例中回环模块的结构和功能与实施例1中回环模块140的结构和功能相同，所述retimer芯片的结构和功能与实施例1中retimer芯片130的结构和功能相同，实施例间相同的部分不再赘述。
80.综上所述，本发明的一种插槽连通性测试装置及测试方法通过将成本低廉的retimer芯片，将retimer芯片的信号接收端子接收的信号通过外部链路或芯片内部，回环到retimer芯片的信号发送端子的方式，不需要专用的测试设备就能实现对主板上插槽的连通性测试，大大降低了主板的生产测试成本。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
81.上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因
此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。