用于双电源存储器的低功率且稳健的电平移位脉冲锁存器的制作方法

用于双电源存储器的低功率且稳健的电平移位脉冲锁存器
1.相关申请的交叉引用
2.本技术要求2019年11月11日提交的第201941045726号印度临时专利申请的优先权，其全部内容通过引用并入本文。
技术领域
3.本技术案涉及嵌入式存储器，并且更明确地说涉及用于嵌入式双电源存储器的低功率且稳健的电平移位脉冲锁存器。


背景技术：

4.诸如sram的存储器通常是自定时的。例如，用于读或写操作的字线的断言由自定时存储器时钟信号触发，该自定时存储器时钟信号响应于系统时钟信号的断言而被断言。但是自定时存储器时钟信号具有独立于系统时钟信号的占空比。尤其，自定时存储器时钟信号响应于存储器功能的完成而被复位。
5.为了产生自定时存储器时钟信号，传统上使用脉冲锁存器，该脉冲锁存器响应于系统时钟信号的断言来断言自定时存储器时钟信号，并且一旦字线可以被释放就重置自定时存储器时钟信号。脉冲锁存器因此使自定时存储器时钟信号产生脉冲，以便具有满足所需占空比的脉冲宽度。但是系统时钟信号是在由系统电源电压供电的系统功率域中生成的，该系统电源电压独立于用于为存储器供电的存储器电源电压。因此脉冲锁存器必须是电平移位脉冲锁存器。由于需要电平移位，常规的电平移位脉冲锁存器遭受过多的功率损耗，尤其是在系统电源电压高于存储器电源电压的情形中。


技术实现要素：

6.根据本公开的第一方面，提供一种电平移位脉冲锁存器，该电平移位脉冲锁存器包括：电平移位反相器，被配置成将来自由系统电源电压供电的系统功率域的系统时钟信号反相并电平移位成用于由存储器电源电压供电的存储器功率域的存储器功率域反相时钟信号；传输晶体管，被配置成响应于用于选择所述存储器功率域中的存储器的存储器选择信号和所述系统时钟信号两者的断言而导通以传输所述存储器功率域反相时钟信号以在输入信号节点上形成锁存输入信号；以及存储器功率域锁存器，被配置成锁存所述锁存输入信号以提供用于存储器的自定时存储器时钟信号。
7.根据本公开的第二方面，提供一种用于操作电平移位脉冲锁存器的方法，该方法包括以下动作：将来自由系统电源电压供电的系统功率域的系统时钟信号反相并电平移位成用于由存储器电源电压供电的存储器功率域的存储器功率域反相时钟信号；响应于用于选择所述存储器功率域中的存储器的存储器选择信号的断言和来自所述系统功率域的所述系统时钟信号的断言两者，传输所述存储器功率域反相时钟信号以形成锁存输入信号；并且将锁存输入信号反相以提供用于存储器的自定时存储器时钟信号。
8.根据本公开的第三方面，提供一种电平移位脉冲锁存器，该电平移位脉冲锁存器
包括：系统功率域锁存器，被配置成锁存存储器选择信号以形成传输晶体管控制信号；时钟路径电路，被配置成产生一对内部时钟信号，以在系统时钟信号被放电并且复位信号未被断言时将所述系统功率域锁存器控制成透明的，并且在所述系统时钟信号被充电到所述系统电源电压时控制所述系统功率域锁存器闭合；传输晶体管，被配置成响应于所述传输晶体管控制信号的断言而导通以传输所述系统时钟信号的反相版本，以在输入信号节点上形成锁存输入信号，以及存储器功率域锁存器，被配置成锁存所述锁存输入信号以提供用于存储器的自定时存储器时钟信号。
9.通过以下详细描述可以更好地理解这些和其他有利特征。
附图说明
10.图1是根据本公开的一方面的片上系统的图，所述片上系统包括用于嵌入式存储器的自定时存储器时钟信号的电平移位脉冲锁存器。
11.图2a是根据本公开的一方面的电平移位脉冲锁存器的第一部分的电路图。
12.图2b是根据本公开的一方面的电平移位脉冲锁存器的第二部分的电路图。
13.图3是根据本公开的一方面的电平移位脉冲锁存器的示例操作方法的流程图。
14.图4例示根据本公开的一方面的各自包含用于自定时存储器时钟信号的电平移位脉冲锁存器的一些示例电子系统。
15.通过参考以下详细描述，可以最好地理解本公开的实施例及其优点。应当理解，相同的附图标记用于标识一个或多个附图中所例示的相同元件。
具体实施方式
16.在图1中示出片上系统(soc)100，片上系统包括示例电平移位脉冲锁存器(pl)105。如这里所使用的，术语“锁存器”指的是可以是同步的(例如，寄存器或触发器)或异步的(例如，复位置位锁存器)的任何适当的存储元件。在soc 100中，系统110由独立于为嵌入式存储器115供电的存储器电源电压vddmx的系统电源电压vddcx供电。嵌入式存储器115因此也可以被表示为双电源存储器，因为其存储器电源电压vddmx与系统电源电压vddcx无关。由于这种独立性，系统电源电压vddcx可以大于或小于存储器电源电压vddmx。由于soc 100通常包括多个嵌入式存储器，因此系统110通过断言相应的存储器选择信号来控制对诸如嵌入式存储器115之类的特定嵌入式存储器的访问。在soc 100中，用于嵌入式存储器115的存储器选择信号是低电平有效存储器选择信号cs_n，但是将理解的是，在备选实施例中可以实现高电平有效存储器选择信号。在这方面，当本文所公开的信号的二进制状态为真时，无论这些信号是高电平有效信号还是低电平有效信号，这些信号都将被认为是“被断言的”。因此，通过放电来断言低电平有效信号，且通过充电到电源电压来解除断言低电平有效信号。相反，通过充电到电源电压来断言高电平有效信号并且通过放电来解除断言高电平有效信号。系统110通过断言存储器选择信号cs_n来触发对嵌入式存储器115的访问(读或写操作)。然后，响应于来自时钟源120的系统时钟信号(clk)的上升沿，发生用于存储器访问的读或写操作。在备选实施例中，可响应于系统时钟信号clk的下降沿而触发存储器访问。
17.由于电平移位脉冲锁存器105的操作与存储器访问是读或写操作无关，因此以下
论述将把存储器访问操作称为通用术语以表示嵌入式存储器115的读操作或写操作两者。随着存储器选择信号cx_n和系统时钟信号clk都被断言，电平移位脉冲锁存器105断言自定时存储器时钟信号iclk以触发嵌入式存储器115中的存储器访问操作。自定时存储器时钟信号iclk的此断言是电平移位断言，因为系统时钟信号clk是由系统电源电压vddcx供电的系统功率域信号，而自定时存储器时钟信号是由存储器电源电压vddmx供电的存储器功率域信号。如本文所使用的，术语“系统功率域”和“系统”可互换使用。类似地，术语“存储器功率域”和“存储器”在本文中可互换使用。将理解的是，在与嵌入到soc 100中相反的备选实现方式中，嵌入式存储器115可以替代地是soc 100的外部存储器。
18.在嵌入式存储器115内，自定时存储器时钟信号iclk的断言致使字线(未例示)的字线电压的断言。但是字线仅在由自定时电路125(例如，虚设字线和虚设位线)定时的时段内被断言以完成存储器功能。一旦自定时电路125对足以完成存储器访问操作的时段进行了定时，自定时电路125就断言复位信号(例如，低电平有效复位信号)，所述复位信号使电平移位脉冲锁存器105复位自定时存储器时钟信号iclk。自定时存储器时钟信号iclk的占空比因此独立于系统时钟信号clk的占空比。由于此独立性，系统时钟信号clk可以在自定时存储器时钟信号iclk复位之前复位。尽管系统时钟信号clk复位，为了保持自定时存储器时钟信号iclk被断言，电平移位脉冲锁存器105锁存所断言的自定时存储器时钟信号iclk。自定时存储器时钟信号iclk的这个锁存的断言仅在断言复位信号时释放。
19.电平移位脉冲锁存器105对系统时钟信号clk没有控制，因此它必须对系统时钟信号clk的各种偏斜值是鲁棒的。另外，电平移位传统上已针对各种拐角条件引起大量功率损耗。参考图2a中所示的电平移位脉冲锁存器105的第一部分200和图2b中所示的电平移位脉冲锁存器105的第二部分260，可以更好地理解对于这些拐角条件降低功耗的电平移位脉冲锁存器105的改进。第一部分200包括锁存传输晶体管控制信号clk_pl_in的系统功率域锁存器205。为了生成传输晶体管控制信号clk_pl_in，第一部分200包括nand(与非)门215，与非门将存储器选择信号cs_n与针对操作的扫描模式断言的低电平有效扫描输入信号scan_n进行与非运算。扫描模式信号scan_in因此在正常(非扫描)操作期间将是高电平的，使得nand门215用于将存储器选择信号cs_n反相为锁存输入信号216。反相器217如本文进一步论述起作用以使锁存输入信号216反相以形成传输晶体管控制信号clk_pl_in的反相版本(clk_pl_inb)。系统功率域锁存器205用于将clk_pl_inb信号反相以形成传输晶体管控制信号clk_pl_in。
20.如锁存器领域所知，当锁存器的输出信号响应于锁存器的输入信号的变化而变化时，该锁存器被认为是“透明的”。相反，当锁存器锁存锁存器输出信号的二进制状态，使得尽管锁存输入信号中有任何变化，锁存器输出信号也不会变化时，锁存器被认为是“闭合的”。参考系统功率域锁存器205，反相器217控制系统功率域锁存器205是否透明。尤其，系统功率域锁存器205仅在反相器217具有电源和接地两者时是透明的。为了控制系统功率域锁存器205是透明的还是闭合的，时钟路径电路210响应于系统时钟信号clk生成一对内部时钟信号clk1和clk2。如本文将进一步解释，当系统时钟信号clk为低(接地)且自定时存储器时钟信号iclk为低(并非如本文所定义，信号在放电时被视为“低”且在充电到电源电压时被视为“高”)时，内部时钟信号clk1(其在本文中还表示为第一内部时钟信号)被断言成系统电源电压vddcx。相反，当第一内部时钟信号clk1为高时，内部时钟信号clk2(在此也表
示为第二内部时钟信号)为低。当内部时钟信号clk1为高且内部时钟信号clk2为低时，由p型金属氧化物半导体(pmos)反相器晶体管p2和n型金属氧化物半导体(nmos)反相器晶体管m2的串联组合形成的反相器217被供电。尤其，晶体管m2的源极通过由内部时钟信号clk1控制的nmos晶体管m1耦联至接地。类似地，晶体管p2的源极通过由内部时钟信号clk2控制的pmos晶体管p1耦联至用于系统电源电压vddcx的节点。因此，当系统时钟信号clk和自定时存储器时钟信号iclk两者均为低时，反相器217将被供电并接地，使得反相器217将锁存输入信号216反相成在系统功率域锁存器205中被锁存和反相的clk_pl_inb信号，以形成传输晶体管控制信号clk_pl_in。
21.系统功率域锁存器205因此是透明的，并且当系统时钟信号clk和自定时存储器时钟信号iclk两者均为低时，传输锁存输入信号216(通过如本文进一步讨论的两次反相)以形成传输晶体管控制clk_pl_inb。由于锁存输入信号216是存储器选择信号cx_n的反相版本，所以当存储器选择信号被断言并且系统功率域锁存器透明时，传输晶体管控制信号clk_pl_in被断言。nor(或非)门220用自定时存储器时钟信号iclk使信号clk_pl_inb进行或非运算。反相器217用作第一反相器，并且nor门220因此用作系统功率域锁存器205中的第二反相器，以在自定时存储器时钟信号iclk被复位(放电到接地)时使clk_pl_inb信号反相，以形成传输晶体管控制信号clk_pl_in。因此，当存储器选择信号cx_n被断言并且系统功率域锁存器205是透明的时，传输晶体管控制信号clk_pl_in被断言成系统电源信号vddcx。当自定时存储器时钟信号iclk和/或系统时钟信号被断言时，系统功率域锁存器205闭合，这是因为反相器217由于晶体管p1和m1两者将被截止而然后从功率和接地切断。同时，由pmos晶体管p4与nmos晶体管m4的串联组合所形成的反相器225然后接收功率和接地。晶体管m4的源极通过由内部时钟信号clk2控制的nmos晶体管m3耦联到接地。类似地，晶体管p4的源极通过由内部时钟信号clk1控制的pmos晶体管p3耦联到用于系统电源电压vddcx的节点。反相器225因此将被供电并接地，使得当内部时钟信号clk1为低且内部时钟信号clk2为高(系统功率域锁存器205被闭合)时，系统功率域锁存器205锁存所述传输晶体管控制信号clk_pl_in。反相器225的输出驱动nor门220的输入。由于nor门220的输出驱动通向反相器225的输入(晶体管p4和m4的栅极)，所以nor门220和反相器225交叉耦联并且因此在系统功率域锁存器205闭合时锁存所述传输晶体管控制信号clk_pl_in。
22.如本文将进一步解释，时钟路径电路210中的反相时钟信号vssg是系统时钟信号clk的反相和电平移位的版本。反相器时钟信号vssg是存储器功率域信号，而系统时钟信号是系统功率域信号。时钟路径电路210包括反相器230，反相器将反相时钟信号vssg反相以形成vssg互补信号(vssg_n)，该互补信号在nor门235中与自定时存储器时钟信号iclk进行或非运算。nor门235的输出信号通过mx至cx电平移位器(ls)240从存储器功率域电平移位到系统功率域，其中，mx表示存储器电源电压vddmx并且cx表示系统电源电压vddcx。电平移位器240在此也被表示为存储器功率域到系统功率域电平移位器。反相器245将mx至cx电平移位器240的输出信号反相，以驱动nor门250，该或非门也对系统时钟信号clk进行或非运算。nor门250的输出形成内部时钟信号clk1，该内部时钟信号由反相器255反相以形成内部时钟信号clk2。因此，内部时钟信号clk1及clk2由自定时存储器时钟信号iclk通过nor门235的动作而选通。
23.只有当自定时存储器时钟信号iclk被复位为低时，内部时钟信号clk1才可变低且
内部时钟信号ck2可变高以致使系统功率域锁存器205为透明的。这对于防止dc电流损失是相当有利的，否则当系统电源电压vddcx相对高(例如，1.082v)而存储器电源电压vddmx相对低(例如，0.635v)时，对于拐角条件，nor门220可能存在dc电流损失。在这种高cx、低mx的拐角条件下，情况可能是自定时存储器时钟信号iclk仍然被断言，但是出现存储器选择信号cs_n的新断言值。clk_pl_inb信号然后将接地，同时自定时存储器时钟信号iclk为高。但自定时存储器时钟信号iclk的此高值对于nor门220内的pmos晶体管(未例示)实际上为零。然后，该pmos晶体管形成通过nor门220的dc电流路径的一部分，这将不期望地浪费功率。但是，由nor门235进行的选通防止系统功率域锁存器205透明，直到自定时存储器时钟信号iclk被复位为止，以有利地防止nor门220中的此dc电流损失。
24.现在将论述电平移位脉冲锁存器105的第二部分260的操作。反相器270和反相器275形成用于锁存所述自定时存储器时钟信号iclk的存储器功率域锁存器280。由来自系统功率域锁存器205的传输晶体管控制信号clk_pl_in控制的nmos传输晶体管m7来控制反相时钟信号vssg是否可以作为输入信号节点271上携载的锁存输入信号iclk_n而传输到存储器功率域锁存器280。当存储器选择信号cs_n被断言为低且系统功率域锁存器205是透明的时，传输晶体管控制信号clk_pl_in被断言，以导通传输晶体管m7且允许反相时钟信号vssg通过，以形成用于存储器功率域锁存器280的锁存输入信号iclk_n。存储器功率域锁存器280中的反相器270将锁存输入信号iclk_n反相，以形成自定时存储器时钟信号iclk。
25.cx至mx电平移位器265将系统时钟信号clk从系统功率域反相并电平移位到存储器功率域，以形成反相时钟信号vssg。cx至mx电平移位器265中的nmos晶体管m8的源极接地，并且该nmos晶体管的栅极由系统时钟信号clk控制。晶体管m8的漏极形成用于反相时钟信号vssg的节点。因此，当系统时钟信号clk被断言时，反相时钟信号vssg通过晶体管m8接地。如果传输晶体管m7由于传输晶体管控制信号clk_pl_in的断言而导通，则输入信号iclk_n接地以使自定时存储器时钟信号iclk被断言。因此，如果通过存储器选择信号cx_n的断言来选择存储器，则自定时存储器时钟信号iclk将响应于系统时钟信号clk的断言而被断言。
26.在自定时存储器时钟信号iclk的复位之前，复位信号将通过被充电到存储器电源电压vddmx而仍处于解除断言状态，使得nmos晶体管m6导通且pmos晶体管p8截止。晶体管m6的源极连接到接地、并且其漏极连接到反相器275中的nmos晶体管m5的源极。晶体管m5的漏极连接到输入信号节点271。自定时存储器时钟信号iclk驱动晶体管m5的栅极，使得当自定时存储器时钟信号iclk被断言时晶体管m5导通。由于复位信号尚未被断言为低，因此输入信号节点271上的放电的锁存输入信号iclk_n通过反相器270和275的加强动作而被锁存在存储器功率域锁存器280中，以锁存自定时存储器时钟信号iclk。自定时存储器时钟信号iclk驱动反相器275中的pmos晶体管p7和nmos晶体管m5的栅极。晶体管p7具有漏极，该漏极连接到晶体管m5的漏极，并且也连接到输入信号节点271。因此，当自定时存储器时钟信号iclk被断言时，晶体管p7将是截止的。在存储器功能被图1的自定时电路125定时之后，复位信号被断言，以截止晶体管m6并且导通晶体管p8。晶体管p8具有连接到用于存储器电源电压vddmx的节点的源极和连接到输入信号节点271的漏极。响应于复位信号的断言为低而导通晶体管p8，致使输入信号iclk_n被充电到存储器电源电压vddmx，这又致使反相器270对自定时存储器时钟信号iclk进行放电。自定时存储器时钟信号iclk因此响应于复位信号的
断言而放电，使得晶体管p8充当复位电路。将理解的是，可以使用其他类型的复位电路来代替晶体管p8，以复位自定时存储器时钟信号iclk。
27.晶体管p7的源极通过并联耦联的一对pmos晶体管p5和p6耦联至用于存储器电源电压vddmx的电源节点。晶体管p5和p6的源极连接到存储器电源电压vddmx的电源节点，而晶体管p5和p6的漏极连接到晶体管p7的源极。系统时钟信号clk驱动晶体管p6的栅极，而传输晶体管控制信号clk_pl_in驱动晶体管p5的栅极。因此，每当系统时钟信号clk为低或存储器未被选择时，晶体管p7被供电，使得自定时存储器时钟信号iclk的低状态导通晶体管p7，以加强输入信号iclk_n的高状态，并且将自定时存储器时钟信号iclk的低状态锁存在存储器功率域锁存器280中。
28.在cx至mx电平移位器265中，系统时钟信号clk驱动pmos晶体管p10的栅极，该pmos晶体管的源极连接到用于存储器电源电压vddmx的电源节点，并且该pmos晶体管的漏极连接到pmos晶体管p9的源极。晶体管m8的漏极连接到晶体管p9的漏极。晶体管p9的栅极连接到pmos晶体管p12的漏极，该漏极又具有连接到nmos晶体管m9的漏极。晶体管m9的源极接地，并且其栅极由使系统时钟信号clk反相的反相器285的输出驱动。因此，当系统时钟信号clk为高时，晶体管m9将截止。反相器285的输出还驱动pmos晶体管p11的栅极，该pmos晶体管的源极连接到存储器电源电压vddmx的电源节点，并且该pmos晶体管的漏极连接到晶体管p12的源极。晶体管m8的漏极连接到晶体管p12的栅极。因此，当系统时钟信号clk为高时，晶体管p11和p12将都导通，以对晶体管p9的栅极充电，从而确保晶体管p9截止。当系统时钟信号clk变低时，晶体管m9导通并且晶体管p11和p12截止。晶体管p9则通过晶体管m9的漏极放电而导通。因此，晶体管p9和p10两者通过系统时钟信号clk的低状态而导通，以将反相时钟信号vssg充电到存储器电源电压vddmx。
29.在解决诸如在之前讨论的电源电压电平处的高cx、低mx的拐角条件方面，由cx至mx电平移位器265进行的电平移位是相当有利的。例如，假设系统时钟信号仅被反相以形成系统功率域反相时钟信号vssg。如果在复位信号被断言时且在传输晶体管控制信号clk_pl_in为高时，系统时钟信号clk的低状态(二进制零)仅被反相而不进行电平移位以形成系统功率域反相时钟信号vssg，则传输晶体管m7的源极与其漏极相比将相对较高，使得传输晶体管m7将导通以将系统功率域反相时钟信号vssg传输到输入信号节点271。系统电源电压vddcx然后将从输入信号节点271通过晶体管p7和晶体管p6，以便放电到用于存储器电源电压vddmx的电源节点，从而导致显著的功率消耗。但是cx至mx电平移位器265防止了这种功率放电，因为在这种拐角情形下，传输晶体管m7的漏极和源极都将被充电到存储器电源电压vddmx。接着，可不存在从系统功率域经由传输晶体管m7到存储器功率域的放电。类似的cx至mx功率放电可以在上电时通过传输晶体管m7发生，这受到cx至mx电平移位器265的阻碍。因此，电平移位脉冲锁存器105节省了大量功率并且对输入时钟回转没有限制。此外，cx至mx电平移位器265将有利地增加在低cx和高mx的拐角处的数据输出缓冲器(未例示)的保持时间。
30.现在将参考图3的流程图来论述用于电平移位脉冲锁存器的操作方法。该方法包括的第一动作是，将来自由系统电源电压供电的系统功率域的系统时钟信号反相并电平移位成用于由存储器电源电压供电的存储器功率域的存储器功率域反相时钟信号。由cx至mx电平移位器265产生反相时钟信号vssg是动作300的一个示例。该方法还包括的动作305是，
响应于用于选择所述存储器功率域中的存储器的存储器选择信号的断言和来自所述系统功率域的所述系统时钟信号的断言两者，传输所述存储器功率域反相时钟信号以形成锁存输入信号。动作305的示例是，由系统功率域锁存器205对传输晶体管m7进行控制，以控制反相时钟信号vssg是否传输以驱动存储器功率域锁存器280的输入信号节点271。最后，该方法包括的动作310是，将锁存输入信号反相以提供用于存储器的自定时存储器时钟信号。反相器270的动作是动作310的示例。
31.如本文所公开的电平移位脉冲锁存器可有利地并入于任何合适的电子系统中。例如，如图4中所示，蜂窝电话400、膝上型计算机405和平板pc 410均可以包括由自定时存储器时钟信号计时的存储器，所述自定时存储器时钟信号由根据本公开的电平移位脉冲锁存器产生。其他示例性电子系统(例如，音乐播放器、视频播放器、通信装置和个人计算机)也可配置有根据本公开而构造的电平移位脉冲锁存器。
32.将理解的是，在不背离本公开的范围的情况下，可以对本公开的材料、设备、配置和装置的使用方法进行许多修改、替换和变化。鉴于此，本公开的范围不应限于本文所例示和描述的特定实施例的范围，因为它们仅作为本公开的一些示例，而是应当与所附权利要求及其功能等同物完全相称。