包括执行目标刷新的存储器件的存储系统的制作方法

包括执行目标刷新的存储器件的存储系统
1.相关申请的交叉引用
2.本技术要求于2020年12月14日提交的申请号为63/125053的美国临时专利申请和2021年9月2日提交的申请号为10-2021-0116936的韩国专利申请的权益，其全部内容通过引用合并于此。
技术领域
3.本发明的各个实施例涉及一种半导体设计技术，并且更具体地，涉及一种包括存储器控制器的存储系统，该存储器控制器用于向存储器件提供目标地址以便在目标刷新操作期间选择要被刷新的至少一条字线。


背景技术：

4.半导体存储器件的存储单元包括用作开关的晶体管和存储电荷(或数据)的电容器。根据存储单元的电容器中是否有电荷(即电容器的端子电压为高电平还是低电平)来确定数据要处于逻辑高电平(逻辑电平1)还是处于逻辑低电平(逻辑电平0)。
5.数据以累积在电容器中的电荷的形式被存储，并且从理论上讲是没有功耗的。然而，由于晶体管的pn耦合等原因可能会产生漏电流，所以存储在电容器中的初始电荷量可能会消失，从而导致数据的丢失。为了防止这种情况发生，在数据丢失之前读取存储单元中的数据，并且应该将根据读取数据的正常量的电荷重新充电回到存储单元中。只有在周期性地重复这样的操作时才可以保留数据，并且对单元电荷再充电的过程被称为刷新操作，在下文中这样的刷新操作将被称为正常刷新操作。
6.近来，除了正常刷新操作之外，还对可能由于行锤击而丢失数据的特定字线的存储单元执行附加刷新操作，该附加刷新操作在下文中将被称为“目标刷新操作”。行锤击现象是指耦接到特定字线或与该特定字线相邻设置的字线的存储单元的数据由于对应字线的大量激活而被损坏的现象。为了防止行锤击现象，对被激活超过预定次数的字线(其在下文中被称为“目标字线”)和与该字线相邻设置的字线执行目标刷新操作。
7.此外，已经新提出了一种基于第一目标地址和第二目标地址来产生最终目标地址的存储系统，其方式是存储器控制器以高激活次数(或高激活频率)产生第一目标地址，并且存储器件利用随机采样来产生第二目标地址。也就是说，通过与存储器控制器和存储器件一起工作以产生目标地址，存储系统可以在增加目标刷新操作的准确性的同时减少存储器件的负担。在传统的存储系统中，由于只有存储器件产生目标地址，所以能够通过使用外部测试设备来评估存储器件的目标地址产生操作。然而，在新提出的存储系统中，除了直接连接外部测试设备和并使用外部测试设备来评估目标地址产生操作之外，还需要一种内部评估存储器控制器和存储器件二者的目标地址产生操作的新方法。


技术实现要素：

8.本发明的实施例针对一种存储系统，在该存储系统中存储器控制器和存储器件协
同产生用于在目标刷新操作期间选择要被刷新的至少一条字线的目标地址。此外，通过在存储器控制器中设置内置自检(bist)电路和内置冗余分析((bira)电路，本发明的实施例针对一种能够通过使用bist电路来对存储器控制器和存储器件的目标地址产生操作执行测试操作并通过使用bira电路来根据测试结果执行修复操作的存储系统。
9.根据本发明的实施例，一种存储器控制器包括：测试模块，其适用于：在测试操作期间产生测试命令、测试地址和测试数据；刷新控制模块，其适用于：在测试操作期间，接收测试命令和测试地址作为激活命令和激活地址，以及通过根据激活命令对激活地址进行采样来产生第一目标地址；命令/地址发生模块，其适用于：将激活地址连同激活命令一起提供给存储器件，以及将第一目标刷新命令连同第一目标地址一起提供给存储器件，同时根据修复控制信号确定是否修复激活地址；以及修复分析模块，其适用于：在测试操作期间，基于测试数据与来自存储器件的读取数据的比较结果来产生修复控制信号。
10.根据本发明的实施例，一种存储系统包括：存储器控制器，其适用于将第一目标地址连同第一目标刷新命令一起来提供；和存储器件，其适用于：根据第一目标刷新命令对与第一目标地址相对应的至少一条字线来执行目标刷新操作，并且根据第二目标刷新命令对与第二目标地址相对应的至少一条字线来执行目标刷新操作，所述第二目标地址不同于所述第一目标地址，其中所述存储器控制器包括：测试模块，其适用于：在测试操作期间产生测试命令、测试地址和测试数据；刷新控制模块，其适用于：在测试操作期间，接收测试命令和测试地址作为激活命令和激活地址，以及通过根据激活命令对激活地址进行采样来产生第一目标地址；命令/地址发生模块，其适用于：提供激活地址连同激活命令，以及提供第一目标刷新命令连同第一目标地址，并且根据修复控制信号确定是否修复激活地址；以及修复分析模块，其适用于：在测试操作期间，基于测试数据与来自存储器件的读取数据的比较结果来产生修复控制信号。
11.根据本发明的实施例，一种存储系统的操作方法包括：在存储器件的存储单元阵列上写入测试数据；对存储器件应用攻击(aggressive)模式；通过根据激活命令对激活地址进行采样来产生第一目标地址，以及基于第一目标地址执行存储器件的目标刷新操作；基于测试数据与来自存储器件的读取数据的比较结果来产生修复控制信号；根据修复控制信号来修复激活地址。
12.进一步地，根据本发明的实施例，当存储器控制器和存储器器件一起工作以产生目标地址时，存储系统可以通过使用存储器控制器中包括bist电路来对目标地址产生操作执行测试操作，以及通过使用存储器控制器中包括的bira电路根据测试结果来执行修复操作，从而提高刷新效率。
附图说明
13.图1是示出根据本发明的实施例的存储系统的框图。
14.图2是示出根据本发明的实施例的图1中的存储器控制器的配置之间的连接性的详细框图。
15.图3是示出根据本发明的实施例的图1的刷新控制模块的详细框图。
16.图4是示出根据本发明的实施例的图1的bira模块的详细框图。
17.图5是示出根据本发明的实施例的图1的命令/地址发生模块的详细框图。
18.图6是示出根据本发明的实施例的图3的跟踪电路的详细框图。
19.图7是示出根据本发明的实施例的图6的部分采样电路的详细框图。
20.图8是示出根据本发明的实施例的图7的第一锁存电路和地址计数器的详细框图。
21.图9是示出根据本发明的实施例的图6的第一随机采样电路的详细框图。
22.图10是示出根据本发明的实施例的图6的目标地址发生电路的详细框图。
23.图11是示出根据本发明的实施例的图1中所示的存储器件的详细框图。
24.图12是示出根据本发明的实施例的图11的地址选择电路的详细配置图。
25.图13和14是根据本发明的实施例的用于描述存储系统的操作的流程图。
具体实施方式
26.下面将参考附图更详细地描述本发明的各种实施例。然而，本发明可以以不同的形式来体现并且不应被解释为限于这里阐述的实施例。相反，提供这些实施例是为了使本公开彻底和完整，并将本发明的范围充分传达给本领域的技术人员。遍及本公开，遍及本发明的各个图和实施例，相同的附图标记指代相同的部分。
27.应当理解的是，当一个元件被称为“耦接”或“连接”到另一个元件时，这可能意指两者直接耦接或两者通过介于它们之间的另一电路彼此电连接。将进一步理解，当在本说明书中使用时，术语“包括”、“包含”、“具有”等指定所述特征、数字、步骤、操作、元素、组件和/或它们的组合的存在但不排除存在或添加一个或多个其他特征、数字、步骤、操作、元素、组件和/或它们的组合。在本公开中，单数形式也旨在包括复数形式，除非上下文中另外明确指示。
28.在下文中，为了关注刷新操作，将省略与数据输入/输出操作相关联的配置的描述。具体地，为了便于描述，存储系统中的存储器控制器所使用的地址可以通过附图标记“_add”来指定，并且存储器件中使用的地址可以通过附图标记“add_”来指定。
29.图1是示出根据本发明的实施例的存储系统10的框图。图2是示出根据本发明的实施例的图1中的存储器控制器100的配置之间的连接性的详细框图。
30.参考图1，存储系统10可以包括存储器控制器100和半导体存储器件200。
31.存储器控制器100可以控制存储系统10的一般操作并且它可以控制主机与半导体存储器件200之间的一般数据交换。存储器控制器100可以根据来自主机的请求req来产生命令/地址信号c/a，并将所产生的命令/地址信号c/a提供给半导体存储器件200。存储器控制器100可以将时钟ck与命令/地址信号c/a一起提供给半导体存储器件200存储器控制器100可以将与从主机提供的主机数据hdata相对应的数据dq连同数据选通信号dqs一起提供给半导体存储器件200。存储器控制器100可以接收从半导体存储器件200读取的数据dq以及数据选通信号dqs，并将数据dq和数据选通信号dqs作为主机数据hdata提供给主机。
32.详细地，存储器控制器100可以包括主机接口(host i/f)110、处理器120、刷新控制模块130、命令/地址(cmd/add)发生模块140、存储器接口(存储器i/f)150、测试接口(测试i/f)160、总线170、内置自测试(bist)模块180、和内置冗余分析(bira)模块190。
33.主机接口110可以在处理器120的控制下与连接到存储系统10的主机进行通信。例如，主机接口110可以从主机接收请求req和主机数据hdata，并且通过经由存储器接口150接收从半导体存储器件200读取的数据dq来将主机数据hdata提供给主机。
34.处理器120可以执行用于控制半导体存储器件200的各种类型的计算和/或其他操作，和/或可以执行固件或其他类型软件的形式的指令。在正常操作期间，处理器120可以通过主机接口110接收从主机提供的请求req和主机数据hdata。参考图2，处理器120可以在正常操作期间产生命令n_cmd和地址n_addr，并且产生与主机数据hdata相对应的数据n_dq，或者产生与从半导体存储器件200传输的数据dq相对应的主机数据hdata。处理器120可以控制主机接口110、刷新控制模块130、命令/地址发生模块140、存储器接口150、测试接口160、bist模块180和bira模块190的整体操作。
35.测试接口160可以在处理器120的控制下与连接到存储系统10的外部测试设备通信。例如，在测试操作期间，测试接口160可以从测试设备接收请求treq和测试种子数据tdata，并通过经由存储器接口150接收从半导体存储器件200读取的数据dq来将测试种子数据tdata输出至测试设备。例如，参考图2，测试接口160可以包括联合测试动作组(jtag)接口(jtag i/f)162和测试接入点(tap)控制器164。jtag接口162可以包括ieee 1149.1标准测试接入端口的结构和边界扫描架构，并且可以提供与测试设备的接口。jtag接口162可以接收具有从测试设备提供的预设输出形式的请求treq和测试种子数据tdata，并且在测试操作期间对请求treq和测试种子数据tdata进行第一转换操作以具有逻辑控制形式。tap控制器164可以对从jtag接口162提供的输出信号进行解码，并对经解码的信号执行第二转换操作以具有适合于bist模块180的控制形式。
36.bist模块180可以通过测试接口160从测试设备接收请求treq和测试种子数据tdata。参考图2，bist模块180可以产生与请求treq对应的测试命令t_cmd和测试地址t_addr。bist模块180可以产生与测试种子数据tdata对应的测试数据t_dq，或者产生与从半导体存储器件200传输的数据dq对应的测试种子数据tdata。例如，参考图2，bist模块180可以包括数据发生电路182、地址发生电路184和命令发生电路186。数据发生电路182可以产生与测试种子数据tdata对应的测试数据t_dq，或者产生与测试数据t_dq对应的测试种子数据tdata。地址发生电路184可以产生与请求treq对应的测试地址t_addr。命令发生电路186可以产生与请求treq对应的测试命令t_cmd。根据实施例，bist模块180可以根据从测试设备提供的请求treq来产生通知进入测试操作的测试模式信号tm。
37.存储器控制器100还可以包括仲裁电路122，其用于在正常操作期间选择从处理器120提供的命令n_cmd、地址n_addr和数据n_dq，以及在测试操作期间选择从bist模块180提供的测试命令t_cmd、测试地址t_addr、和测试数据t_dq。参考图2，当测试模式信号tm被使能时，仲裁电路122可以选择从bist模块180提供的测试命令t_cmd、测试地址t_addr和测试数据t_dq。当测试模式信号tm被禁止时，仲裁电路122可以选择从处理器120提供的命令n_cmd、地址n_addr和数据n_dq。
38.例如，仲裁电路122可以包括第一多路复用器m1至第三多路复用器m3。第一多路复用器m1可以用双向多路复用器来实现。第一多路复用器m1可以根据测试模式信号tm来选择数据n_dq和测试数据t_dq中的一个，并将数据dq输出到存储器接口150。第一多路复用器m1可以根据测试模式信号tm输出从存储器接口150传输的数据dq作为数据n_dq和测试数据t_dq中的一个。第二多路复用器m2可以根据测试模式信号tm选择地址n_addr和测试地址t_addr中的一个，并向刷新控制模块130和命令/地址发生模块140输出地址addr。第三多路复用器m3可以根据测试模式信号tm来选择命令n_cmd和测试命令t_cmd中的一个，并向刷新控
制模块130和命令/地址发生模块140输出命令cmd。取决于实施例，仲裁电路122可以被包括在处理器120中。
39.作为参考，命令cmd可以包括激活命令act、预充电命令pcg、读取命令rd和写入命令wt。然而，本发明不限于此。根据实施例，命令cmd还可以包括半导体存储器器件200的操作所需的命令，例如模式寄存器设置(mrs)命令。与激活命令act一起产生的地址addr可以被定义为激活地址act_add。
40.刷新控制模块130可以基于从仲裁电路122提供的激活命令act来产生与刷新操作有关的命令，例如正常刷新命令(图3的ref)和第一目标刷新命令(图3的tref1)。每当激活命令act的输入次数达到特定数量时，刷新控制模块130就可以在以规则间隔产生设定数量的正常刷新命令ref之后产生第一目标刷新命令tref1。刷新控制模块130可以通过根据激活命令act对激活地址act_add进行采样来产生具有高激活次数或高激活频率的第一目标地址(图3的tref1_add)。也就是说，在正常操作期间，刷新控制模块130可以接收通过仲裁电路122提供的命令n_cmd和地址n_addr，作为激活命令act和激活地址act_add，并通过根据激活命令act对激活地址act_add进行采样来产生第一目标地址tref1_add。在测试操作期间，刷新控制模块130可以接收测试命令t_cmd和测试地址t_addr作为激活命令act和激活地址act_add，并通过根据激活命令act对激活地址act_add进行采样来产生第一目标地址tref1_add。将在图3中描述根据实施例的刷新控制模块130的详细结构。
41.命令/地址发生模块140可以通过调度从仲裁电路122提供的命令cmd和地址addr、以及从刷新控制模块130提供的正常刷新命令ref、第一目标刷新命令tref1以及第一目标地址tref1_add来产生命令/地址信号c/a。命令/地址发生模块140可以将激活地址act_add连同激活命令act一起提供作为命令/地址信号c/a，并将第一目标刷新命令tref1连同第一目标地址tref1_add一起提供作为命令/地址信号c/a。命令/地址发生模块140可以将激活地址act_add连同读取命令rd或者写入命令wt一起提供作为命令/地址信号c/a。命令/地址发生模块140可以将正常刷新命令ref提供作为命令/地址信号c/a。此外，命令/地址发生模块140可以提供激活地址act_add以及半导体存储器件200的操作所需的命令(例如mrs命令)，以作为命令/地址信号c/a。具体地，命令/地址发生模块140可以根据从bira模块190提供的修复控制信号(图3的repair_en)来确定是否修复地址addr(例如，激活地址act_add)。将在图5中描述根据实施例的命令/地址发生模块140的详细结构。
42.存储器接口150可以被配置为在处理器120的控制下与半导体存储器件200通信。例如，存储器接口150可以将命令/地址信号c/a和数据dq传输到半导体存储器件200，并将从半导体存储器件200读取的数据dq传输到主机接口110。
43.bira模块190可以在测试操作期间，通过基于由bist模块180产生的测试数据t_dq和从半导体存储器件200读取的数据dq的比较结果来确定是否需要重新映射地址addr，即是否需要修复地址addr，来产生修复控制信号repair_en。将在图4中描述根据实施例的bira模块190的详细结构。
44.处理器120可以经由总线170在主机接口110、刷新控制模块130、命令/地址发生模块140、存储器接口150、测试接口160、bist模块180和bira模块190之间传输数据。根据实施例，主机接口110、刷新控制模块130、命令/地址发生模块140、存储器接口150、测试接口160、bist模块180和bira模块190可以不通过总线170而彼此独立地相互通信。例如，刷新控
制模块130和主机接口110可以不通过总线170而彼此直接通信。刷新控制模块130和存储器接口150可以不通过总线170而彼此直接通信。主机接口110和存储器接口150也可以不经过总线170而彼此直接通信。
45.半导体存储器件200可以根据从存储器控制器100提供的时钟ck、命令/地址信号c/a、数据选通信号dqs和/或数据dq来执行刷新操作、写入操作和读取操作。刷新操作可以包括正常刷新操作以及目标刷新操作，在正常刷新操作中在正常刷新周期期间半导体存储器器件200依次刷新多条字线，在目标刷新操作中在目标刷新周期期间与具有大量激活(或频繁激活)的字线相邻设置的一条或多条邻近字线被刷新。
46.半导体存储器件200可以通过缓冲命令/地址信号c/a来产生内部命令(图11的icmd)和内部地址(图11的iadd)，并通过对命令icmd进行解码来产生与行控制操作相关的激活命令act、预充电命令pcg、正常刷新命令ref和第一目标刷新命令tref1。每当正常刷新命令ref的输入次数达到设定数量时，半导体存储器件200就可以产生第二目标刷新命令(图11的tref2)。即，第一目标刷新命令tref1可以从存储器控制器100产生并提供，而第二目标刷新命令tref2可以由半导体存储器件200本身产生。
47.半导体存储器件200可以根据正常刷新命令ref来执行正常刷新操作并且根据第一目标刷新命令tref1或第二目标刷新命令tref2来执行目标刷新操作。作为参考，当产生激活命令act时，内部地址iadd可以对应于激活地址act_add。取决于实施例，当产生第一目标刷新命令tref1时，内部地址iadd可以对应于第一目标地址tref1_add。此外，半导体存储器件200可以通过对内部命令icmd进行解码来另外产生与数据输入/输出操作相关的命令(例如，读取命令rd或写入命令wt)。
48.详细地，半导体存储器件200可以包括存储单元阵列210和刷新控制电路230。
49.存储单元阵列210可以包括耦接到多条字线的多个存储单元，并且可以以阵列的形式来布置多条位线。
50.刷新控制电路230可以提供最终目标地址tadd以从字线之中选择要在目标刷新操作期间刷新的字线。刷新控制电路230可以通过根据激活命令act对激活地址act_add进行采样来产生第二目标地址(图11的add_tref2)。刷新控制电路230可以通过根据第二目标刷新命令tref2选择第一目标地址tref1_add和第二目标地址add_tref2中的一个来输出最终目标地址tadd。刷新控制电路230可以在没有输入第二目标刷新命令tref2时选择第一目标地址tref1_add，并且在输入第二目标刷新命令tref2时选择与第一目标地址tref1_add不同的第二目标地址add_tref2。
51.因此，半导体存储器件200可以响应于第一目标刷新命令tref1对与第一目标地址tref1_add对应的字线执行目标刷新操作，并且响应于第二目标刷新命令tref2对与不同于第一目标地址tref1_add的第二目标地址tref2_add对应的字线执行目标刷新操作。将在图11和12中描述根据实施例的半导体存储器件200的详细配置。
52.图3是示出根据本发明的实施例的图1的刷新控制模块130的详细框图。
53.参考图3，刷新控制模块130可以包括刷新命令发布电路132和跟踪电路134。
54.刷新命令发布电路132可以基于激活命令act来产生正常刷新命令ref和第一目标刷新命令tref1。当激活命令act的输入次数达到特定数量时，刷新命令发布电路132可以发布第一目标刷新命令tref1或正常刷新命令ref。刷新命令发布电路132以根据无跟踪信号
no_track来停止发布第一目标刷新命令tref1。也就是说，当无跟踪信号no_track被使能时，可以停止刷新控制模块130的用于选择第一目标地址tref1_add的目标地址产生操作。取决于实施例，无跟踪信号no_track可以由处理器120或bist模块180来产生。
55.例如，刷新命令发布电路132可以包括命令计数器1322和计数器分析器1324。
56.命令计数器1322可以通过对激活命令act的输入次数进行计数来产生计数值。当计数值达到特定数量时，计数器分析器1324可以以规则间隔发布设定数量的正常刷新命令ref。当无跟踪信号no_track被使能时，命令计数器1322可以停止发布第一目标刷新命令tref1。
57.计数器分析器1324可以在发布设定数量的正常刷新命令ref之后发布第一目标刷新命令tref1。例如，每当计数值达到10时，计数器分析器1324就可以在发布4096个正常刷新命令ref之后发布至少一个第一目标刷新命令tref1。
58.跟踪电路134可以响应于激活命令act通过对激活地址act_add进行采样来产生第一目标地址tref1_add。跟踪电路134可以在每当发布第一目标刷新命令tref1时输出第一目标地址tref1_add。将在图6至10中描述根据本实施例的跟踪电路134的详细配置。
59.命令/地址发生模块140可以通过根据修复控制信号repair_en确定是否修复包括激活地址act_add的地址addr来产生修复地址(图5的rep_add)。命令/地址发生模块140可以将修复地址rep_add连同激活命令act一起输出，作为命令/地址信号c/a，将修复地址rep_add连同读取命令rd或写入命令wt一起提供，作为命令/地址信号c/a，以及将正常刷新命令ref提供作为命令/地址信号c/a。命令/地址发生模块140可以将第一目标刷新命令tref1连同第一目标地址tref1_add一起输出，作为命令/地址信号c/a。
60.图4是示出根据本发明的实施例的图1的bira模块190的详细框图。
61.参考图4，bira模块190可以包括数据分析器192、多个地址寄存器194和故障判定逻辑196。
62.数据分析器192可以响应于测试模式信号tm，通过将由bist模块180产生的测试数据t_dq与从半导体存储器件200读取的数据dq进行比较来产生比较信号comp。当测试模式信号tm被使能时，数据分析器192可以被激活。数据分析器192可以将测试数据t_dq的每个比特位与数据dq进行比较，以在即使一个比特位不同时也将比较信号comp使能。也就是说，当测试数据t_dq不同于数据dq时，数据分析器192可以将比较信号comp使能。
63.此外，地址addr可以包括用于指定存储单元阵列210的行(即，字线)的行地址，以及用于指定存储单元阵列210的列(即，位线)的列地址。根据实施例，数据分析器192可以通过检测每行发生两个或更多个列故障的情况来将比较信号comp使能。为此，数据分析器192可以基于通过在选择行地址的同时依次增大列地址而从半导体存储器件200读取的数据dq，通过检测每行发生两个或更多个列故障的情况来将比较信号comp使能。
64.每当比较信号comp被使能时，地址寄存器194就可以依次存储地址addr(即激活地址act_add)，作为多个故障地址fadd。
65.故障判定逻辑196可以通过对地址寄存器194中存储的故障地址fadd的数量进行计数来产生计数值，并根据计数值来将修复使能信号repair_en或芯片修复信号chip_kill_en使能。当计数值大于阈值时，故障判定逻辑196可以将芯片修复信号chip_kill_en使能。芯片修复信号chip_kill_en可以通过测试接口160提供给外部测试设备。当芯片修复
信号chip_kill_en被使能时，测试设备可以确定在测试操作期间故障地址的数量超过可修复范围，并且丢弃对应的不被使用的存储器件200。当计数值低于或等于阈值时，故障判定逻辑196可以将修复使能信号repair_en使能。当修复使能信号repair_en被使能时，命令/地址发生模块140可以通过将地址addr重新映射到冗余地址r_add来输出修复地址rep_add。因此，地址addr可以通过冗余地址r_add来修复。
66.图5是示出根据本发明的实施例的图1的命令/地址发生模块140的详细框图。
67.参考图5，命令/地址发生模块140包括修复控制电路142和命令/地址发生电路144。
68.修复控制电路142可以包括至少一个储存器142s，其用于存储至少一个冗余地址r_add。修复控制电路142可以响应于修复使能信号repair_en将地址addr与存储在地址寄存器194中的故障地址fadd进行比较，并通过根据比较结果将地址addr重新映射到冗余地址r_add来输出修复地址rep_add。当修复使能信号repair_en被使能时，修复控制电路142可以通过将地址addr重新映射到冗余地址r_add来输出修复地址rep_add。当修复使能信号repair_en被禁止时，修复控制电路142可以在不重新映射地址addr的情况下输出修复地址rep_add。
69.命令/地址发生电路144可以将修复地址rep_add连同激活命令act一起提供作为命令/地址信号c/a，将修复地址rep_add连同读取命令rd或写入命令wt一起提供作为命令/地址信号c/a，以及将正常刷新命令ref提供作为命令/地址信号c/a。命令/地址发生电路144可以将第一目标刷新命令tref1连同第一目标地址tref1_add一起提供作为命令/地址信号c/a。
70.如上所述，根据实施例的存储系统10可以以下面这样的方式产生最终目标地址tadd：存储器控制器100可以在高激活次数(或高激活频率)的情况下产生第一目标地址tref1_add，并且存储器件200可以利用随机采样来产生第二目标地址add_tref2。也就是说，由于存储器控制器100和存储器件200一起工作来对目标地址tadd进行采样，所以存储系统10可以在增加目标刷新操作的准确性的同时降低存储器件200的负担。
71.此外，根据实施例的存储系统10可以将bist模块180和bira模块190设置在存储器控制器100中，并通过使用bist模块180来对存储器控制器100和存储器件200的目标地址产生操作执行测试操作。此外，根据实施例的存储系统10可以根据使用bira模块190的测试结果来执行修复操作(即，地址addr的重新映射)。因此，存储系统可以最大化目标刷新效率。
72.在下文中，将参考图6至图10来详细描述跟踪电路134。
73.图6是示出根据本发明的实施例的图3的跟踪电路134的详细框图。
74.参考图6，跟踪电路134可以包括部分采样电路310、第一随机采样电路320和目标地址发生电路330。
75.部分采样电路310可以根据激活命令act将激活地址act_add中的部分比特位(例如，act_add《0:m》)存储作为部分地址act_add《0:n》，其中n和m是自然数，并且n小于比m。部分采样电路310可以通过对部分地址act_add《0:n》的输入次数进行计数来设置优先地址p_add《0:n》。部分采样电路310可以在第一目标刷新命令tref1的每次发布时被初始化以重置优先地址p_add《0:n》。第一随机采样电路320可以通过对激活地址act_add《0:m》进行随机采样来产生多个采样地址sam_addx《0:m》，其中x是大于1的自然数。目标地址发生电路330
可以响应于第一目标刷新命令tref1来输出与优先地址p_add《0:n》相同的任何采样地址sam_addx《0:m》作为第一目标地址tref1_add《0:m》。
76.图7是示出根据本发明的实施例的图6的部分采样电路310的详细框图。图8是示出根据本发明的实施例的7的第一锁存电路312和地址计数器314的详细框图。
77.参考图7，部分采样电路310可以包括第一锁存电路312、地址计数器314、比较分析器316和多个优先地址存储器318_0至318_k。
78.当输入激活命令act时，第一锁存电路312可以将(m 1)个比特位的激活地址act_add《0:m》中(n 1)个比特位存储作为(n 1)个比特位的部分地址act_add《0:n》。例如，第一锁存电路312将12个比特位的激活地址act_add《0:11》中的处在低位的4个比特位存储作为4比特位部分地址act_add《0:3》。在一个实施例中，激活地址act_add《0:11》中的处在低位的4个比特位可以被用于指定存储单元阵列210的字线。参考图8，第一锁存电路312可以包括多个锁存器lat10至lat1k，它们中的每一个可以响应于激活命令act将(m 1)个比特位的激活地址act_add《0:m》中的(n 1)个比特位存储作为部分地址act_add《0:n》。第一锁存电路312可以存储与锁存器lat10至lat1k的数量一样多的多个部分地址act_add《0:n》。
79.每当响应激活命令act，相同的部分地址act_add《0:n》被存储在锁存器lat10至lat1k中的对应一个中时，地址计数器314都可以通过对进入到锁存器lat10至lat1k中的每一个的部分地址act_add《0:n》的输入次数进行计数来产生多个计数值。地址计数器314可以由第一目标刷新命令tref1来初始化。也就是说，地址计数器314可以在第一目标刷新命令tref1的发布的每个周期期间对部分地址act_add《0:n》的输入次数进行累计计数。参考图8，地址计数器314可以包括分别对应于锁存器lat10至lat1k的多个计数器cnt10至cnt1k。每当相同的部分地址act_add《0:n》被存储到锁存器lat10到lat1k中的对应一个中时，计数器cnt10到cnt1k中的每一个都可以将其计数值增加 1。
80.比较分析器316可以比较从地址计数器314提供的计数值以按照计数值的降序的优先级来排列分别存储在锁存器lat10至lat1k中的部分地址act_add《0:n》。比较分析器316可以将根据优先级排列的部分地址act_add《0:n》依次分别存储到优先地址存储器318_0至318_k中。优先地址存储器318_0至318_k可以输出其中存储了所排列的部分地址act_add《0:n》之中的最高优先级的优先地址p_add《0:n》。
81.图9是示出根据本发明的实施例的图6的第一随机采样电路320的详细框图。图10是示出根据本发明的实施例的图9的目标地址发生电路330的详细框图。
82.参考图9，第一随机采样电路320可以包括第一随机信号发生器322和第二锁存电路324。
83.第一随机信号发生器322可以产生被随机使能的第一采样信号sam_en1。第一随机信号发生器322可以用基于线性反馈移位寄存器(lfsr)的随机模式发生器来实现。
84.第二锁存电路324可以根据第一采样信号sam_en1将激活地址act_add《0:m》存储作为采样地址sam_addx《0:m》，其中x是从0到j的自然数。例如，第二锁存电路324可以包括多个锁存器lat20至lat2j，每当第一采样信号sam_en1被使能时，所述多个锁存器lat20至lat2j可以依次将激活地址act_add《0:m》存储作为采样地址sam_addx《0:m》。此时，由于锁存器lat20至lat2j中的每一个可以存储激活地址act_add《0:m》中的所有比特位(即，(m 1)个比特位)，所以第二锁存电路324可以具有大于第一锁存电路312的尺寸。
85.目标地址发生电路330可以响应于第一目标刷新命令trefl而被激活。目标地址发生电路330可以响应于第一目标刷新命令tref1而输出与优先地址p_add《0:n》相同的任何采样地址sam_addx《0:m》作为第一目标地址tref1_add《0:m》。
86.参考图10，目标地址发生电路330可以包括多个比较输出电路332_0至332_j和缓冲电路334。
87.比较输出电路332_0至332_j可以分别对应于采样地址sam_addx《0:m》。比较输出电路332_0至332_j中的每一个可以通过将对应的采样地址与优先地址p_add《0:n》进行比较来输出采样地址sam_addx《0:m》的对应采样地址。当对应采样地址中的部分比特位(例如，sam_addx《0:n》)与优先地址p_add《0:n》中的所有比特位相同时，比较输出电路332_0至332_j中的每一个可以输出对应的采样地址。缓冲电路334可以响应于第一目标刷新命令tref1，将从比较输出电路332_0至332_j输出的采样地址sam_addx《0:m》缓冲并输出作为第一目标地址tref1_add《0:m》。例如，当在第一采样地址sam_add0《0:11》为“110101010101”且第二采样地址sam_add1《0:11》为“110101010111”的状态下输入“0101”的优先地址p_add《0:3》时，目标地址发生电路330可以输出其低位的4个比特位与“0101”的优先地址p_add《0:3》相同的第一采样地址sam_add0《0:11》作为第一目标地址tref1_add《0:11》。
88.利用图6至图10所示的上述结构，刷新控制模块130可以通过根据激活命令act对激活地址act_add的输入次数进行计数来产生具有高激活次数(或高激活频率)的第一目标地址tref1_add。刷新控制模块130可以仅跟踪激活地址act_add的几个比特位来预测激活地址出现的频率，并根据预测结果随机地采样激活地址act_add，以从可选的激活地址之中选择第一目标地址tref1_add。因此，存储系统10可以最大化地址采样准确度，同时降低存储器控制器100的面积负担。
89.图11是示出根据本发明的实施例的图1中所示的半导体存储器件200的详细框图。图12是示出根据本发明的实施例的图11的地址选择电路238的详细配置图。
90.参考图11，半导体存储器件200可以包括存储单元阵列210、行控制电路212、时钟缓冲器221、命令/地址(ca)缓冲器222、命令解码器223、目标命令发生电路224和刷新控制电路230。
91.存储单元阵列210可以包括耦接到字线wl和位线的多个存储单元mc，它们可以以阵列的形式来布置。存储单元阵列210可以由至少一个存储体组成。存储体的数量或存储单元mc的数量可以根据半导体存储器件200的容量来确定。
92.时钟缓冲器221可以从存储器控制器100接收时钟ck。时钟缓冲器221可以通过缓冲时钟ck来产生内部时钟clk。根据实施例，存储器控制器100可以以差分方式将系统时钟ck_t和ck_c传送到半导体存储器件200，并且半导体存储器件200可以包括分别接收差分时钟ck_t和ck_c的时钟缓冲器。
93.ca缓冲器222可以基于时钟ck从存储器控制器100接收命令/地址信号c/a。ca缓冲器222可以基于时钟ck来对命令/地址信号c/a进行采样并且输出内部命令icmd和内部地址iadd。因此，半导体存储器件200可以与时钟ck同步。
94.命令解码器223可以对从ca缓冲器222输出的内部命令icmd进行解码以产生激活命令act、预充电命令pcg、正常刷新命令ref和第一目标刷新命令trefl。尽管未示出，但是命令解码器223可以通过对内部命令icmd进行解码来附加地产生读取命令rd、写入命令wt、
模式寄存器命令mrs等。
95.目标命令发生电路224可以基于正常刷新命令ref来产生第二目标刷新命令tref2。目标命令发生电路224可以根据无跟踪信号no_track来停止发布第二目标刷新指令tref2。即，当无跟踪信号no_track被使能时，可以停止存储器件200的用于选择第二目标地址add_tref2的目标地址产生操作。根据实施例，无跟踪信号no_track可以被提供为来自存储器控制器100的命令/地址信号c/a的形式，并且由命令解码器223产生。每当正常刷新命令ref的输入次数达到特定数量时，目标命令发生电路224就可以产生第二目标刷新命令tref2。在一个实施例中，存储器控制器100的刷新命令发布电路132所发布的第一目标刷新命令tref1的频率可以被设置为不同于半导体存储器件200的目标命令发生电路224所发布的第二目标刷新命令tref2的频率。例如，第一目标刷新命令tref1可以在发布4096个正常刷新命令ref之后产生，并且第二目标刷新命令tref2可以在发布8092个正常刷新命令ref之后产生。
96.刷新控制电路230可以根据第一目标刷新命令trefl来将内部地址iadd锁存为第一目标地址add_trefl。刷新控制电路230可以根据激活命令act将内部地址iadd锁存为激活地址add_act，并对激活地址add_act进行随机采样以存储多个采样地址add_samy。刷新控制电路230可以根据第二目标刷新命令tref2依次输出采样地址add_samy作为第二目标地址add_tref2，并且在第一目标地址add_tref1与第二目标地址add_tref2相同时掩蔽当前采样地址并输出下一个采样地址作为第二目标地址add_tref2。刷新控制电路230可以通过根据第二目标刷新命令tref2选择第一目标地址add_tref1和第二目标地址add_tref2中的任一个来输出最终目标地址tadd。
97.作为参考，存储器控制器100的第一随机采样电路320所产生的采样地址sam_addx可以被定义为初级采样地址，而半导体存储器件200的第二随机采样电路234所产生的采样地址add_samy可以被定义为次级采样地址。
98.详细地，刷新控制电路230可以包括第一锁存器231、第二锁存器232、第二随机采样电路234、输出控制电路236和地址选择电路238。
99.第一锁存器231可以通过根据第一目标刷新命令trefl锁存内部地址iadd来输出第一目标地址add_trefl。第二锁存器232可以通过根据激活命令act锁存内部地址iadd来输出激活地址add_act。
100.第二随机采样电路234可以通过对激活地址add_act进行随机采样来产生采样地址add_samy。
101.详细地，第二随机采样电路234可以包括第二随机信号发生器2342和第三锁存电路2344。
102.第二随机信号发生器2342可以基于内部时钟clk来产生随机触发或周期性触发的第二采样信号sam_en2。第二随机信号发生器2342可以用基于伪随机二进制序列(prbs)的随机模式发生器来实现。
103.第三锁存电路2344可以根据第二采样信号sam_en2来将激活地址add_act存储作为采样地址add_samy，其中y是从0到i的自然数。例如，第三锁存电路2344可以包括多个锁存器lat30至lat3i，每当第二采样信号sam_en2被使能时，所述多个锁存器lat30至lat3i就可以依次存储激活地址add_act作为采样地址add_samy。
104.输出控制电路236可以根据第二目标刷新命令tref2依次地输出采样地址add_samy作为第二目标地址add_tref2。当命中信号hit被使能时，输出控制电路236可以掩蔽当前采样地址并且输出下一个采样地址作为第二目标地址add_tref2。
105.地址选择电路238可以通过根据第二目标刷新命令tref2选择第一目标地址add_tref1和第二目标地址add_tref2中的任一个来输出最终目标地址tadd。地址选择电路238可以通过将第一目标地址add_tref1与第二目标地址add_tref2进行比较来产生命中信号hit。
106.参考图9，地址选择电路238可以包括选择器2382和比较器2384。
107.选择器2382可以通过根据第二目标刷新命令tref2选择第一目标地址add_tref1和第二目标地址add_tref2中的任一个来输出最终目标地址tadd。比较器2384可以将第一目标地址add_tref1与第二目标地址add_tref2进行比较，并在第一目标地址add_tref1中的各个比特位与第二目标地址add_tref2中的各个比特位相同时将命中信号hit使能。
108.返回参考图11，行控制电路212可以根据激活命令act来激活对应于内部地址iadd的字线wl，并根据预充电命令pcg对激活的字线wl进行预充电。为了在正常刷新操作期间选择要被刷新的字线，可以额外提供用于产生根据正常刷新命令ref依次增大的计数地址的刷新计数器(未示出)。行控制电路212可以根据正常刷新指令ref来执行对与计数地址对应的多条字线wl依序进行刷新的正常刷新操作。行控制电路212可以根据第一目标刷新命令tref1或第二目标刷新命令tref2来执行对与最终目标地址tadd对应的字线wl的一条或多条邻近字线进行刷新的目标刷新操作。
109.尽管未示出，但是存储器件200还可以包括列控制电路，其用于根据读取命令rd或写入命令wt在内部地址iadd之中选择与列地址对应的位线。在列控制电路的控制下，存储器件200可以将通过位线从存储单元阵列210读取的数据dq连同数据选通信号dqs一起输出到存储器控制器100的存储器接口150。
110.如上所述，半导体存储器件200可以响应于第一目标刷新命令tref1对与第一目标地址add_tref1相对应的邻近字线执行目标刷新操作，并且响应于第二目标刷新命令tref2，对与不同于第一目标地址add_tref1的第二目标地址add_tref2对应的相邻字线执行目标刷新操作。因此，根据实施例的存储系统10可以防止根据相同地址进行不必要的目标刷新操作，从而提高刷新效率。
111.此外，存储器件200中使用的第二随机信号发生器2342可以基于与存储器控制器100中使用的第一随机信号发生器322的差异来产生随机采样信号。因此，根据实施例的存储系统10可以通过混合采样算法来补偿由于采样电路的周期性造成的随机化困难，并进一步优化目标刷新目标选择。
112.同时，在本发明的各个实施例中，虽然作为示例描述了第一随机信号发生器322由基于lfsr的随机模式发生器组成而第二随机信号发生器2342由基于prbs的随机模式发生器组成，但是本发明不限于此。根据实施例，第一随机信号发生器322可以用选自基于lfsr或基于prbs的随机模式发生器中的任何一个来实现，并且第二随机信号发生器2342可以用其他随机模式发生器来实现。
113.在下文中，将参考图1至14来描述存储系统的操作。
114.图13是根据本发明的实施例的用于描述在当无跟踪信号no_track被禁止时执行
跟踪操作和目标刷新操作的情况下存储系统的测试操作s1000的流程图。
115.参考图13，在测试操作期间，bist模块180可以根据从测试设备通过测试接口160输入的请求treq来产生测试命令t_cmd和测试地址t_addr，并产生与测试种子数据tdata对应的测试数据t_dq(在s1100处)。刷新控制模块130和命令/地址发生模块140可以基于从仲裁电路122提供的测试命令t_cmd和测试地址t_addr来产生命令/地址信号c/a。存储器接口150可以将命令/地址信号c/a和测试数据t_dq传输到存储器件200。
116.存储器件200可以基于命令/地址信号c/a产生内部命令icmd和内部地址iadd，并执行用于在与内部地址iadd对应的存储单元上写入测试数据t_dq的写入操作(在s1200处)。例如，在写入操作期间，存储器件200可以在存储单元上写入全高数据或全零数据。
117.此后，bist模块180可以向存储器件200应用行锤(r/h)攻击模式(在s1300处)。r/h攻击模式可以由bist模块180的数据发生电路182来产生。r/h攻击可以包括模拟黑客攻击的模式和在其中位于存储单元阵列210中的各个位置的不同行(即字线)被重复随机地选择的模式。
118.当无跟踪信号no_track被禁止时，存储器控制器100的刷新控制模块130可以执行目标地址产生操作以产生第一目标地址tref1_add，并且存储器件200可以执行目标地址产生操作以产生第二目标地址add_tref2。因此，存储器件200可以基于第一目标地址add_ref1和第二目标地址add_tref2来执行目标刷新操作(在s1400处)。详细地，存储器控制器100可以通过根据激活命令act对激活地址act_add进行采样来产生具有高激活次数或高激活频率的第一目标地址tref1_add，并将第一目标地址tref1_add连同第一目标刷新命令tref1一起提供。存储器件200可以通过根据激活命令act随机采样激活地址add_act来产生第二目标地址add_tref2，并根据第一目标刷新指令tref1来刷新与第一目标地址add_ref1对应的相邻字线，并响应于第二目标刷新命令tref2来刷新与不同于第一目标地址tref1_add的第二目标地址add_tref2对应的相邻字线。
119.此后，bira模块190可以通过将由bist模块180产生的测试数据t_dq与从半导体存储器件200读取的数据dq进行比较来产生修复控制信号repair_en(在s1500处)。
120.详细地，存储器件200可以将内部地址iadd的行地址radd设置为初始值(例如，“1”)(在s1510处)，并且执行用于从设置在与行地址radd相对应的行的存储单元读取数据dq的读取操作(在s1530处)。此时，存储器件200可以通过在将行地址依次增大一直到最大值的同时选择一个行地址radd来依次读出数据dq。bira模块190的数据分析器192可以基于从半导体存储器件200依次读取的数据dq来检测每行发生两个或更多个列故障(即，yi故障)的情况(在s1540处)。
121.如果每行发生两个或更多个列故障(s1540的“是”)，则数据分析器192可以将比较信号comp使能，并且地址寄存器194可以将对应的行地址radd存储作为故障地址fadd(在s1550处)。相反，如果每行发生少于两个列故障，或者每行不发生列故障(s1540的“否”)，则数据分析器192可以将比较信号comp禁止，并且地址寄存器194可以不存储对应的行地址radd。然后，存储器件200可以将行地址radd增加 1(在s1560处)。上述从s1530到s1560的操作可以重复执行，直到行地址radd达到最大值为止(s1520的“否”)。
122.作为参考，在本发明的实施例中，利用除了r/h攻击模式以外的机制来确定在一行中出现两个或更多个列故障的概率很低，并且对应的行地址radd可以被存储作为故障地址
fadd。然而，本发明不限于此，并且当出现三列或更多列故障时，可以将对应的行地址radd存储作为故障地址fadd。
123.当行地址radd被满计数以达到最大值时(s1520的“是”)时，故障判定逻辑196可以通过对存储在地址寄存器194中的故障地址fadd的数量进行计数来产生计数值，并且根据计数值来将修复使能信号repair_en或芯片修复信号chip_kill_en使能。例如，当计数值大于阈值时，故障判定逻辑196可以将芯片修复信号chip_kill_en使能，从而丢弃不被使用的对应存储器件200。当计数值低于或等于阈值时，故障判定逻辑196可以将修复使能信号repair_en使能(在s1570处)。因此，命令/地址发生模块140可以确定是否修复地址addr(例如，激活地址act_add)以产生修复地址rep_add，并将修复地址rep_add连同命令(例如，激活命令act)一起输出作为命令/地址信号c/a。
124.图14是根据本发明的实施例的用于描述根据无跟踪信号no_track的存储系统的测试操作s2000的流程图。
125.参考图14，在执行目标刷新操作(s2100的“是”)的同时检测到易受行锤击影响的存储单元的情况下，无跟踪信号no_track被禁止，从而可以执行跟踪操作和目标刷新操作(在s2200处)。在执行跟踪操作和目标刷新操作的情况下的测试操作可以与图13的测试操作s1000基本相同。
126.相反，在不执行目标刷新操作(s2100的“否”)而检测到易受行锤击影响的存储单元的情况下，无跟踪信号no_track被使能，使得可以停止跟踪操作和目标刷新操作(在s2300处)。
127.bist模块180可以根据从测试设备通过测试接口160输入的请求treq来产生测试命令t_cmd和测试地址t_addr，并产生与测试种子数据tdata对应的测试数据t_dq(在s2400处)。刷新控制模块130和命令/地址发生模块140可以基于从仲裁电路122提供的测试命令t_cmd和测试地址t_addr来产生命令/地址信号c/a。存储器接口150可以将命令/地址信号c/a和测试数据t_dq传输到存储器件200。
128.存储器件200可以基于命令/地址信号c/a来产生内部命令icmd和内部地址iadd，并执行用于在与内部地址iadd对应的存储单元上写入测试数据t_dq的写入操作(在s2500处)。例如，在写入操作期间，存储器件200可以在存储单元上写入全高数据或全零数据。
129.此后，bira模块190可以通过将由bist模块180产生的测试数据t_dq与从半导体存储器件200读取的数据dq进行比较来产生修复控制信号repair_en(在s2600处)。
130.详细地，存储器件200可以将内部地址iadd的行地址radd设置为初始值(例如，“1”)(在s2610处)。bist模块180可以根据请求treq来产生测试命令t_cmd和测试地址t_addr，以将激活命令act多次(x次)应用于与行地址radd对应的行。命令/地址发生模块140可以基于从仲裁电路122提供的测试命令t_cmd和测试地址t_addr来产生命令/地址信号c/a。根据命令/地址信号c/a，存储器件200可以对相应的行执行x次激活操作(在s2630处)。因此，在连接到对应行的存储单元中可能发生行锤击现象。
131.此后，存储器件200可以执行用于从设置在对应行的存储单元读取数据dq的读取操作(在s2640处)。此时，存储器件200可以通过在将行地址依次增大一直到最大值的同时选择一个行地址radd来依次读出数据dq。bira模块190的数据分析器192可以基于从半导体存储器件200依次读取的数据dq来检测每行发生两个或更多个列故障的情况(在s2650处)。
132.如果每行发生两个或更多个列故障(s2650的“是”)，则数据分析器192可以将比较信号comp使能，并且地址寄存器194可以将对应的行地址radd存储作为故障地址fadd(在s2660处)。相反，如果每行发生少于两个列故障，或者每行不发生列故障(s2650的“否”)，则数据分析器192可以将比较信号comp禁止，并且地址寄存器194可以不存储对应的行地址radd。然后，存储器件200可以将行地址radd增加 1(在s2670处)。上述从s2630到s2670的操作可以重复执行，直到行地址radd达到最大值为止(s2620的“否”)。
133.当行地址radd被满计数以达到最大值时(s2620的“是”)时，故障判定逻辑196可以通过对存储在地址寄存器194中的故障地址fadd的数量进行计数来产生计数值，并且根据计数值来将修复使能信号repair_en或芯片修复信号chip_kill_en使能。例如，当计数值大于阈值时，故障判定逻辑196可以将芯片修复信号chip_kill_en使能，从而丢弃不被使用的对应存储器件200。当计数值低于或等于阈值时，故障判定逻辑196可以将修复使能信号repair_en使能(在s2680处)。因此，命令/地址发生模块140可以确定是否修复地址addr(例如，激活地址act_add)以产生修复地址rep_add，并将修复地址rep_add连同命令(例如，激活命令act)一起输出作为命令/地址信号c/a。
134.已经在附图和说明书中描述了本公开的各种实施例。虽然在这里使用了特定的术语，但这些术语仅用于描述本公开的实施例。因此，本公开不限于上述实施例并且在本公开的精神和范围内可以有许多变化。本领域技术人员应当清楚，除了在本文中公开的实施例之外，还可以在本公开的技术范围的基础上进行各种修改。实施例可以组合以形成附加的实施例。
135.需要说明的是，虽然已经结合本发明的实施例描述了本发明的技术精神，但这仅用于说明目的，并且不应该被理解为限制性的。本领域普通技术人员应当理解，在不脱离本公开和所附权利要求的技术精神的情况下，可以对其进行各种改变。
136.例如，对于在上述实施例中作为示例提供的逻辑门和晶体管，可以根据输入信号的极性来实现不同的位置和类型。