具有底切非本征基极区的异质结双极晶体管的制作方法

1.本发明总体上涉及半导体器件和集成电路制造，尤其涉及用于异质结双极晶体管(heterojunction bipolar transistor)的器件结构和制造方法。


背景技术：

2.双极结晶体管是一种三端电子器件，其包括发射极、集电极和布置在发射极和集电极之间的本征基极。在npn双极结晶体管中，发射极和集电极可由n型半导体材料构成，本征基极可由p型半导体材料构成。在pnp双极结晶体管中，发射极和集电极可由p型半导体材料构成，本征基极可由n型半导体材料构成。在操作中，基极-发射极结被正向偏置，基极-集电极结被反向偏置，集电极-发射极电流可以用基极-发射极电压控制。
3.异质结双极晶体管是双极结晶体管的变体，其中集电极、发射极和本征基极中的至少两个由具有不同能带隙的半导体材料组成，这产生异质结。例如，异质结双极晶体管的集电极和/或发射极可由硅构成，而异质结双极晶体管的本征基极可由硅锗构成，其特征在于带隙比硅窄。
4.在诸如功率放大器的一些应用中，异质结双极晶体管的发射极可以包括多个发射极指状物。非本征基极区布置在成对的发射极指状物之间和周围。这些非本征基极区是寄生电容的来源，可能对器件性能产生不利影响。
5.需要用于异质结双极晶体管的改进结构和制造方法。


技术实现要素：

6.在本发明的一个实施例中，提供了一种用于异质结双极晶体管的器件结构。该器件结构包括多个沟槽隔离区，位于半导体衬底中以定义多个有源区，基极层包括分别位于有源区上方的多个第一区段以及分别位于沟槽隔离区上方的多个第二区段，以及分别位于基极层的第一区段上的多个发射极指状物。基极层的第一区段包括单晶半导体材料，以及基极层的第二区段包括多晶半导体材料。基极层的第二区段在垂直方向上与沟槽隔离区隔开以形成在基极层的周边周围延伸的第一空腔和被第一空腔围绕的多个第二空腔。
7.在本发明的一个实施例中，提供了一种制造异质结双极晶体管的方法。该方法包括在定义多个有源区的半导体衬底中形成多个沟槽隔离区，以及形成包括分别位于有源区上方的多个第一区段和分别位于沟槽隔离区上方的多个第二区段的基极层，该多个第一区段包含单晶半导体材料，该多个第二区段包含多晶半导体材料。该方法还包括相对于基极层的每个第二区段的第二半导体层而选择性去除基极层的每个第二区段的第一半导体层，以定义位于第二半导体层与沟槽隔离区之间的垂直方向上的第一空腔和多个第二空腔。第一空腔在基极层的周边周围延伸并且第二空腔被第一空腔围绕。该方法还包括形成分别位于基极层的第一区段上的多个发射极。
附图说明
8.包含在本说明书中并构成本说明书一部分的附图示出了本发明的各种实施例，并且与上面给出的本发明的一般描述和下面给出的实施例的详细描述一起用于解释本发明的实施例。
9.图1是根据本发明实施例的处理方法的初始制造阶段的器件结构的截面图。
10.图2是在图1之后的制造阶段的器件结构的截面图。
11.图3是在图2之后的制造阶段的器件结构的截面图。
12.图4是在图3之后的制造阶段的器件结构的俯视图。
13.图5是大致沿图4中的线5-5截取的器件结构的截面图。
14.图5a是大致沿图4中的线5a-5a截取的器件结构的截面图。
15.图6、6a是在图5、5a之后的制造阶段的器件结构的截面图。
16.图7、7a是在图6、6a之后的制造阶段的器件结构的截面图。
17.图8是根据本发明的另一实施例的器件结构的截面图。
18.主要组件符号说明
19.10
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半导体衬底
20.11
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顶面
21.12
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沟槽隔离区
22.13
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顶面
23.14
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有源区
24.16
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集电极
25.18
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子集电极
26.19
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顶面
27.20
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集电极接触区
28.22
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基极层
29.24
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单晶层、层
30.25
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多晶层、层
31.26
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单晶层、层
32.27
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多晶层、层
33.28
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单晶层、层
34.29
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多晶层、层
35.30
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介电层
36.31
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发射极窗口
37.32
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发射极指状物
38.33
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发射极指状物
39.34
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发射极指状物
40.36
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介电层
41.38
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开口
42.40
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开口
43.41
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开口
44.42
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空腔
45.43
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顶面
46.44
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空腔
47.45
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外周边、周边
48.46
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异质结双极晶体管
49.48
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区段、单晶区段
50.50
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区段
51.62
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层间介电层
52.64
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接触件
53.66
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倾斜表面。
具体实施方式
54.参考图1并且根据本发明的实施例，半导体衬底10可以由诸如单晶硅的单晶半导体材料构成。半导体衬底10的单晶半导体材料可以在其顶面包括外延层，并且外延层可以掺杂有电活性掺杂剂以改变其导电性。例如，单晶硅的外延层可以通过外延生长工艺生长在半导体衬底10上，并且可以在外延生长过程中掺杂n型掺杂剂(例如，磷和/ 或砷)以提供n型导电性。
55.沟槽隔离区12形成在半导体衬底10中并且被定位以围绕半导体衬底10的有源区14。可以通过浅沟槽隔离技术形成沟槽隔离区12，该技术依赖于光刻和蚀刻工艺以在半导体衬底10中定义沟槽，沉积介电材料以填充沟槽，并使用化学机械抛光平坦化介电材料。介电材料可以是例如通过化学气相沉积沉积的二氧化硅。
56.集电极16包括位于每个有源区14中的区段，并且每个集电极区段可以构成相应有源区14的全部或一部分。集电极16的导电性可以通过以下方式相对于半导体衬底10提高，例如，将诸如n型掺杂剂的电活性掺杂剂离子布值到有源区14的中心部分中。子集电极 (subcollector)18在最外沟槽隔离区12下方的半导体衬底10中横向延伸，以便将集电极16与集电极接触区20耦合，集电极接触区20 位于沟槽隔离区12和有源区14的外部。子集电极18可以通过引入电活性掺杂剂(例如n型掺杂剂(例如磷和/或砷))形成在半导体衬底 10的顶面下方，以提供n型导电性。
57.基极层22形成为有源区14、沟槽隔离区12和集电极接触区20 上方的连续膜。基极层22可以包括堆叠在区段48中包含单晶半导体材料的多层24、26、28，以及堆叠在区段50中包含多晶半导体材料的多层25、27、29。区段48分别与有源区14垂直对准定位，并且区段48可以直接接触相应有源区14的单晶半导体材料。区段50直接位于沟槽隔离区12上方并与其重叠。多晶层25、27、29分别邻接单晶层24、26、28。
58.基极层22的区段48中的单晶层24与基极层22的区段50中的多晶层25相邻并连续。基极层22的区段48中的单晶层26与基极层22 的区段50中的多晶层27相邻并连续。基极层22的区段48中的单晶层28与基极层22的区段50中的多晶层29相邻并连续。尽管区段48 和区段50中基极层22的厚度显示为相等，但这些厚度可以不同。基极层22的每个区段50中的多晶层25、27、29与基极层22的相邻区段48中的单晶层24、26、28之间的过渡沿相应的界面发生，如图由虚线所示。尽管界面显示为垂直定向，但界面可以以小于90
°
的角度或以大于
90
°
的角度倾斜。
59.基极层22的单晶层26和多晶层27可以由半导体材料构成，例如包括硅和锗的硅-锗，其结合在合金中，硅含量范围从95原子百分比到50原子百分比和锗含量范围从5原子百分比到50原子百分比。基极层22的单晶层26和多晶层27的锗含量在它们各自的厚度上可以是均匀的，或者可以在横跨它们各自的厚度上是渐变的和/或阶梯状的。基极层22的单晶层24和多晶层25可以由不含锗的半导体材料构成，并且在一个实施例中，可以完全由硅构成。类似地，基极层22 的单晶层28和多晶层29可以由不含锗的半导体材料构成，并且在一个实施例中，可以完全由硅构成。在另一实施例中，基极层22的层24、 25和/或基极层22的层28、29可以具有显着低于基极层22的层26、 27的锗含量的锗含量(例如，一个(1)原子百分比)。
60.基极层22可以使用非选择性的低温外延生长工艺形成，例如快速热化学气相沉积，并且在此期间通过控制沉积条件来调节基极层22的成分。单晶半导体材料在堆叠的单晶层24、26、28中外延生长，这些单晶层设置在位于有源区14上和上方的区段48中。多晶半导体材料形成在堆叠的多晶层25、27、29中，这些多晶层设置在位于沟槽隔离区12上和上方的区段50中。因为在生长过程中成分被调制，有源区14的单晶半导体材料的晶体结构用作基极层22的单晶层 24、26、28生长的结晶模板，而沟槽隔离区12不提供导致在基极层 22的多晶层25、27、29中形成多晶半导体材料的任何类型的结晶模板。在一个实施例中，基极层22可以掺杂有一定浓度的p型掺杂剂(例如，硼)以提供p型导电性并且可以在外延生长期间原位掺杂。
61.参考图2，其中相同的附图标记指代图1中相同的特征，并且在处理方法的后续制造阶段，一个或多个介电层30可以形成在基极层22 上并且使用光刻和蚀刻工艺图案化以定义发射极窗口31。每个发射极窗口31与其中一个区段48中的基极层22的单晶层24、26、28对准。
62.参考图3，其中相同的附图标记指代图2中相同的特征，并且在该处理方法的后续制造阶段，通过沉积填充发射极窗口31并覆盖介电层 30的半导体层，形成掩蔽在发射极窗口31上方的沉积的半导体层的掩模，并用反应离子蚀刻进行蚀刻以图案化发射极指状物32、33、34，从而形成发射极指状物32、33、34。发射极指状物32、33、34可以包含通过化学气相沉积的多晶半导体材料，例如多晶硅(例如，多晶硅)，并掺杂一定浓度的例如n型掺杂剂(例如磷和/或砷)以提供n 型导电性。每个发射极指状物32可以被由诸如氮化硅之类的介电材料构成的帽盖(未示出)覆盖。有源区14和发射极指状物32、33、34 的数量可以根据器件设计而变化。
63.基极层22的区段50中的多晶层27、29可以在给定的布值条件(例如，离子种类、剂量、动能、布值角)下布值输送p型掺杂剂(例如，硼和/或铟)的离子。多晶层27、29中的活化掺杂剂可为异质结双极晶体管提供低电阻非本征基极，其可用于基极接触件形成的后续制造阶段。
64.参考图4、图5、图5a，其中相同的附图标记指代图3中的相同特征，并且在处理方法的后续制造阶段，通过光刻和蚀刻工艺图案化基极层22以打开集电极接触区20。图案化的基极层22被外周边45围绕。沉积介电层36其覆盖图案化的基极层22、发射极指状物32、33、34 和集电极接触区20。介电层36可以由介电材料构成，例如氮化硅，并且可以是共形的。介电层36的一部分从基极层22的顶面43到半导体衬底10的顶面11的垂直方向上延伸。介电层
36的该部分定义了侧壁间隔件，该侧壁间隔件位于相邻图案化的基极层22的外周边45，特别是，该侧壁间隔件在外周边45处邻接并覆盖基极层22的多晶层25、 27、29。介电层36的此部分横向定位在基极层22的外周边45和集电极接触区20之间。
65.介电层36通过光刻和蚀刻工艺被图案化以定义相对于彼此横向间隔并且与基极层22的区段50对准的开口38的行。开口38可以具有如图所示的圆形形状，或者可以具有不同的形状(例如，椭圆形)。
66.随后在介电层36中的开口38的位置处在基极层22中蚀刻开口40、41。开口40、41延伸穿过基极层22的每个区段50中基极层22的多晶层25、27、29。在一个实施例中，开口40和/或开口41 可以完全延伸穿过基极层22的每个多晶层29到达沟槽隔离区12。开口40位于相邻对的发射极指状物32、33、34之间。开口41不位于相邻对的发射极指状物32、33、34之间，而是横向定位成与最外面的发射极指状物32和34相邻。形成开口40、41的蚀刻工艺可以是形成垂直或接近垂直侧壁的各向异性反应离子蚀刻工艺，并且介电层36提供用于蚀刻工艺的蚀刻掩模。
67.参考图6、图6a，其中相同的附图标记指代图5、图5a中的相同特征，并且在处理方法的后续制造阶段，多晶层25可以从基极层22 的每个区段50去除，其中多晶层25、27、29被开口40、41穿孔。通过开口38、40、41提供的入口，可以使用各向同性蚀刻工艺从基极层 22的每个区段50去除多晶层25。选择各向同性蚀刻工艺的蚀刻化学以相对于基极层22的多晶层27、29的半导体材料选择性去除构成基极层22的多晶层25的半导体材料。如本文所用，术语“选择性”指的是材料去除工艺(例如，蚀刻)，表示通过适当的蚀刻剂选择，目标材料的材料去除率(即蚀刻率)大于暴露于材料去除工艺的至少另一种材料的去除率。在各向同性蚀刻工艺的执行期间，介电层36掩蔽并保护基极层22的被覆盖部分。在基极层22的外周边45处的介电层36 的部分可以限制在各向同性蚀刻工艺期间使用的蚀刻剂，并且掩蔽基极层22的多晶层27、29。
68.在一个实施例中，蚀刻和去除基极层22的每个区段50中的多晶层25的各向同性蚀刻工艺可以是湿化学蚀刻工艺。在一个实施例中，多晶层25可以使用包含碱物质(例如氢氧化钾或氢氧化铵)的碱性溶液被蚀刻和去除。基极层22的每个区段50中的多晶层27由于其锗含量所引起的成分差异可能不会被湿化学蚀刻工艺蚀刻，并且基极层22 的每个区段50中的多晶层29由于其p型掺杂和/或锗含量的存在可以不被湿化学蚀刻工艺蚀刻。多晶层29在基极层22的每个区段50中的保留可确保维持低的非本征基极电阻。在一个实施例中，如果在其成分中锗的浓度低，也可以部分蚀刻基极层22的每个区段50中的多晶层27。蚀刻工艺可以是定时的，并且因为与多晶层25中相同成分的多晶半导体材料相比，单晶半导体材料的蚀刻速率较低，所以基极层 22的区段48中的多晶层25没有被蚀刻或仅被部分蚀刻。
69.在基极层22的每个区段50中去除多晶层25定义了基极层22中的空腔42、44。在一个实施例中，空腔42、44的尺寸可以等于去除的多晶层25的尺寸。在相邻对的发射极指状物32、33、34之间横向布置的空腔42平行于发射极指状物32、33、34的长度延伸。空腔42位于发射极指状物32、33、34之间的空间中的基极层22的区段50的多晶层27、29下方。空腔44围绕基极层22的周边45延伸，并且围绕发射极指状物32、33、34和位于基极层22的区段50的多晶层27、29 下方。在一个实施例中，空腔44可以围绕基极层22的整个周边45延伸。由基极层22的单晶区段48横向界定的空腔42可以耦合或连接到空腔44以在基极层22内提供连续的掩
埋空隙。空腔44的一侧边缘通过介电层36的相邻部分在基极层22的外周边45处终止，以及空腔44 的相对侧边缘位于与基极层22的单晶区段48相邻或耦合到空腔42。除了被开口40、41穿孔的地方，在基极层22的区段50中的多晶层27、 29定义了被空腔42、44底切的半导体材料桥。
70.所得异质结双极晶体管46的器件结构具有垂直架构，其包括集电极16、发射极指状物32、33、34和由基极层22的区段48中的单晶层24、26、28的单晶半导体材料提供的本征基极区的区段。每个本征基极区位于发射极指状物32、33、34的其中一个和对应有源区14 中的集电极16之间的垂直方向上，以定义异质结双极晶体管46的各个pn结。异质结双极晶体管46的非本征基极包括基极层22的区段50 中的多晶层27、29，它们被空腔42、44底切并位于沟槽隔离区12上方。
71.空腔42、44位于沟槽隔离区12和基极层22的底切区段50之间的垂直方向上，其中多晶层27位于多晶层29和空腔42、44之间。空腔42、44的高度可以基本上等于基极层22的被去除的多晶层25的厚度。在一个实施例中，空腔42、44的高度可以大于或等于基极层22 的单晶层24的厚度。由于选择性蚀刻工艺，基极层22的多晶层27、 29保留在空腔42、44上方，提供了被空腔42、44底切的非本征基极的部分具有定义的厚度。
72.参考图7、图7a，其中相同的附图标记指代图6和图6a中的相同特征，并且在该处理方法的后续制造阶段，接着进行中间工艺 (middle-of-line)处理和后端工艺(back-end-of-line)处理，其包括形成用于与异质结双极晶体管46耦合的互连结构的接触件、通孔和布线。
73.在异质结双极晶体管46上方形成层间介电层62。层间介电层62可以包含介电材料，例如硅的氧化物(例如，二氧化硅)，通过化学气相沉积沉积并平坦化。延伸到异质结双极晶体管46的非本征基极的接触件64是通过用光刻和蚀刻工艺图案化在层间介电层62中形成的接触件开口，然后用诸如钨的导体填充接触件开口而形成的。还可以形成与发射极指状物32、33、34和集电极接触区20耦合的接触件(未示出)。
74.接触件64物理性并且电性耦合到非本征基极的多晶层27、29，特别是，接触件64耦合到由基极层22的区段50中的底切多晶层27、 29定义的半导体材料桥。接触件64接触基极层22的区段50的位置沿着发射极指状物32、33、34的长度与介电层36中的开口38的位置交替。由此产生的布置使接触件64的位置从介电层36中的开口38的位置横向偏移。
75.参考图8并且根据另一实施例，通过去除基极层22的单晶层24 的部分单晶半导体材料和有源区14的部分单晶半导体材料，可以延长各向同性蚀刻工艺以进一步扩大空腔42、44。在一个实施例中，形成空腔42、44的各向同性蚀刻工艺可以表现出晶体取向相关，其中蚀刻工艺的动力学可以根据晶面而变化，并且特别地可以随着不同的低指数晶面而有所不同。由于其动力学的这些变化，各向同性蚀刻工艺可在基极层22的单晶层24和有源区14的单晶半导体材料中的(111)平面中形成倾斜表面66，并且能够以在基极层22的单晶层24的单晶半导体材料中的蚀刻速率小于基极层22的多晶层25的蚀刻速率的方式进行。在一个实施例中，倾斜表面66可以是平面的或基本上平面的。基极层22的外周边45处的介电层38可以限制在形成空腔42、44的各向同性蚀刻工艺期间使用的蚀刻剂。
76.空腔42、44中的每一个包括位于其中一个沟槽隔离区12上方的区段，该区段可以具有均匀的高度并且在基极层22的多晶层27、29 (即，非本征基极)下方延伸到界面19。空
腔42、44中的每一个还包括可以具有均匀高度并且相对于基极层22的多晶层27、29下方朝向有源区14的区段成角度或倾斜的区段。空腔42、44中的每一个的区段的中心线的取向的变化由图8中的点划线表示。每个空腔42、44的倾斜区段部分地延伸到基极层22的单晶层26中并且部分地延伸到有源区14的单晶半导体材料中在沟槽隔离区12的顶面13之下的深度。
77.如上所述的方法用于制造集成电路芯片。所得集成电路芯片可由制造商以原始晶片形式(例如，作为具有多个未封装芯片的单个晶片)、作为裸片或以封装形式分发。芯片可以与其他芯片、分立电路元件和/ 或其他信号处理器件集成，作为中间产品或最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，例如具有中央处理器的计算机产品或智能手机。
78.本文对由近似语言修饰的术语，例如“约”、“大约”和“基本上”的引用，不限于指定的精确值。近似语言可能对应于用于测量值的仪器的精度，除非另外依赖于仪器的精度，否则可能表示所述值的 /
‑ꢀ
10％。
79.本文对诸如“垂直”、“水平”等术语的引用是作为示例而非限制，以建立参考框架。如本文所用，术语“水平”被定义为平行于半导体衬底的常规平面的平面，而不管其实际的三维空间取向。术语“垂直”和“法线”指的是垂直于水平线的方向，正如刚刚定义的那样。术语“横向”是指水平面内的方向。
80.与另一特征“连接”或“耦合”或与另一特征“连接”或“耦合”的特征可直接连接或耦合至另一特征或与其耦合，或者替代地，可存在一个或多个中间特征。如果不存在中间特征，则特征可以与另一特征“直接连接”或“直接耦合”。如果存在至少一个中间特征，则特征可以与另一特征“间接连接”或“间接耦合”。“在”另一特征上或“接触”另一特征的特征可直接在另一特征上或直接接触另一特征，或者替代地，可存在一个或多个中间特征。如果不存在中间特征，则特征可能与另一个特征“直接接触”或“直接接触”。如果存在至少一个中间特征，则特征可以与另一特征“间接接触”或“间接接触”。
81.本发明的各种实施例的描述是出于说明的目的而呈现的，但并非旨在穷举或限于所公开的实施例。在不脱离所描述实施例的范围和精神的情况下，许多修改和变化对于本领域普通技术人员来说将是显而易见的。选择此处使用的术语以最好地解释实施例的原理、实际应用或对市场中发现的技术的技术改进，或者使本领域普通技术人员能够理解此处公开的实施例。