半导体装置及制造半导体装置的方法与流程

1.本公开的各个实施方式总体上涉及半导体装置及制造半导体装置的方法，并且更具体地，涉及三维(3d)半导体装置和制造3d半导体装置的方法。


背景技术：

2.半导体存储器装置包括能够存储数据的存储器单元。3d半导体存储器装置包括以3d布置的存储器单元，由此减少了每单位面积基板的存储器单元所占据的面积。
3.为了提高3d半导体存储器装置的集成度，可以增加层叠的存储器单元的数量。随着层叠的存储器单元的数量增加，3d半导体存储器装置的操作可靠性可能会降低。


技术实现要素：

4.本公开的实施方式可以提供一种半导体装置。半导体装置可以包括：第一层叠体，其包括交替层叠的第一层叠绝缘层和第一层叠导电层；电容器插塞，其穿过第一层叠体；以及电容器多层式层，其被配置为围绕电容器插塞。电容器插塞可以包括金属。
5.本公开的实施方式可以提供一种半导体装置。半导体装置可以包括：第一层叠体，其包括交替层叠的第一层叠绝缘层和第一层叠导电层；电容器插塞，其穿过第一层叠体；电容器绝缘层，其被配置为围绕电容器插塞；以及电容器多层式层，其被配置为围绕电容器绝缘层。
6.本公开的实施方式可以提供一种半导体装置。半导体装置可以包括：第一层叠体，其包括交替层叠的第一层叠绝缘层和第一层叠导电层；第一电容器插塞，其穿过第一层叠体；第一电容器多层式层，其被配置为围绕相应的第一电容器插塞；第二电容器插塞，其穿过第一层叠体；第二电容器多层式层，其被配置为围绕相应的第二电容器插塞；第一电极，其联接至第一电容器插塞；以及第二电极，其联接至第二电容器插塞。第一电极和第二电极可以彼此电分离。
7.本公开的实施方式可以提供一种制造半导体装置的方法。该方法可以包括：通过交替层叠初步层叠绝缘层和初步层叠牺牲层来形成初步层叠体；形成第一通孔和第二通孔，第一通孔和第二通孔各自穿过初步层叠体；在第一通孔的表面和第二通孔的表面上形成第一材料层；在第一材料层上形成第二材料层；将第一材料层分离为第一通孔中的存储器层和第二通孔中的电容器多层式层；将第二材料层分离为第一通孔中的沟道层和第二通孔中的初步电容器绝缘层；以及对初步电容器绝缘层进行氧化，由此形成电容器绝缘层。
附图说明
8.图1a是根据本公开的实施方式的半导体装置的平面图。
9.图1b是沿着图1a的线a-a
′
截取的截面图。
10.图1c是图1b的区域b的放大图。
11.图1d是图1b的区域c的放大图。
12.图2a、图2b、图2c、图2d、图2e、图2f、图2g、图2h、图2i、图2j、图2k、图2l、图2m、图2n和图2o是用于说明根据本公开的实施方式的半导体装置的制造方法的截面图。
13.图3是根据本公开的实施方式的半导体装置的截面图。
14.图4是例示根据本公开的实施方式的存储器系统的配置的框图。
15.图5是例示根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
16.本说明书或本技术中所介绍的本公开的实施方式中的具体结构性描述或功能性描述仅为了描述本公开的实施方式。这些描述不应被解释为限于说明书或申请中所描述的实施方式。
17.将理解的是，尽管在本文中可以使用术语第一、第二、第三等描述各种元件、组件、区域、层、电容器、体、插塞、结构、电极和/或部分，但这些元件、组件、区域、层、电容器、体、插塞、结构、电极和/或部分不应受这些术语的限制。这些术语仅用于将一个元件、组件、区域、层、电容器、体、插塞、结构、电极和/或部分与另一元件、组件、区域、层、电容器、体、插塞、结构、电极、和/或部分区分开。因此，在不背离本公开的教导的情况下，下面讨论的第一元件、组件、区域、层、电容器、体、插塞、结构、电极和/或部分可以被称为第二元件、组件、区域、层、电容器、体、插塞、结构、电极和/或部分。
18.本公开的各个实施方式可以涉及具有提高的操作可靠性的半导体装置及制造该半导体装置的方法。
19.图1a是根据本公开的实施方式的半导体装置的平面图。图1b是沿着图1a的线a-a
′
截取的截面图。图1c是图1b的区域b的放大图。图1d是图1b的区域c的放大图。
20.参照图1a和图1b，半导体装置可以包括基板100。基板100可以具有沿着由第一方向d1和第二方向d2限定的平面延伸的板的形状。第一方向d1和第二方向d2可以彼此相交。例如，第一方向d1和第二方向d2可以彼此垂直。基板100可以包括半导体材料。例如，基板100可以包括硅。
21.基板100可以包括单元区域cer、虚设区域dur和电容器区域car。单元区域cer、虚设区域dur和电容器区域car可以是在由第一方向d1和第二方向d2限定的平面中观察时标识的区域。虚设区域dur可以设置在单元区域cer和电容器区域car之间。
22.可以提供被配置为覆盖基板100的第一绝缘层110。第一绝缘层110可以包括绝缘材料。例如，第一绝缘层110可以包括氧化物或氮化物。
23.第一电极el1、第二电极el2、第三电极el3和第四电极el4可以设置在第一绝缘层110中。第一电极至第四电极el1、el2、el3和el4可以设置在电容器区域car上。
24.第一电极el1可以联接至第三电极el3。第二电极el2可以联接至第四电极el4。第一电极el1和第二电极el2可以设置在相同的高度处。第三电极el3和第四电极el4可以设置在相同的高度处。第三电极el3和第四电极el4可以设置在比第一电极el1和第二电极el2更高的高度处。第一电极el1可以在第一方向d1上与第二电极el2和第四电极el4间隔开。第三电极el3可以在第一方向d1上与第二电极el2和第四电极el4间隔开。第一电极el1可以与第二电极el2和第四电极el4电分离。第三电极el3可以与第二电极el2和第四电极el4电分离。第一电极至第四电极el1、el2、el3和el4可以包括导电材料。
25.还可以在第一绝缘层110中设置第五电极el5。第五电极el5可以设置在电容器区域car上。第五电极el5可以与第三电极el3或第四电极el4位于相同的高度处。第五电极el5可以与第一电极el1至第四电极el4电分离。第五电极el5可以处于电浮置状态。第五电极el5可以包括导电材料。
26.可以在第一绝缘层110上设置单元源极结构css、虚设源极结构dss和绝缘结构ist。
27.单元源极结构css可以从单元区域cer延伸到虚设区域dur。单元源极结构css可以包括在第三方向d3上顺序地层叠的第一单元源极层csl1、第二单元源极层csl2和第三单元源极层csl3。第三方向d3可以与第一方向d1和第二方向d2相交。例如，第三方向d3可以垂直于第一方向d1和第二方向d2。单元源极结构css的第一单元源极层至第三单元源极层csl1、csl2和csl3可以包括导电材料。例如，单元源极结构css的第一单元源极层至第三单元源极层csl1、csl2和csl3可以包括掺杂多晶硅。
28.每个虚设源极结构dss可以设置在电容器区域car上。虚设源极结构dss可以包括在第三方向d3上顺序地层叠的第一虚设源极层dsl1、第一蚀刻停止层esl1、第二虚设源极层dsl2、第二蚀刻停止层esl2和第三虚设源极层dsl3。第一虚设源极层至第三虚设源极层dsl1、dsl2和dsl3可以包括半导体材料。例如，第一虚设源极层至第三虚设源极层dsl1、dsl2和dsl3可以包括多晶硅。第一蚀刻停止层esl1和第二蚀刻停止层esl2可以包括相对于第一虚设源极层至第三虚设源极层dsl1、dsl2和dsl3中包括的材料具有蚀刻选择性的材料。例如，第一蚀刻停止层esl1和第二蚀刻停止层esl2可以包括氧化物。
29.每个绝缘结构ist可以设置在单元源极结构css和虚设源极结构dss之间或者设置在虚设源极结构dss之间。绝缘结构ist可以将单元源极结构css与虚设源极结构dss分离或者可以将虚设源极结构dss彼此分离。绝缘结构ist可以包括绝缘材料。例如，绝缘结构ist可以包括氧化物。
30.第一层叠体sta1可以设置在单元区域cer上方。第一层叠体sta1可以设置在单元源极结构css上。第一层叠体sta1可以包括在第三方向d3上交替层叠的第一层叠绝缘层11和第一层叠导电层12。
31.第一层叠导电层12可以用作半导体装置的字线或选择线。第一层叠导电层12可以包括导电材料。第一层叠绝缘层11可以包括绝缘材料。例如，第一层叠绝缘层11可以包括氧化物。
32.第二层叠体sta2可以设置在虚设区域dur上方。第二层叠体sta2可以设置在单元源极结构css和绝缘结构ist上。第二层叠体sta2可以包括在第三方向d3上交替层叠的第二层叠绝缘层21和第二层叠牺牲层22。
33.第二层叠绝缘层21可以包括绝缘材料。例如，第二层叠绝缘层21可以包括氧化物。第二层叠牺牲层22可以包括与第二层叠绝缘层21的材料不同的材料。例如，第二层叠牺牲层22可以包括氮化物。
34.第三层叠体sta3可以设置在电容器区域car上方。第三层叠体sta3可以设置在虚设源极结构dss和绝缘结构ist上。第三层叠体sta3可以包括在第三方向d3上交替层叠的第三层叠绝缘层31和第二层叠导电层32。
35.第三层叠绝缘层31可以包括绝缘材料。例如，第三层叠绝缘层31可以包括氧化物。
第二层叠导电层32可以包括导电材料。
36.可以提供穿过第一层叠体sta1的单元插塞cep。单元插塞cep可以在第三方向d3上延伸。单元插塞cep可以设置在单元区域cer上方。单元插塞cep的下部可以设置在单元源极结构css中。单元插塞cep可以包括填充层fi、被配置为围绕填充层fi的沟道层cl、以及被配置为围绕沟道层cl的存储器层ml。
37.填充层fi可以在第三方向d3上延伸。填充层fi可以包括绝缘材料。例如，填充层fi可以包括氧化物。
38.沟道层cl可以在第三方向d3上延伸。沟道层cl可以包括半导体材料。例如，沟道层cl可以包括多晶硅。沟道层cl可以联接至单元源极结构css的第二单元源极层csl2。沟道层cl可以与单元源极结构css的第二单元源极层csl2接触。沟道层cl可以电联接至单元源极结构css的第二单元源极层csl2。
39.存储器层ml可以在第三方向d3上延伸。单元源极结构css的第二单元源极层csl2可以通过穿过存储器层ml而联接至沟道层cl。
40.可以提供穿过第三层叠体sta3的第一电容器插塞cap1和穿过第三层叠体sta3的第二电容器插塞cap2。第一电容器插塞cap1和第二电容器插塞cap2可以在第三方向d3上延伸。第一电容器插塞cap1和第二电容器插塞cap2可以设置在电容器区域car上方。第一电容器插塞cap1和第二电容器插塞cap2中的每一个的下部可以设置在虚设源极结构dss中。
41.可以提供被配置为围绕每个第一电容器插塞cap1的侧壁的第一电容器绝缘层ci1和第一电容器多层式层cm1。第一电容器绝缘层ci1可以覆盖第一电容器插塞cap1的外侧壁。第一电容器多层式层cm1可以覆盖第一电容器绝缘层ci1的外侧壁。可以提供被配置为围绕每个第二电容器插塞cap2的侧壁的第二电容器绝缘层ci2和第二电容器多层式层cm2。第二电容器绝缘层ci2可以覆盖第二电容器插塞cap2的外侧壁。第二电容器多层式层cm2可以覆盖第二电容器绝缘层ci2的外侧壁。
42.可以提供穿过第三层叠体sta3的支撑插塞sup。支撑插塞sup可以在第三方向d3上延伸。支撑插塞sup可以设置在电容器区域car上方。每个支撑插塞sup的下部可以设置在虚设源极结构dss中。每个支撑插塞sup可以包括导电插塞cc、侧壁绝缘层sci和侧壁多层式层scm。侧壁绝缘层sci可以覆盖导电插塞cc的外侧壁。侧壁多层式层scm可以覆盖侧壁绝缘层sci的外侧壁。第三层叠体sta3和虚设源极结构dss可以与第一电容器多层式层cm1、第二电容器多层式层cm2和侧壁多层式层scm的外侧壁接触。
43.第一电容器插塞cap1、第二电容器插塞cap2和导电插塞cc可以包括相同的材料，并且可以包括导电材料。第一电容器插塞cap1、第二电容器插塞cap2和导电插塞cc可以包括与沟道层cl的材料不同的材料。例如，第一电容器插塞cap1、第二电容器插塞cap2和导电插塞cc可以包括金属。第一电容器绝缘层ci1、第二电容器绝缘层ci2和侧壁绝缘层sci可以包括绝缘材料。例如，第一电容器绝缘层ci1、第二电容器绝缘层ci2和侧壁绝缘层sci可以包括氧化物。第一电容器多层式层cm1、第二电容器多层式层cm2和侧壁多层式层scm中的每一个可以是多层式绝缘层。第一电容器多层式层cm1、第二电容器多层式层cm2和侧壁多层式层scm可以与存储器层ml包括相同的材料。
44.第一电容器插塞cap1可以电联接至第三电极el3和第一电极el1。第三电极el3可以设置在第一电容器插塞cap1下方。第二电容器插塞cap2可以电联接至第四电极el4和第
二电极el2。第四电极el4可以设置在第二电容器插塞cap2下方。第二电容器插塞cap2可以在第一方向d1上与第一电容器插塞cap1间隔开。支撑插塞sup可以设置在第一电容器插塞cap1和第二电容器插塞cap2之间。支撑插塞sup可以在第一方向d1上与第一电容器插塞cap1间隔开，并且可以在第一方向d1上与第二电容器插塞cap2间隔开。支撑插塞sup可以与第一电极至第四电极el1、el2、el3和el4电分离。第一电容器插塞cap1、第二电容器插塞cap2和支撑插塞sup可以被第二层叠导电层32围绕。
45.可以提供被配置为覆盖第一层叠体至第三层叠体sta1、sta2和sta3的第二绝缘层120。第二绝缘层120可以包括绝缘材料。例如，第二绝缘层120可以包括氧化物或氮化物。
46.可以提供穿过第二绝缘层120的位线接触件bct。各个位线接触件bct可以联接至单元插塞cep中的对应单元插塞cep。尽管未示出，但位线接触件bct可以电联接至半导体装置的位线。位线接触件bct可以包括导电材料。例如，位线接触件bct可以包括钨。
47.根据上述结构，第一电容器插塞cap1可以形成第一电容器c1。第一电容器c1还可以包括第二层叠导电层32、第一电容器多层式层cm1、第一电容器绝缘层ci1或第三电极el3，或者还可以包括它们的组合。通过第三电极el3彼此电联接的第一电容器插塞cap1可以用作第一电容器c1的第一电极结构。第二层叠导电层32可以用作第一电容器c1的第二电极结构。第一电容器绝缘层ci1和第一电容器多层式层cm1可以用作插置于第一电极结构和第二电极结构之间的电介质。
48.第二电容器插塞cap2可以形成第二电容器c2。第二电容器c2还可以包括第二层叠导电层32、第二电容器多层式层cm2、第二电容器绝缘层ci2或第四电极el4，或者还可以包括它们的组合。通过第四电极el4彼此电联接的第二电容器插塞cap2可以用作第二电容器c2的第一电极结构。第二层叠导电层32可以用作第二电容器c2的第二电极结构。第二电容器绝缘层ci2和第二电容器多层式层cm2可以用作插置于第一电极结构和第二电极结构之间的电介质。
49.此外，第一电容器c1和第二电容器c2共享第二层叠导电层32。也就是说，因为第一电容器c1和第二电容器c2共享第二电极结构，所以第一电容器c1和第二电容器c2可以彼此并联联接。支撑插塞sup电联接至第五电极el5，但是因为第五电极el5处于浮置状态，所以支撑插塞sup也可以处于电浮置状态。
50.参照图1c和图1d，单元插塞cep的存储器层ml可以包括被配置为围绕沟道层cl的隧道绝缘层tl、被配置为围绕隧道绝缘层tl的数据储存层dl和被配置为围绕数据储存层dl的阻挡层bkl。隧道绝缘层tl可以包括允许电荷隧穿的材料。例如，隧道绝缘层tl可以包括氧化物。数据储存层dl可以包括允许电荷捕获的材料。例如，数据储存层dl可以包括氮化物。阻挡层bkl可以包括能够阻挡电荷的移动的材料。例如，阻挡层bkl可以包括氧化物。
51.单元插塞cep可以包括设置在单元源极结构css中的下部cepa和设置在第一层叠体sta1中的上部cepb。单元源极结构css可以围绕单元插塞cep的下部cepa。第一层叠体sta1可以围绕单元插塞cep的上部cepb。
52.单元插塞cep的下部cepa的最大宽度可以大于单元插塞cep的上部cepb的最小宽度。例如，单元插塞cep的下部cepa在第一方向d1上的宽度可以定义为第一宽度w1，单元插塞cep的上部cepb在第一方向d1上的宽度可以定义为第二宽度w2，并且第一宽度w1的最大值可以大于第二宽度w2的最小值。
53.第二电容器多层式层cm2可以包括第一层41、被配置为围绕第一层41的第二层42、和被配置为围绕第二层42的第三层43。第三层43可以围绕第一层41。第一层41可以覆盖第二电容器绝缘层ci2的外侧壁。第二层42可以覆盖第一层41的外侧壁。第三层43可以覆盖第二层42的外侧壁。第三层叠体sta3和虚设源极结构dss可以与第三层43的外侧壁接触。
54.第一层41可以与隧道绝缘层tl包括相同的材料。例如，第一层41和隧道绝缘层tl可以包括氧化物。第二层42可以与数据储存层dl包括相同的材料。例如，第二层42和数据储存层dl可以包括氮化物。第三层43和阻挡层bkl可以包括相同的材料。例如，第三层43和阻挡层bkl可以包括氧化物。
55.第二电容器插塞cap2、第二电容器多层式层cm2和第二电容器绝缘层ci2可以形成在穿过第三层叠体sta3和虚设源极结构dss的第二通孔pho2内部。第二通孔pho2可以包括设置在虚设源极结构dss中的下部capa和设置在第三层叠体sta3中的上部capb。第二通孔pho2的下部capa的最大宽度可以大于第二通孔pho2的上部capb的最小宽度。例如，下部capa在第一方向d1上的宽度可以定义为第三宽度w3，上部capb在第一方向d1上的宽度可以定义为第四宽度w4，并且第三宽度w3的最大值可以大于第四宽度w4的最小值。第一电容器插塞cap1、第一电容器多层式层cm1和第一电容器绝缘层ci1可以具有与第二电容器插塞cap2、第二电容器多层式层cm2和第二电容器绝缘层ci2的结构相似的结构。支撑插塞sup的导电插塞cc、侧壁多层式层scm和侧壁绝缘层sci可以具有与第二电容器插塞cap2、第二电容器多层式层cm2和第二电容器绝缘层ci2的结构类似的结构。
56.可以提供联接至第二电容器插塞cap2的连接导体coc。连接导体coc可以无边界地一体联接至第二电容器插塞cap2。联接至第一电容器插塞cap1的另一连接导体coc可以将第一电容器插塞cap1电联接至第三电极el3。联接至第二电容器插塞cap2的连接导体coc可以将第二电容器插塞cap2电联接至第四电极el4。
57.连接导体coc可以包括贯穿导电部pec、插置导电部inc和插入导电部isc。贯穿导电部pec可以联接至电容器插塞cap。贯穿导电部pec的顶表面可以与第二电容器插塞cap2的底表面接触。贯穿导电部pec可以穿过第二电容器绝缘层ci2的最下部分ci_lm。贯穿导电部pec可以穿过第二电容器多层式层cm2的最下部分cm_lm。贯穿导电部pec可以被第二电容器绝缘层ci2的最下部分ci_lm围绕。贯穿导电部pec可以被第二电容器多层式层cm2的最下部分cm_lm围绕。连接导体coc的贯穿导电部pec、插置导电部inc和插入导电部isc可以与第二电容器插塞cap2包括相同的材料。例如，连接导体coc的贯穿导电部pec、插置导电部inc和插入导电部isc可以与第二电容器插塞cap2包括相同的金属。
58.插置导电部inc可以联接至贯穿导电部pec。插置导电部inc的顶表面可以与贯穿导电部pec的底表面接触。插置导电部inc的顶表面可以与第二电容器多层式层cm2的最下部分cm_lm的底表面接触。插置导电部inc的宽度可以大于贯穿导电部pec的宽度。
59.与第一电容器插塞cap1联接的连接导体coc的插置导电部inc可以插置于第一电容器多层式层cm1的最下部分cm_lm和第三电极el3之间。与第一电容器插塞cap1联接的连接导体coc的插置导电部inc可以插置于虚设源极结构dss和第三电极el3之间。与第一电容器插塞cap1联接的连接导体coc的插置导电部inc的底表面可以与第三电极el3的顶表面接触。与第二电容器插塞cap2联接的连接导体coc的插置导电部inc可以插置于第二电容器多层式层cm2的最下部分cm_lm和第四电极el4之间。与第二电容器插塞cap2联接的连接导体
coc的插置导电部inc可以插置于虚设源极结构dss和第四电极el4之间。与第二电容器插塞cap2联接的连接导体coc的插置导电部inc的底表面可以与第四电极el4的顶表面接触。与支撑插塞sup联接的连接导体coc的插置导电部inc可以插置于侧壁多层式层scm的最下部分cm_lm和第一绝缘层110之间。与支撑插塞sup联接的连接导体coc的插置导电部inc可以插置于虚设源极结构dss与第一绝缘层110或第五电极el5之间。与支撑插塞sup联接的连接导体coc的插置导电部inc的底表面可以与第五电极el5的顶表面接触。
60.插入导电部isc可以联接至插置导电部inc。插入导电部isc的顶表面可以与插置导电部inc的底表面接触。插入导电部isc的宽度可以小于插置导电部inc的宽度。插入导电部isc的宽度可以与贯穿导电部pec的宽度相同。
61.与第一电容器插塞cap1联接的连接导体coc的插入导电部isc可以设置在第三电极el3中。与第一电容器插塞cap1联接的连接导体coc的插入导电部isc可以被第三电极el3围绕。与第二电容器插塞cap2联接的连接导体coc的插入导电部isc可以设置在第四电极el4中。与第二电容器插塞cap2联接的连接导体coc的插入导电部isc可以被第四电极el4围绕。与支撑插塞sup联接的连接导体coc的插入导电部isc可以设置在第五电极el5中或者可以设置在第一绝缘层110中。
62.根据本公开的实施方式的半导体装置可以通过增加第二层叠导电层32的层叠数量来增加电容器的容量(capacity)。因此，可以使半导体装置的水平面积最小化。
63.根据本公开的实施方式的半导体装置可以包括彼此并联联接的第一电容器c1和第二电容器c2，由此可以提高半导体装置的可靠性。
64.图2a、图2b、图2c、图2d、图2e、图2f、图2g、图2h、图2i、图2j、图2k、图2l、图2m、图2n和图2o是用于说明根据本公开的实施方式的半导体装置的制造方法的截面图。在下文中，将省略与以上描述冗余的描述。
65.参照图2a，可以形成基板100。可以在基板100上形成第一绝缘层110。可以在第一绝缘层110中形成第一电极至第四电极el1、el2、el3和el4。还可以在第一绝缘层110中形成第五电极el5。
66.可以在第一绝缘层110上形成初步单元源极结构pcss、虚设源极结构dss和绝缘结构ist。初步单元源极结构pcss可以包括在第三方向d3上顺序地层叠的第一单元源极层csl1、第三蚀刻停止层esl3、初步单元源极层pcsl、第四蚀刻停止层esl4和第三单元源极层csl3。
67.形成初步单元源极结构pcss、虚设源极结构dss和绝缘结构ist可以包括：在第一绝缘层110上形成第一初步源极层、第一初步蚀刻停止层、第二初步源极层、第二初步蚀刻停止层、以及第三初步源极层；以及形成将第一初步源极层、第一初步蚀刻停止层、第二初步源极层、第二初步蚀刻停止层和第三初步源极层分离的绝缘结构ist。
68.参照图2b，可以在初步单元源极结构pcss和虚设源极结构dss中的每一个中形成下牺牲结构lfs。初步单元源极结构pcss中的下牺牲结构lfs的宽度可以与虚设源极结构dss中的下牺牲结构lfs的宽度相同或不同。在实施方式中，虚设源极结构dss中的下牺牲结构lfs的宽度可以大于初步单元源极结构pcss中的下牺牲结构lfs的宽度。
69.形成下牺牲结构lfs可以包括在初步单元源极结构pcss和虚设源极结构dss中的每一个中形成第一孔ho1以及在第一孔ho1中形成下牺牲结构lfs。例如，下牺牲结构lfs可
以包括钨。
70.参照图2c，可以在初步单元源极结构pcss、虚设源极结构dss和绝缘结构ist上形成第一初步层叠体psta1。形成第一初步层叠体psta1可以包括在初步单元源极结构pcss、虚设源极结构dss和绝缘结构ist上交替层叠初步层叠绝缘层51和初步层叠牺牲层52。
71.可以形成各自穿过第一初步层叠体psta1的上牺牲结构ufs。每个上牺牲结构ufs可以联接至每个下牺牲结构lfs。联接至初步单元源极结构pcss的下牺牲结构lfs的上牺牲结构ufs的宽度可以与联接至虚设源极结构dss的下牺牲结构lfs的上牺牲结构ufs的宽度相同或不同。在实施方式中，联接至虚设源极结构dss的下牺牲结构lfs的上牺牲结构ufs的宽度可以大于联接至初步单元源极结构pcss的下牺牲结构lfs的上牺牲结构ufs的宽度。
72.形成上牺牲结构ufs可以包括形成穿过第一初步层叠体psta1的第二孔ho2以及在第二孔ho2中形成上牺牲结构ufs。例如，上牺牲结构ufs可以包括钨。
73.参照图2d，可以在第一初步层叠体psta1上形成第二初步层叠体psta2。形成第二初步层叠体psta2可以包括在第一初步层叠体psta1上交替层叠初步层叠绝缘层51和初步层叠牺牲层52。
74.可以形成穿过第二初步层叠体psta2的第三孔ho3。通过第三孔ho3，可以暴露出上牺牲结构ufs。对应于初步单元源极结构pcss的下牺牲结构lfs的第三孔ho3的宽度可以与对应于虚设源极结构dss的下牺牲结构lfs的第三孔ho3的宽度相同或不同。在实施方式中，对应于虚设源极结构dss的下牺牲结构lfs的第三孔ho3的宽度可以大于对应于初步单元源极结构pcss的下牺牲结构lfs的第三孔ho3的宽度。
75.参照图2e，可以形成第一通孔pho1和第二通孔pho2。形成第一通孔pho1和第二通孔pho2可以包括：通过经由第三孔ho3去除上牺牲结构ufs来暴露出下牺牲结构lfs以及去除下牺牲结构lfs。
76.在单元区域cer上方彼此联接的第一孔至第三孔ho1、ho2和ho3可以被定义为第一通孔pho1。在电容器区域car上方彼此联接的第一孔至第三孔ho1、ho2和ho3可以被定义为第二通孔pho2。
77.参照图2f，可以顺序地形成第一材料层mal1、第二材料层mal2和第三材料层mal3。
78.可以在第一通孔pho1和第二通孔pho2的表面上形成第一材料层mal1。可以在第一材料层mal1上形成第二材料层mal2。可以在第二材料层mal2上形成第三材料层mal3。第一材料层mal1可以是多层绝缘层。第二材料层mal2可以包括多晶硅。第三材料层mal3可以包括氧化物。
79.第一材料层mal1和第二材料层mal2可以填充第一通孔pho1的一部分。第三材料层mal3可以完全填充第一通孔pho1。第一材料层至第三材料层mal1、mal2和mal3可以填充第二通孔pho2的一部分。第二通孔pho2的未填充有第一材料层至第三材料层mal1、mal2和mal3的部分可以被定义为第一腔ca1和第二腔ca2。第一腔ca1和第二腔ca2可以由第三材料层mal3的表面限定。
80.第一腔ca1可以联接至第二层叠体sta2上的空间。换句话说，第一腔ca1可以是开放的。第一腔ca1可以通过穿过第二初步层叠体psta2而延伸到第一初步层叠体psta1。第二腔ca2可以被第三材料层mal3围绕。换句话说，第二腔ca2可以被第三材料层mal3封闭。第二腔ca2可以设置在虚设源极结构dss中。
81.参照图2g，可以在第三材料层mal3上形成第一覆盖绝缘层210。第一腔ca1可以被第一覆盖绝缘层210覆盖。第一腔ca1可以被第一覆盖绝缘层210封闭。第一凹陷部rc1可以由第一覆盖绝缘层210限定。可以以第一覆盖绝缘层210的底表面凹进的方式来限定第一凹陷部rc1。第一凹陷部rc1可以被限定在第一覆盖绝缘层210中。每个第一凹陷部rc1可以联接至每个第一腔ca1。可以在第一腔ca1上形成第一凹陷部rc1。第一覆盖绝缘层210可以包括绝缘材料。例如，第一覆盖绝缘层210可以包括氧化物。
82.参照图2h，可以在第一覆盖绝缘层210上形成掩模层ma。掩模层ma可以暴露出第一覆盖绝缘层210的设置在基板100的单元区域cer上方的部分。随后，使用掩模层ma作为蚀刻屏障，可以蚀刻第一覆盖绝缘层210和第三材料层mal3。
83.第一覆盖绝缘层210和第三材料层mal3被蚀刻，由此可以去除设置在基板100的单元区域cer上方的第一覆盖绝缘层210的部分和第三材料层mal3的部分。当去除第三材料层mal3的设置于基板100的单元区域cer上方的部分时，可以分离第三材料层mal3的在第一通孔pho1中的部分。第三材料层mal3中在第一通孔pho1中的分离部分可以被定义为填充层fi。
84.参照图2i，可以在填充层fi上沉积与第二材料层mal2中所包括的材料相同的材料。随后，可以执行抛光工艺。例如，抛光工艺可以是化学机械抛光(cmp)工艺。
85.通过抛光工艺去除第一材料层mal1的上部，由此第一材料层mal1可以分离为存储器层ml、电容器多层式层cm和侧壁多层式层scm。存储器层ml可以位于第一通孔pho1中。电容器多层式层cm和侧壁多层式层scm可以位于第二通孔pho2中。通过抛光工艺去除第二材料层mal2的上部，由此可以将第二材料层mal2分离为沟道层cl、初步电容器绝缘层pci和初步侧壁绝缘层psci。沟道层cl可以位于第一通孔pho1中。初步电容器绝缘层pci和初步侧壁绝缘层psci可以位于第二通孔pho2中。通过抛光工艺去除第三材料层mal3的上部，由此可以将第三材料层mal3分离为第二通孔pho2中的填充绝缘层fil。
86.可以通过抛光工艺暴露出第二初步层叠体psta2的顶表面。
87.参照图2j，可以扩展第一腔ca1。可以通过清洁工艺扩展第一腔ca1，通过清洁工艺可以去除填充绝缘层fil的一部分。扩展后的第一腔ca1可以被定义为第三腔ca3。
88.参照图2k，可以在第二初步层叠体psta2上形成第二覆盖绝缘层220。第三腔ca3可以被第二覆盖绝缘层220覆盖。第三腔ca3可以被第二覆盖绝缘层220封闭。第二凹陷部rc2可以由第二覆盖绝缘层220限定。第二覆盖绝缘层220的底表面凹进，由此可以限定第二凹陷部rc2。可以在第二覆盖绝缘层220中限定第二凹陷部rc2。每个第二凹陷部rc2可以联接至每个第三腔ca3。第二凹陷部rc2可以形成在第二腔ca2上方。第二覆盖绝缘层220可以包括绝缘材料。例如，第二覆盖绝缘层220可以包括氧化物。
89.参照图2l，可以形成第一层叠导电层12、第二层叠导电层32和单元源极结构css。形成第一层叠导电层12、第二层叠导电层32和单元源极结构css可以包括：形成穿过第一初步层叠体psta1和第二初步层叠体psta2的狭缝，通过狭缝去除初步单元源极层pcsl、第三蚀刻停止层esl3和第四蚀刻停止层esl4，在从中去除了初步单元源极层pcsl、第三蚀刻停止层esl3和第四蚀刻停止层esl4的空的空间中形成第二单元源极层csl2，去除初步层叠牺牲层52的通过狭缝暴露出的部分，以及在从中去除了初步层叠牺牲层52的那些部分的空的空间中形成第一层叠导电层12和第二层叠导电层32。初步层叠牺牲层52的通过狭缝暴露出
的部分可以是设置在基板100的单元区域cer和电容器区域car上方的部分。
90.形成第一层叠导电层12和第二层叠导电层32，由此可以限定第一层叠体至第三层叠体sta1、sta2和sta3。第一层叠体sta1可以包括第一层叠绝缘层11和第一层叠导电层12。初步层叠绝缘层51的设置在基板100的单元区域cer上方的部分可以被定义为第一层叠绝缘层11。第二层叠体sta2可以包括第二层叠绝缘层21和第二层叠牺牲层22。初步层叠绝缘层51的设置在基板100的虚设区域dur上方的部分可以被定义为第二层叠绝缘层21。初步层叠牺牲层52的设置在基板100的虚设区域dur上方的部分可以被定义为第二层叠牺牲层22。第三层叠体sta3可以包括第三层叠绝缘层31和第二层叠导电层32。初步层叠绝缘层51的设置在基板100的电容器区域car上方的部分可以被定义为第三层叠绝缘层31。
91.随后，可以去除第二覆盖绝缘层220和填充绝缘层fil。可以通过去除填充绝缘层fil来扩展第三腔ca3。扩展的第三腔ca3可以被定义为第四腔ca4。可以通过第四腔ca4暴露出初步电容器绝缘层pci。
92.参照图2m，可以对暴露的初步电容器绝缘层pci和初步侧壁绝缘层psci进行氧化。可以通过氧化工艺对初步电容器绝缘层pci和初步侧壁绝缘层psci进行氧化。初步电容器绝缘层pci被氧化，由此可以形成电容器绝缘层ci。例如，电容器绝缘层ci可以包括硅氧化物。初步侧壁绝缘层psci被氧化，由此可以形成侧壁绝缘层sci。例如，侧壁绝缘层sci可以包括硅氧化物。
93.在另一实施方式中，形成电容器绝缘层ci和侧壁绝缘层sci可以包括去除暴露的初步电容器绝缘层pci和初步侧壁绝缘层psci并通过沉积工艺形成电容器绝缘层ci和侧壁绝缘层sci。
94.参照图2n，可以形成第三通孔pho3。每个第三通孔pho3可以穿过电容器绝缘层ci的最下部分和电容器多层式层cm的最下部分。形成第三通孔pho3可以包括通过第四腔ca4蚀刻电容器绝缘层ci的最下部分、电容器多层式层cm的最下部分和虚设源极结构dss的第一虚设源极层dsl1。当形成第三通孔pho3时，第三电极el3的一部分和第四电极el4的一部分可以被蚀刻。当形成第三通孔pho3时，可以暴露出第三电极el3和第四电极el4。
95.一些第三通孔pho3可以穿过侧壁多层式层scm和侧壁绝缘层sci的最下部分。形成第三通孔pho3可以包括：通过第四腔ca4蚀刻侧壁绝缘层sci的最下部分、侧壁多层式层scm的最下部分和虚设源极结构dss的第一虚设源极层dsl1。当形成第三通孔pho3时，第五电极el5的一部分可以被蚀刻。当形成第三通孔pho3时，可以暴露出第五电极el5。
96.参照图2o，可以形成第五腔ca5。形成第五腔ca5可以包括蚀刻通过第三通孔pho3暴露出的第一虚设源极层dsl1的侧壁。第五腔ca5可以形成在电容器多层式层cm的最下部分与第三电极el3之间、形成在电容器多层式层cm的最下部分与第四电极el4之间、或形成在电容器多层式层cm的最下部分与第一绝缘层110之间。第五腔cm5还可以形成在侧壁多层式层scm的最下部分和第五电极el5之间。
97.随后，可以在第四腔ca4、第三通孔pho3和第五腔ca5中形成电容器插塞cap1和cap2以及连接导体coc(参见图1b和图1d)。可以同时形成电容器插塞cap1和cap2以及连接导体coc。可以在第四腔ca4中形成电容器插塞cap1和cap2，并且可以在第三通孔pho3和第五腔ca5中形成连接导体coc。当形成电容器插塞cap1和cap2时，可以与其一起形成导电插塞cc。可以在第四腔ca4中形成导电插塞cc。
98.随后，可以形成被配置为覆盖第一层叠体至第三层叠体sta1、sta2和sta3的第二绝缘层120，并且可以在第二绝缘层120中形成位线接触件bct(参见图1b)。
99.图3是根据本公开的实施方式的半导体装置的截面图。在下文中，将省略与以上描述冗余的描述。
100.参照图3，第一电极el1a和第二电极el2a可以设置在第二绝缘层120中。第一电极el1a和第二电极el2a可以在第一方向d1上彼此间隔开。第一电极el1a可以联接至第一电容器插塞cap1。第二电极el2a可以联接至第二电容器插塞cap2。还可以在第二绝缘层120中设置第三电极el3a。第三电极el3a可以在第一方向d1上与第一电极el1a和第二电极el2a间隔开。第三电极el3a可以联接至支撑插塞sup。第三电极el3a可以处于电浮置状态。
101.第一电极el1a、第一电容器插塞cap1、第一电容器多层式层cm1、第一电容器绝缘层ci1和第二层叠导电层32可以构成第一电容器。第二电极el2a、第二电容器插塞cap2、第二电容器多层式层cm2、第二电容器绝缘层ci2和第二层叠导电层32可以构成第二电容器。第一电容器和第二电容器可以彼此并联联接。支撑插塞sup可以处于电浮置状态。
102.图4是例示根据本公开的实施方式的存储器系统的配置的框图。
103.参照图4，根据本公开的实施方式的存储器系统1100包括存储器装置1120和存储器控制器1110。
104.存储器装置1120可以包括根据本公开的实施方式的半导体装置。存储器装置1120可以是由多个闪存芯片组成的多芯片封装件。
105.存储器控制器1110可以控制存储器装置1120，并且可以包括静态随机存取存储器(sram)1111、中央处理单元(cpu)1112、主机接口1113、纠错码(ecc)电路1114以及存储器接口1115。sram 1111用作cpu 1112的工作存储器，cpu 1112执行存储器控制器1110的数据交换的总体控制操作，并且主机接口1113设置有与存储器系统1100联接的主机的数据交换协议。此外，ecc电路1114检测并纠正从存储器装置1120读取的数据中包括的错误，并且存储器接口1115与存储器装置1120接口连接。另外，存储器控制器1110还可以包括存储用于与主机接口连接的代码数据的只读存储器(rom)等。
106.上述存储器系统1100可以是其中存储器装置1120和存储器控制器1110彼此组合的存储卡或固态驱动器(ssd)。例如，当存储器系统1100为ssd时，存储器控制器1110可以经由诸如通用串行总线(usb)、多媒体卡(mmc)、快速外围组件互连(pci-e)、串行高级技术附件(sata)、并行高级技术附件(pata)、小型计算机系统接口(scsi)、增强型小型磁盘接口(esdi)、或集成驱动电子设备(ide)之类的各种接口协议之一与外部装置(例如，主机)通信。
107.图5是例示根据本公开的实施方式的计算系统的配置的框图。
108.参照图5，根据本公开的实施方式的计算系统1200可以包括电联接至系统总线1260的cpu 1220、随机存取存储器(ram)1230、用户接口1240、调制解调器1250和存储器系统1210。此外，当计算系统1200是移动装置时，它还可以包括用于向计算系统1200供应操作电压的电池，并且还可以包括应用芯片组、相机图像处理器、移动dram等。
109.可以使用与参照图4描述的存储器装置和存储器控制器类似的存储器装置1212和存储器控制器1211来配置存储器系统1210。
110.根据本公开的实施方式的半导体装置被配置为使得形成电容器的电容器插塞和
层叠导电层并联联接，由此可以提高电容器的操作可靠性。
111.相关申请的交叉引用
112.本技术要求于2020年12月10日向韩国知识产权局提交的韩国专利申请no.10-2020-0172668的优先权，其全部公开内容通过引用合并于此。