具有在相邻晶体管有源区之间的屏蔽线的集成组合件的制作方法

具有在相邻晶体管有源区之间的屏蔽线的集成组合件
1.相关专利数据
2.本技术案与2019年10月29日申请的标题为“具有在相邻晶体管有源区之间的屏蔽线的集成组合件(integrated assemblies having shield lines between neighboring transistor active regions)”的序列号为16/667,289的美国专利申请案相关，所述美国专利申请案的全文通过引用方式并入本文中。
技术领域
3.集成组合件。具有在相邻晶体管有源区之间的屏蔽线的集成组合件。


背景技术：

4.存储器是一种类型的集成电路系统，且在计算机系统中用于存储数据。实例存储器是dram(动态随机存取存储器)。dram单元可各自包括与电容器组合的晶体管。dram单元可布置成阵列；其中字线沿着阵列的行延伸，且其中数字线沿着阵列的列延伸。字线可与存储器单元的晶体管耦合。每一存储器单元可通过字线中的一者与数字线中的一者的组合唯一地寻址。
5.在常规存储器架构中可遇到的问题是邻近存储器单元之间可发生串扰(干扰)而导致数据丢失。随着存储器架构扩展到提高的集成程度，串扰变得越来越成问题。将期望减轻或防止此非期望串扰。
附图说明
6.图1是实例集成组合件的区的图解俯视图。
7.图2是沿着图1的线2-2的图解截面侧视图。
8.图2a是类似于图2的图解截面侧视图的图解截面侧视图，且其展示额外材料。
9.图3是沿着图1的线3-3的图解截面侧视图。
10.图4是沿着图1的线4-4的图解截面侧视图。
11.图5到7是在实例方法的实例循序处理阶段处的实例集成组合件的图解截面侧视图。
12.图8到13是实例存储器装置的图解示意图。
具体实施方式
13.一些实施例包含具有分布成包括行及列的矩阵的晶体管有源区柱的存储器装置。数字线在晶体管有源区柱下方且沿着列延伸。至少一个屏蔽连接线平行于数字线延伸且从数字线横向偏移。字线在数字线及所述至少一个屏蔽连接线上方，且沿着行延伸。屏蔽线在数字线上方且沿着相同于字线的方向延伸。屏蔽线与所述至少一个屏蔽连接线耦合。晶体管有源区柱中的每一者具有邻近字线的一侧，且具有邻近屏蔽线的相对侧。参考图1到13描述实例实施例。
14.参考图1到4，实例集成组合件(构造、架构)10包含布置成矩阵的柱12。矩阵包含行14及列16。行沿着所说明x轴方向延伸，且列沿着所说明y轴方向延伸。柱12沿着所说明z轴方向垂直延伸。
15.垂直延伸柱12包括半导体材料18。半导体材料18可包括任何合适组合物；且在一些实施例中可包括硅、锗、iii/v族半导体材料(例如，磷化镓)、半导体氧化物等中的一或多者，基本上由其中的一或多者组成或由其中的一或多者组成；其中术语iii/v族半导体材料指代包括选自周期表的iii族及v族的元素的半导体材料(其中iii族及v族是旧命名法，且现在被称为13族及15族)。在一些实施例中，半导体材料18可包括硅，基本上由硅组成或由硅组成。
16.半导体柱12中的每一者包括导电掺杂下源极/漏极区20、导电掺杂上源极/漏极区22及在源极/漏极区20与22之间的沟道区24。提供虚线21以图解地说明下源极/漏极区20与沟道区24之间的近似边界，且提供虚线23以说明上源极/漏极区22与沟道区24之间的近似边界。
17.源极/漏极区20及22可用任何合适掺杂剂掺杂到任何合适浓度。例如，源极/漏极区20及22可为用砷及磷中的一者或两者掺杂到至少约10
22
个原子/cm3的掺杂剂浓度的n型掺杂区。替代地，源极/漏极区20及22可为用例如硼掺杂的p型掺杂区。
18.沟道区24可包括合适浓度的一或多种合适掺杂剂以实现所要阈值电压。所述掺杂剂可包含硼、磷、砷等中的一或多者，且掺杂剂浓度可小于或等于约10
18
个原子/cm3。
19.区20、22及24可为晶体管有源区，且柱12可被认为对应于晶体管有源区柱。
20.数字线(还称为位线或感测线)26在柱12下方且沿着y轴方向延伸。数字线在图1中以虚线视图(假想视图)展示以指示其在其它材料下方。
21.字线(还称为存取线)28邻近柱12且沿着x轴方向延伸。
22.在一些实施例中，x轴方向及y轴方向中的一者可被称为第一方向，且另一者可被称为第二方向。因此，字线或数字线的任一者可被认为沿着第一方向延伸，且字线或数字线中的另一者可被认为沿着与第一方向交叉的第二方向延伸。在所说明实施例中，第二方向与第一方向正交(即，x轴方向及y轴方向彼此正交)。在其它实施例中，字线可沿着与数字线的方向交叉但不与数字线的方向正交的方向延伸。
23.数字线26包括导电数字线材料30，且字线28包括导电字线材料32。材料30及32可包括任何合适导电组合物；例如(举例来说)各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多者。材料30及32可包括彼此相同的组合物，或可包括相对于彼此不同的组合物。在一些实例实施例中，材料30及32包括一或多种金属(例如，包括钛、钨、硅化钛、氮化钛、硅化钨、氮化钨等中的一或多者)；且因此可被称为含金属材料。
24.字线28包括邻近沟道区24的栅极区34。在操作中，施加到栅极区34的足够电压将在相关联沟道区24内诱发电场，所述电场使电流能够流过沟道区以借此将相关联源极/漏极区20及22彼此电耦合。如果到栅极区的电压低于阈值电平，那么电流将不会流过相关联沟道区，且相关联源极/漏极区将不会彼此电耦合。通过施加到栅极区的电压电平对源极/漏极区的耦合/去耦的选择性控制可被称为源极/漏极区的门控耦合。栅极区34可被认为操
作性地接近相关联沟道区24，其中术语“操作性地接近”意味着栅极区在相关联沟道区的适当接近度内，以在相关联沟道区内诱发适当电场以实现相关联源极/漏极区的门控耦合。
25.屏蔽线36延伸通过柱12的矩阵，其中屏蔽线沿着x轴方向延伸且在数字线26上方。屏蔽线36包括导电材料38。导电材料38可包括任何合适导电组合物；例如(举例来说)各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多者。在一些实施例中，导电材料38可为含金属材料。
26.屏蔽连接线40邻近柱12的矩阵，且与屏蔽线36电耦合。屏蔽连接线40在图1中以虚线(假想)视图展示以指示其在其它材料下方。
27.屏蔽连接线包括相同于数字线26的导电材料30。在一些实施例中，屏蔽连接线40可从相同于数字线26的导电扩展部分(expanse)图案化(如下文参考图5到7所论述)。在所说明实施例中，屏蔽连接线40包括相同于数字线26的高度(h)(如图4中所展示)。
28.在一些实施例中，数字线26及屏蔽连接线40可全部被认为是沿着y轴的方向延伸的导电线，且其全部包括彼此共同的组合物及彼此共同的高度。
29.屏蔽线36在互连区42处与屏蔽连接线40电耦合。在所说明实施例中，此类互连区包括从屏蔽连接线40延伸到屏蔽线36的导电材料44。导电材料44可包括任何合适导电组合物；例如(举例来说)各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多者。
30.半导体柱12可并入到存储器阵列(例如，dram阵列)49中。半导体柱的下源极/漏极区20与数字线26电耦合(且在所展示的实施例中，直接抵靠数字线26)，且柱的上源极/漏极区22可与存储元件46电耦合。存储元件46仅沿着图2及4的截面侧视图展示，且未沿着图1的俯视图展示以简化图1。
31.存储元件46可为具有至少两个可检测状态的任何合适装置；且在一些实施例中可为例如电容器、电阻性存储器装置、导电桥接装置、相变存储器(pcm)装置、可编程金属化单元(pmc)等。在所说明的实例实施例中，存储元件46是电容器。电容器中的每一者具有与相关联半导体柱12的上源极/漏极区22耦合的一个节点，且具有与参考源48耦合的另一节点。参考源48可处于任何合适电压；例如(举例来说)接地、vcc/2等。
32.存储元件46中的每一者可被认为由存储器阵列49的存储器单元50所包括。存储器阵列的列沿着列16且包括与共同数字线26耦合(即，与所述共同数字线相关联)的半导体柱12。存储器阵列的行沿着行14且包括具有沿着共同字线28(即，与所述共同字线相关联)的操作性地接近栅极区的沟道区的柱12。存储器单元50中的每一者通过数字线16中的一者结合字线14中的一者唯一地寻址。栅极区34连同柱12的晶体管有源区一起可被认为对应于与个别存储器单元相关联的存取装置(存取晶体管)。
33.如在背景技术部分中所论述，在常规存储器架构中可遇到的问题是相邻装置(例如，晶体管有源区)之间的非期望串扰。图1到4的实施例有利地在沿着列16彼此相邻的存储器单元50之间提供屏蔽线36。此可减轻或甚至防止此类存储器单元之间的非期望串扰；且因此相对于常规配置可为实质改进。
34.在一些实施例中，柱12中的每一者可被认为具有第一侧52及相对第二侧54(在图1
的俯视图中且在图2的截面侧视图中相对于柱12中的一者展示)。第一侧52接近字线28中的相关联者，且第二侧54接近屏蔽线36中的相关联者。
35.在一些实施例中，沿着共同列16的半导体柱12可被认为通过沿着y轴方向的交替的第一间隙56及第二间隙58彼此隔开(其中在图2中标记间隙56及58)。字线28中的两者在第一间隙56中的每一者内，且屏蔽线36中的一者在第二间隙58中的每一者内。
36.在一些实施例中，屏蔽连接线40可与参考电压源60耦合。此参考电压源可处于任何合适电压；包含例如，接地、vcc/2等。参考电压源可为无源的(即，在存储器阵列49的操作期间维持于静态电压)或可为有源的(例如，在存储器阵列49的操作期间在一或多个不同电压之间调制)。
37.在一些实施例中，数字线26可在一起被认为是群组62，且屏蔽连接线40可被认为在此群组之外且沿着所述群组的侧。
38.尽管图1到4的实施例展示单个屏蔽连接线，但在其它实施例中(下文参考图10到13描述)，可存在两个或更多个屏蔽连接线。
39.屏蔽连接线40及数字线26通过下伏绝缘基座64支撑。此基座可包括任何合适组合物；且可例如包括氮化硅、二氧化硅、氧化铝等中的一或多者，基本上由其中的一或多者组成或由其中的一或多者组成。
40.基座64被展示为由半导体衬底66支撑。衬底66可包括半导体材料；且可例如包括单晶硅，基本上由单晶硅组成或由单晶硅组成。术语“半导体衬底”意味着包括半导电材料的任何构造，包含(但不限于)块状半导电材料，例如半导电晶片(单独地或在包括其它材料的组合件中)及半导电材料层(单独地或在包括其它材料的组合件中)。术语“衬底”指代任何支撑结构，包含(但不限于)上文所描述的半导体衬底。
41.间隙提供于衬底66与基座64之间以指示可存在提供于衬底66与基座64之间的其它材料或装置。例如，在一些实施例中，参考源60可提供于存储器阵列49下方及衬底66与基座64之间。而且，字线28可与字线驱动器(未展示)耦合，且数字线26可与感测放大器(未展示)耦合；且字线驱动器及/或感测放大器可提供于存储器阵列49下方。在一些实施例中，字线驱动器、感测放大器及/或参考源可包括提供于存储器阵列49下方的cmos电路系统(及/或其它合适逻辑电路系统)。
42.图1到4的所说明布置未展示绝缘材料以简化图式。然而，应理解，一或多种绝缘材料可提供于所说明导电结构上方及周围。图2a展示图2的配置，且进一步展示实例绝缘材料68及70。
43.绝缘材料70对应于提供于栅极区34与沟道区24之间的栅极电介质材料。此栅极电介质材料可包括任何合适组合物；且在一些实施例中可包括二氧化硅，基本上由二氧化硅组成或由二氧化硅组成。
44.绝缘材料68在导电结构28及36下方提供支撑，在结构28与36之间提供隔离，且在结构28及36上方提供表面。绝缘材料68可包括任何合适组合物；且在一些实施例中可包括氮化硅、二氧化硅、氧化铝等中的一或多者，基本上由其中的一或多者组成或由其中的一或多者组成。尽管材料68及70被展示为均质的，但应理解，在其它实施例中，材料68及70中的一者或两者可包括两种或更多种不同组合物的离散组合。例如，提供于字线28下方以支撑此类字线的绝缘材料可不同于提供于字线28上方及之间的绝缘材料。
45.在一些实施例中，数字线26与屏蔽连接线40可从共同导电扩展部分图案化。图5展示可在形成数字线26及屏蔽连接线40期间利用的在一处理阶段处的集成组合件10，且展示沿着相同于上文针对图4所利用的视图的组合件。
46.图5的组合件包含在基座64上方的导电材料30的扩展部分72。
47.图6展示可在图5的处理阶段之后的处理阶段，且展示图案化成数字线26及导电屏蔽线40的扩展部分72(图5)。
48.图7展示可在图6的处理阶段之后的处理阶段，且展示提供于数字线26上方且图案化成柱12的半导体材料18。尽管半导体材料18被展示为在将材料30图案化成数字线26之后提供，但应理解，在其它实施例中，半导体材料可提供于图5的扩展部分72上方，且半导体材料的至少一些图案化可在数字线26的图案化期间发生。
49.图8及9中示意性地说明图1到4的存储器阵列49。此类图将所说明字线28展示为字线wl-1、wl-2、wl-3、wl-4、wl-5及wl-6，且将所说明数字线26展示为数字线dl-1、dl-2、dl-3、dl-4、dl-5及dl-6。数字线26在群组62内。屏蔽连接线40沿着此群组的一侧且从群组偏移。屏蔽连接线40与参考电压源60耦合，且还与屏蔽线36耦合。所说明的屏蔽线被展示为shield-1及shield-2。
50.图8大体将存储器单元50展示为mc，其中每一存储器单元通过字线28中的一者与数字线26中的一者的组合唯一地寻址。图9将实例存储器单元50展示为包括与电容器46组合的存取晶体管74。存取晶体管74可包括上文关于图1到4所描述的有源区柱12与栅极区34。
51.存储器阵列49可包括任何合适数目个存储器单元50，且在一些实施例中可包括数百个、数千个、数百万个存储器单元。
52.在一些实施例中，可沿着存储器阵列提供多个屏蔽连接线。图10到13说明利用两个或更多个屏蔽连接线的实例实施例。
53.图10展示呈具有沿着数字线26的群组62的第一侧75的第一屏蔽连接线40a及沿着数字线26的群组62的第二侧77的第二屏蔽连接线40b的配置的存储器阵列49。屏蔽连接线40a及40b被展示为分别与第一参考电压源60a及第二参考电压源60b电耦合。在一些实施例中，参考电压源60a及60b可彼此分离，且可相对于彼此不同地操作。在其它实施例中，参考电压源60a及60b可为相同(共同)参考电压源的部分。
54.屏蔽线36被循序地标记为36a到36f，因此可将其相对于彼此区分开。屏蔽线36a、36c及36e与第一屏蔽连接线40a耦合；且屏蔽线36b、36d及36f与第二屏蔽连接线40b耦合。在一些实施例中，屏蔽线36a、36c及36e可被认为是第一组屏蔽线，且屏蔽线36b、36d及36f可被认为是第二组屏蔽线。在图10的实施例中，屏蔽线36中的每一者与屏蔽连接线40中的仅一者耦合，且到屏蔽连接线的连接沿着y轴方向循序地分布到不同屏蔽连接线(具体来说，到屏蔽连接线的连接沿着y轴的方向在到第一屏蔽连接线40a的连接与到第二屏蔽连接线40b的连接之间交替)。
55.在一些实施例中，数字线26以及屏蔽连接线40a及40b可在一起被认为是导电线群组。屏蔽连接线40a及40b可被认为是此导电线群组的边缘线；其中屏蔽连接线40a是沿着导电线的群组的第一侧的第一边缘线，且屏蔽连接线40b是沿着导电线的群组的第二侧的第二边缘线。导电线的群组的第二侧与导电线的群组的第一侧成相对关系。
56.图11展示呈类似于图10的布置的布置的存储器阵列49，但其中到屏蔽连接线40a及40b的连接是沿着y轴方向成批分布。具体来说，屏蔽线36a、36b及36c对应于与屏蔽连接线40a耦合的第一批屏蔽线，且屏蔽线36d、36e及36f对应于与第二屏蔽连接线40b耦合的第二批屏蔽线。屏蔽连接线40a及40b两者在数字线26的群组62之外，其中屏蔽连接线40a沿着数字线26的群组62的第一侧75侧，且屏蔽连接线40b沿着数字线26的群组62的相对第二侧77。
57.屏蔽连接线40a及40b分别连接到参考电压源60a及60b。此类参考电压源可为共同参考电压源的部分，或可为彼此独立地操作的分离参考电压源。
58.图12展示呈类似于图11的布置的布置的存储器阵列49，但其中第一屏蔽连接线及第二屏蔽连接线两者沿着数字线26的群组62的相同侧75。
59.图13展示存储器49的另一实施例，且展示在数字线26的群组62之外的三个屏蔽连接线40a、40b及40c。所述屏蔽连接线中的两者沿着数字线26的群组62的第一侧75(具体来说，屏蔽连接线40a及40b)，且所述屏蔽连接线的第三者沿着数字线26的群组62的第二侧77(具体来说，屏蔽连接线40c)。在其它实施例中，可沿着数字线26的群组62的位点75及77中的一者或两者提供额外屏蔽连接线，及/或可省略屏蔽连接线40a、40b及/或40c中的一或多者。
60.屏蔽连接线40a、40b及40c被展示为与参考电压源60a、60b及60c耦合。此类参考电压源可为共同参考电压源的部分，或参考电压源的至少两者可为彼此独立地操作的分离参考电压源。
61.上文所论述的组合件及结构可用于集成电路内(其中术语“集成电路”意味着由半导体衬底支撑的电子电路)；且可并入到电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、电源模块、通信调制解调器、处理器模块及专用模块中，且可包含多层多芯片模块。电子系统可为广泛范围的系统中的任何者，例如(举例来说)相机、无线装置、显示器、芯片组、机顶盒、游戏、照明设备、车辆、时钟、电视机、手机、个人计算机、汽车、工业控制系统、飞机等。
62.除非另有指定，否则本文中所描述的各种材料、物质、组合物等可用现在已知或尚待发展的任何合适方法论来形成，包含例如原子层沉积(ald)、化学气相沉积(cvd)、物理气相沉积(pvd)等。
63.术语“电介质”及“绝缘”可用于描述具有绝缘电性质的材料。在本公开中，所述术语被视为同义的。在一些例子中利用术语“电介质”且在其它例子中利用术语“绝缘”(或“电绝缘”)可在本公开内提供语言变动以简化随附权利要求书内的前置基础，且并不用于指示任何显著化学或电气差异。
64.在本公开中可利用术语“电连接”及“电耦合”两者。所述术语被视为同义的。在一些例子中利用一个术语且在其它例子中利用另一术语可在本公开内提供语言变动以简化随附权利要求书内的前置基础。
65.图式中的各个实施例的特定定向仅用于说明性目的，且在一些应用中，所述实施例可相对于所展示的定向旋转。本文中所提供的描述及随附权利要求书涉及具有各种特征之间的所描述关系的任何结构，而不管所述结构是呈图式的特定定向还是相对于此定向旋转。
66.为了简化图式，除非另有指示，否则附图的截面图仅展示截面平面内的特征，且未展示在截面平面后面的材料。
67.当一结构在上文被称为“在另一结构上”、“邻近另一结构”或“抵靠另一结构”时，其可直接在另一结构上或还可存在中介结构。相比之下，当一结构被称为“直接在另一结构上”、“直接邻近另一结构”或“直接抵靠另一结构”时，不存在中介结构。术语“在
…
正下方”、“在
…
正上方”等不指示直接物理接触(除非另有明确地陈述)，而是指示直立对准。
68.结构(例如，层、材料等)可被称为「垂直延伸”以指示所述结构大体上自一下伏基座(例如，衬底)向上延伸。垂直延伸结构可相对于基座的上表面实质上正交地延伸，或并非如此。
69.一些实施例包含一种集成组合件，所述集成组合件具有由基座支撑且沿着第一方向延伸的导电线。一些所述导电线是数字线且所述导电线中的至少一者是屏蔽连接线。半导体柱在所述数字线上方。所述半导体柱中的每一者包含在上源极/漏极区与下源极/漏极区之间的沟道区。所述下源极/漏极区与所述数字线耦合。存储元件与所述上源极/漏极区耦合。字线沿着与所述第一方向交叉的第二方向延伸。所述字线包含邻近所述沟道区的栅极区。屏蔽线沿着所述第二方向延伸。所述屏蔽线中的每一者与所述屏蔽连接线中的相关联者耦合。所述半导体柱中的每一者具有接近所述字线中的相关联者的第一侧，且具有接近所述屏蔽线中的相关联者的第二侧。
70.一些实施例包含一种集成组合件，所述集成组合件具有由基座支撑且沿着第一方向延伸的数字线。至少一个屏蔽连接线由所述基座支撑且沿着所述第一方向延伸。晶体管有源区在所述数字线上方。所述有源区中的每一者包含在上源极/漏极区与下源极/漏极区之间的沟道区。所述下源极/漏极区与所述数字线耦合。电容器与所述上源极/漏极区耦合。字线沿着与所述第一方向交叉的第二方向延伸。所述字线包含邻近所述沟道区的栅极区。屏蔽线沿着所述第二方向延伸。所述屏蔽线在所述数字线上方且与所述至少一个屏蔽连接线中的一或多者耦合。
71.一些实施例包含一种集成组合件，所述集成组合件具有由基座支撑且沿着第一方向延伸的导电线。一些所述导电线是数字线且所述导电线中的一者是屏蔽连接线。所述导电线全部包括彼此相同的材料且全部包括彼此相同的高度。垂直延伸柱在所述数字线上方。所述垂直延伸柱中的每一者包括在上源极/漏极区与下源极/漏极区之间的沟道区。所述下源极/漏极区与所述数字线耦合。存储元件与所述上源极/漏极区耦合。字线沿着与所述第一方向交叉的第二方向延伸。所述字线包含邻近所述沟道区的栅极区。屏蔽线沿着所述第二方向延伸。所述屏蔽线中的每一者与所述屏蔽连接线耦合。
72.根据法规，已依或多或少关于结构及方法特征特定的语言描述本文中所公开的标的物。然而，应理解，权利要求书不限于所展示及描述的特定特征，因为本文中所公开的构件包括实例实施例。因此，权利要求书应按字面意思被赋予全范围，且应根据等效原则加以适当解释。