三维存储器件及其制造方法、存储系统与流程

1.本技术涉及存储器技术领域，更具体的，涉及一种三维存储器件及其制造方法、存储系统。


背景技术：

2.存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维存储器件(即，3d存储器件)。3d存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
3.在nand结构的3d存储器件中，采用叠层结构提供选择晶体管和存储单元的导体层，存储单元经由栅线缝隙结构连接至源极。由于叠层结构的层数越来越多，所以叠层结构的厚度越来越厚，进而叠层结构具有较大的高宽比。对大高宽比的叠层结构进行栅极替换时具有诸多工艺难点。


技术实现要素：

4.本技术的实施例提供了一种三维存储器件，该三维存储器件包括：叠层结构，具有堆叠方向及与所述堆叠方向垂直的第一延伸方向；隔离柱，沿所述堆叠方向在所述叠层结构中延伸；以及第一栅线缝隙结构，沿所述堆叠方向贯穿所述叠层结构并沿所述第一延伸方向延伸，包括沿所述第一延伸方向间隔设置的多个子栅线缝隙结构，其中，所述子栅线缝隙结构的一部分延伸至所述隔离柱中。
5.在一些实施方式中，所述三维存储器件包括沿所述第一延伸方向间隔地设置的至少两个所述隔离柱；所述子栅线缝隙结构在所述第一延伸方向的两端分别延伸至所述隔离柱中。
6.在一些实施方式中，所述叠层结构包括交替堆叠的栅极层和绝缘层，所述隔离柱的材料为绝缘材料，以及所述三维存储器件还包括残留栅极，所述残留栅极设置于所述隔离柱与所述子栅线缝隙结构之间，所述栅极层与所述残留栅极被所述隔离柱与所述子栅线缝隙结构电性隔离。
7.在一些实施方式中，所述叠层结构具有沿所述堆叠方向的第一侧和第二侧；所述隔离柱贯穿所述叠层结构自所述第一侧起的至少一部分；所述第一栅线缝隙结构在所述第一侧的端面面积小于其在所述第二侧的端面面积。
8.在一些实施方式中，所述隔离柱贯穿所述叠层结构。
9.在一些实施方式中，沿垂直于所述堆叠方向和所述第一延伸方向的第二延伸方向，所述隔离柱的尺寸大于所述子栅线缝隙结构的所述一部分的尺寸，且沿所述第二延伸方向，所述子栅线缝隙结构的所述一部分的最大尺寸大于或等于150nm。
10.在一些实施方式中，三维存储器件还包括至少两个第二栅线缝隙结构，所述第二栅线缝隙结构贯穿所述叠层结构并沿所述第一延伸方向延伸，其中，所述第一栅线缝隙结
构位于两个所述第二栅线缝隙结构之间。
11.在一些实施方式中，相邻两个所述子栅线缝隙结构之间设置两个所述隔离柱。
12.第二方面，本技术的实施例提供了一种三维存储器件的制造方法。该制造方法包括：沿堆叠方向堆叠形成预制叠层结构，其中，所述预制叠层包括垂直于所述堆叠方向的第一延伸方向；形成沿所述堆叠方向在所述预制叠层结构中延伸的隔离柱；以及形成第一栅线缝隙结构，其中，所述第一栅线缝隙结构包括沿所述第一延伸方向间隔设置的多个子栅线缝隙结构，其中，所述子栅线缝隙结构的一部分延伸至所述隔离柱中。
13.在一些实施方式中，形成所述第一栅线缝隙结构的步骤包括：形成贯穿所述预制叠层结构的第一栅线缝隙，其中，所述第一栅线缝隙包括沿所述第一延伸方向间隔设置的多个子栅线缝隙，其中，所述子栅线缝隙包括移除部分所述隔离柱而形成的隔离柱凹槽；以及在所述第一栅线缝隙中形成所述第一栅线缝隙结构。
14.在一些实施方式中，形成所述预制叠层结构的步骤包括：交替堆叠牺牲层和绝缘层；形成所述隔离柱的步骤包括：利用绝缘材料形成所述给隔离柱；在形成所述隔离柱凹槽的步骤之后还包括：将所述牺牲层置换为栅极层以将所述预制叠层结构形成为叠层结构，并去除所述第一栅线缝隙中的栅极材料，其中，在所述隔离柱凹槽内形成残留栅极；在形成所述第一栅线缝隙结构的步骤中，所述残留栅极与所述叠层结构被所述隔离柱和所述第一栅线缝隙结构电性隔绝。
15.在一些实施方式中，形成所述预制叠层结构的步骤包括：形成第一预制叠层结构；以及沿所述堆叠方向，在所述第一预制叠层结构的一侧形成第二预制叠层结构；其中，在形成所述第二预制叠层结构之前，形成多个所述隔离柱，且所述隔离柱贯穿所述第一预制叠层结构；其中，在形成所述第二预制叠层结构之后，形成所述第一栅线缝隙结构，第一栅线缝隙结构在所述第一预制叠层结构的端面面积小于其在所述第二预制叠层结构的端面面积。
16.在一些实施方式中，所述隔离柱贯穿所述预制叠层结构。
17.在一些实施方式中，沿垂直于所述堆叠方向和所述第一延伸方向的第二延伸方向，所述隔离柱的尺寸大于所述子栅线缝隙结构的所述一部分的尺寸，且沿所述第二延伸方向，所述子栅线缝隙结构的所述一部分的最大尺寸大于或等于150nm。
18.在一些实施方式中，制造方法还包括形成第二栅线缝隙结构，其中，所述第二栅线缝隙结构沿所述第一延伸方向延伸，以及所述第一栅线缝隙结构位于两个所述第二栅线缝隙结构之间。
19.在一些实施方式中，该方法包括：形成沿所述第一延伸方向间隔地设置的至少两个所述隔离柱；形成所述多个子栅线缝隙结构的步骤包括：间隔两个所述隔离柱而形成相邻的两个所述子栅线缝隙结构。
20.本技术的第三方面还提供一种存储系统，该存储系统包括前述的三维存储器件；以及控制器，与所述三维存储器件电连接，用于控制所述存储器。
21.根据本技术的实施例提供的三维存储器件及其制造方法，通过将部分栅线缝隙结构设置成不连续的多段，降低了栅线缝隙结构的深槽底部发生扭曲的概率，保证整个层叠结构在制造过程中的稳定性以及在所形成的三维存储器件中的稳定性。
22.本技术的一些实施方式中，不连续的栅线缝隙结构接头处的关键尺寸较小。特别
地，通过在不连续的栅线缝隙结构的接头处设置了隔离孔，并在隔离孔内填充隔离材料，改善了栅线缝隙结构的接头处的底部变尖所导致层间漏电的问题，从而提高了三维存储器件的良率和可靠性。
附图说明
23.通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本技术的其它特征、目的和优点将会变得更明显：
24.图1是根据相关技术的一种三维存储器件的示意性结构图；
25.图2是图1中a-a处的截面示意图；
26.图3是图1中b-b处的截面示意图；
27.图4是根据本技术实施方式的三维存储器件的制造方法的示意性流程框图；
28.图5至图12是根据本技术实施方式的三维存储器件的制造方法的工艺图；
29.图13是根据本技术示例性实施方式的制造方法的形成第一栅线缝隙后的半导体结构示意图；
30.图14是根据图13形成第一栅线缝隙结构后的半导体结构示意图；
31.图15是根据本技术示例性实施方式的三维存储器件的结构图；
32.图16是根据本技术示例性实施方式的三维存储器件的结构图；以及
33.图17是根据本技术示例性实施方式的存储系统的结构图。
具体实施方式
34.为了更好地理解本技术，将参考附图对本技术的各个方面做出更详细的说明。应理解，这些详细说明只是对本技术的示例性实施方式的描述，而非以任何方式限制本技术的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
35.应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区分开来，而不表示对特征的任何限制。因此，在不背离本技术的教导的情况下，下文中讨论的第一栅线缝隙结构也可被称作第二栅线缝隙结构。反之亦然。
36.在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。例如，隔离柱的尺寸与栅线缝隙结构的宽度等并非是按实际生产的比例。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。
37.还应理解的是，用语“包括”、“包括有”、“具有”、“包含”和/或“包含有”，当在本说明书中使用时表示存在所陈述的特征、元件和/或部件，但不排除存在或附加有一个或多个其它特征、元件、部件和/或它们的组合。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，修饰整个所列特征，而不是修饰列表中的单独元件。此外，当描述本技术的实施方式时，使用“可”表示“本技术的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
38.除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与
本技术所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本技术中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
39.需要说明的是，在不冲突的情况下，本技术中的实施例及实施例中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本技术所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施例来详细说明本技术。
40.一种实施例中，在三维nand存储器的制造过程中，会先提供衬底并在衬底上形成叠层结构，接着会在叠层结构中先形成沟道孔(channel hole，ch)，并在形成沟道孔之后形成栅线缝隙结构(gate line slit，gls)，以通过栅线缝隙结构去除叠层结构中的牺牲层而形成字线(word-line，wl)开口，然后在字线开口中填充栅极金属而形成栅极层。生产厂商会追求将三维存储器件的尺寸设计制造的更小，而存储能力能够保持甚至提高。
41.图1至图3是三维存储器件的结构性示意图。如图1所示，第一栅线缝隙结构3包括多个子栅线缝隙结构4。子栅线缝隙结构4的接头处的顶部特征尺寸较小，在防止叠层结构2顶部处的公共源级线5压迫间隙绝缘层6而与沟道结构7接近甚至接触的问题的情况下，可以使两侧的沟道结构7布置的较密集。
42.但是在一些情况下，如图2和图3所示，栅线缝隙结构3在叠层结构2底部处的轮廓(profile)会变尖，使得栅线缝隙结构3的变尖部分在金属栅线置换的过程中会产生金属聚集形成残留栅极10，导致相邻的两个栅极层8越过绝缘层9短路乃至三维存储器件失效。
43.图4示出了根据本技术的实施方式的一种三维存储器件的制造方法的流程示意图。如图4所示，三维存储器件的制造方法1000至少可以包括以下步骤s100、步骤s200及步骤s300。
44.步骤s100：沿堆叠方向堆叠形成预制叠层结构。预制叠层结构具有在堆叠方向相对的第一侧和第二侧，且预制堆叠结构可沿第一延伸方向和第二延伸方向延展。第一延伸方向和第二延伸方向可以相互垂直。第一延伸方向和第二延伸方向可以相对堆叠方向交错，例如可垂直。
45.步骤s200：形成隔离柱。示例性地，可形成多个隔离柱。具体地，多个隔离柱沿第一延伸方向间隔设置。隔离柱沿堆叠方向在预制叠层结构中延伸。示例性地，隔离柱自第一侧向第二侧延伸，甚至自第一侧向第二侧贯穿预制叠层结构。
46.步骤s300：形成贯穿预制叠层结构的第一栅线缝隙结构。示例性地，第一栅线缝隙结构自第二侧向第一侧延伸贯穿预制叠层结构，即沿堆叠方向贯穿预制叠层结构。第一栅线缝隙结构可包括沿第一延伸方向间隔设置的多个子栅线缝隙结构。子栅线缝隙结构位于对应的一对隔离柱之间，且两端可分别有一部分延伸至隔离柱中。可基于待形成的子栅线缝隙结构的位置预设隔离柱的位置。
47.示例性地，该制造方法1000还可包括：形成多个沟道结构并且沟道结构贯穿第一预制叠层结构的步骤s400。示例性地，可在步骤s200之前执行步骤s400。
48.根据本技术的一些实施方式，在形成多个沟道结构之前，上述制造方法1000还包括形成台阶结构的步骤，以及包括进行栅极置换的步骤s500。可在步骤s200之后以及步骤s300之前执行步骤s500。在该实施方式中在形成沟道结构之后进行栅极置换。
49.以下将基于本技术的具体实施方式对各个步骤进行进一步的描述。
50.实施方式一
51.根据实施方式一执行上述制造方法1000的具体过程如下。
52.s100
53.可在衬底10上形成第一预制叠层结构20。如图5所示，第一预制叠层结构20设置于衬底10上并包括交替层叠设置的牺牲层21和绝缘层22。在该实施方式中，可设置的层数根据设计需求例如为32层、64层、96层、128层或更多层。此外，还可以根据设计需求而层叠其它数目的牺牲层21和绝缘层22。在本实施方式中，可以形成32层的第一预制叠层结构20，而在另一些实施方式中可先在衬底10上形成8层、16层或任意不大于32层的第一预制叠层结构20，然后再在第一预制叠层结构20上形成后续的预制叠层结构。
54.在该实施方式中，衬底10可为半导体衬底。举例而言，衬底10可以为单晶硅(si)衬底、单晶锗(ge)衬底、绝缘体上硅(silicon on insulator，soi)衬底或绝缘体上锗(germanium on insulator，goi)衬底等。衬底10还可以为p型掺杂衬底或n型掺杂衬底。在其他一些实施方式中，衬底10的材料还可以为包括其他元素的半导体或化合物。举例而言，衬底10可以为砷化镓(gallium arsenide，gaas)衬底、磷化铟(indium phosphide，inp)衬底或碳化硅(sic)衬底等。应该理解，可以根据实际需求选择合适的材料作为衬底10，本技术对此不做具体限制。
55.可通过沉积形成交替的牺牲层21和绝缘层22来形成第一预制叠层结构20。牺牲层21和绝缘层22的沉积方法可以为化学气相沉积(cvd)、物理气象沉积(pvd)、等离子体增强化学气象沉积(pecvd)、溅镀(sputtering)、有机金属化学气象沉积(mocvd)及原子层沉积(ald)等。可根据实际需要选取沉积方式来形成第一预制叠层结构20。示例性地，在预制叠层结构20中，多个牺牲层21的厚度可相同也可不相同，多个绝缘层22的厚度可相同也可不相同，具体的厚度可根据具体工艺需要而进行设置。
56.牺牲层21和绝缘层22具有不同的刻蚀选择性，例如绝缘层22的材料可以为氧化硅、氧化铝、氧化铪或氧化钽等绝缘介质材料，而牺牲层21的材料可以为氮化硅。此外，第一预制叠层结构20可以是前置的预制叠层结构，后续还会对其进行栅极置换工序。
57.图5中，z方向即堆叠方向，x方向即第一延伸方向。第一预制叠层结构20包括存储区和台阶区(未示出)。示例性地，本实施方式包括在台阶区基于第一预制叠层结构20形成台阶结构(未示出)。
58.s200
59.在步骤s200中形成贯穿第一预制叠层结构20的多个隔离柱30(图6)。以图6中的下侧为第一侧，上侧为第二侧，则隔离柱30可沿堆叠方向或从第二侧向第一侧延伸穿透第一预制叠层结构20。具体地，可先在第一预制叠层结构20中形成贯穿第一预制叠层结构20的隔离孔(未示出)，然后在隔离孔中填充绝缘材料来形成隔离柱30。
60.根据本实施方式，可在第一预制叠层结构20背离衬底10的表面形成图案化的第一掩膜层(未示出)。图案化的第一掩膜层中包括对应于隔离孔的第一开口(未示出)。在一些实施方式中，第一掩模层还包括用于刻蚀虚拟沟道孔(未示出)的第二开口。后续进行刻蚀工艺刻蚀出的隔离孔以及第一开口的位置经过整体版图的设计而定。虚拟沟道孔中可形成虚拟沟道结构，其位置根据需要而排布。虚拟沟道结构用于在栅极替换工序支撑绝缘层22，
以保证第一预制叠层结构20在栅极替换时不发生坍塌等情况。作为示例，可以使第一开口的位置与待形成的第一栅线缝隙结构40(图11)的位置对应。
61.具体地，在第一开口暴露出第一预制叠层结构20后，通过适当的刻蚀工艺，例如干法刻蚀或者湿法刻蚀，移除第一预制叠层结构20被第一开口暴露的部分而形成隔离孔。示例性地，隔离孔的一部分位于衬底10中，但是并未穿透衬底10。在隔离孔形成后可将第一掩膜层移除。在该步骤中可同时形成多个隔离孔，即，第一掩膜层可以形成多个第一开口，多个第一开口的位置分别对应于后续形成的多个隔离孔的位置。
62.在一个实施方式中，隔离孔在堆叠方向的横截面形态可以是圆形或方形。
63.形成隔离孔后，在隔离孔内填充绝缘材料形成隔离柱30。所填充的绝缘材料可包括氧化介质层，例如氧化硅等。
64.在示例性实施方式中，如图7和图8所示，其中，图8是图7中c-c处的截面图，xy面可为第一预制堆叠结构20的延展面。图7所示的x方向为第一延伸方向，图8中的y方向为第二延伸方向。进一步地，第一预制堆叠结构20的延展面可以不是平面，可能是连续的带有波折的面。隔离柱30在第二延伸方向上的尺寸d设置为大于或等于待形成的第一栅线缝隙400的宽度，也即大于或等于待形成的第一栅线缝隙结构40(图12)的宽度，这样设置可保证子栅线缝隙结构41(图12)的底部变尖的部分能够延伸至隔离柱30中。
65.s300
66.在该步骤中，在第一预制叠层结构20中形成贯穿其中的第一栅线缝隙结构40。示例性地，形成第一栅线缝隙结构40的步骤中，先形成沿z方向贯穿第一预制叠层结构20的第一栅线缝隙400，之后可在第一栅线缝隙400中形成第一栅线缝隙结构40。
67.虽然设置隔离柱30是为了防止残漏栅极24与第一预制叠层结构20接触，但并不排除在个别产品中恰好去除了残留栅极24。无论残留栅极24如何，本实施方式中，第一栅线缝隙400的一部分延伸至隔离柱30中，并继而还需保证第一栅线缝隙结构40的一部分延伸至隔离柱30中。
68.隔离孔和第一栅线缝隙400的形成步骤中，都可以利用掩模来刻蚀第一预制叠层结构20。形成隔离孔的掩模的图案以及形成第一栅线缝隙400的掩模的图案都根据设置位置而定，继而需要保证两个掩模的套刻精度。参考图8，第一子栅线缝隙401和第二子栅线缝隙402间隔设置，二者之间可设置两个隔离柱30。这两个隔离柱30之间可具有间隔，以保证第一预制叠层结构20在y方向上连接为一个整体。
69.示例性地，在第一栅线缝隙400中依次形成间隙绝缘层43和公共源级线42。在另一些实施方式中，可通过在第一栅线缝隙400填充氧化物得到第一栅线缝隙结构400。第一栅线缝隙结构40可以根据需要而被设计成各种复合结构，并可与衬底10连接。
70.先参看图11和12，如图11和图12所示(其中图12是图11中d-d处的截面示意图)，第一栅线缝隙结构40包括沿x方向间隔排列的多个子栅线缝隙结构41，其中，各个子栅线缝隙结构41沿z方向贯穿第一叠层结构20a并沿x方向延伸至隔离柱30中。位于第一隔离柱凹槽4011内的残留栅极24被对应的隔离柱30和子栅线缝隙结构41包覆，位于第二隔离柱凹槽4021内的另一些残留栅极24被另一对隔离柱30和子栅线缝隙结构41包覆而与第一叠层结构20a的栅极层23电性隔绝。
71.s400
72.在该步骤中形成贯穿第一预制叠层结构20的多个沟道结构50(图8)，例如可先形成贯穿第一预制叠层结构20的沟道孔，然后在沟道孔中形成沟道结构50。沟道结构50可例如延伸至衬底10中。该步骤s400可在步骤s200之前执行。
73.沟道结构50可包括在沟道孔的侧壁依次形成的阻挡层、存储层、隧穿层、沟道层以及绝缘填充层(未示出)。可以理解的是，绝缘填充层可作为沟道结构50的芯部，而沟道层、隧穿层、存储层和阻挡层依次形成围绕芯部的圈层结构。
74.示例性地，还可在第一预制叠层结构20中形成多个虚拟沟道结构(未示出)。虚拟沟道结构可与沟道结构50具有相同的层结构，也可由绝缘材料填充而成，用于对第一预制叠层结构20进行支撑以增加其强度。示例性地，虚拟沟道结构可位于第一预制叠层结构20的台阶区(未示出)。
75.s500
76.在该步骤s500中进行栅极置换。具体地，可先形成第一栅线缝隙400以及第二栅线缝隙(未示出)，然后可通过第一栅线缝隙400以及第二栅线缝隙去除牺牲层21而形成在任意相邻的两个绝缘层22之间牺牲间隔，之后通过第一栅线缝隙400以及第二栅线缝隙在牺牲间隔中形成栅极层23。栅极层23位于相邻的两个绝缘层22之间，预制叠层结构经过栅极置换之后可形成为叠层结构，叠层结构包括交替堆叠的绝缘层22和栅极层23。
77.该步骤s500可在形成第一栅线缝隙400之后并在形成第一栅线缝隙结构40之前执行。在将牺牲层21去除后沉积栅极层23的材料时，第一栅线缝隙400中也沉积了许多材料，之后需要将第一栅线缝隙400中的材料去除。然而参考图7和图8，在利用例如刻蚀方式形成第一栅线缝隙400时，沿z方向越靠下的位置处断面的面积越小，第一隔离柱凹槽4011和第二隔离柱凹槽4021的槽口越狭窄。在利用例如湿法去除材料时，狭窄之处的材料可能清除不干净而残留有导电材料，即如图9和图10所示的残留栅极24。
78.如图9所示，残留栅极24完全位于第一隔离柱凹槽4011或第二隔离柱凹槽4021内，没有在x方向突出于槽口。继而待形成的第一栅线缝隙结构40可以有一部分延伸至隔离柱30中。
79.示例性地，参考图9和图10，隔离柱30在z方向的任意横截面内，第一隔离柱凹槽4011或第二隔离柱凹槽4021在y方向的开口尺寸也即最大尺寸a大于或等于150nm。示例性地，a可大于200nm，进一步地，大于230nm。具体地，保证在最低位置的横截面处，第一隔离柱凹槽4011或第二隔离柱凹槽4021在y方向的最大尺寸a满足条件，以保证第一隔离柱凹槽4011或第二隔离柱凹槽4021中的导电材料也可被去除至少一部分。
80.在步骤s300中可选择例如氧化物等间隙电介质材料填充第一栅线缝隙400和第二栅线缝隙(未示出)形成间隙绝缘层43。具体地，可选择与绝缘层22相同的材料进行填充。作为示例，在将间隙绝缘层43填充到第一栅线缝隙400和第二栅线缝隙(未示出)的同时，可将隔离柱凹槽4011内的残留栅极24包覆，即将其与栅线层23隔离。
81.如图8所示，第一栅线缝隙400沿第一延伸方向延伸，包括在第一延伸方向上间隔设置的多个子栅线缝隙401/402。每个子栅线缝隙结构401/402设置在一对隔离柱30之间，且第一预制叠层结构20在两对隔离柱30之间的部分被保留。
82.图8中，左侧的隔离柱30属于左侧的一对隔离柱(未全部示出)，右侧的隔离柱属于右侧的一对隔离柱(未全部示出)。第一子栅线缝隙401的接头处延伸至于右侧的隔离柱30
中，具体地，在形成栅线缝隙400的过程中移除了右侧的隔离柱30的一部分而形成了第一隔离柱凹槽4011。类似地，第二子栅线缝隙402包括第二隔离柱凹槽4021。
83.本实施方式中，在刻蚀第一预制叠层结构20形成贯穿第一预制叠层结构20的第一栅线缝隙400之前，可先在第一预制叠层结构20背离衬底10的表面形成图案化的第二掩膜层(未示出)，图案化的第二掩膜层包括对应于第一栅线缝隙400的第二开口，第二开口在第一预制叠层结构20的垂直投影与第一栅线缝隙400的位置重叠。
84.示例性地，第二掩模层还包括第三开口，第三开口的形状和位置与待形成的第二栅线缝隙(未示出)大致相同。第二栅线缝隙沿第一延伸方向延伸，且第一栅线缝隙在第二延伸方向上位于两个第二栅线缝隙之间。
85.具体地，通过对第二开口进行适当的刻蚀工艺，例如干法刻蚀或者湿法刻蚀，移除第一预制叠层结构20被第二开口暴露的部分而形成第一栅线缝隙400，刻蚀形成的第一栅线缝隙结构40暴露出衬底10。示例性地，第二栅线缝隙和第一栅线缝隙400将三维存储器件的存储区划分为多个块存储区和指存储区，第一栅线缝隙结构400形成后，可以将第二掩膜层移除。
86.接着，可通过第一栅线缝隙400以及第二栅线缝隙移除牺牲层21以在相邻的绝缘层22之间形成牺牲间隔。示例性地，牺牲层21和绝缘层22分别包括氮化硅和氧化硅，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，而在各向同性干法蚀刻的蚀刻剂包括cf4、chf3、c4f8、c4f6和ch2f2中的一种或多种。在蚀刻步骤中，蚀刻剂充满第一栅线缝隙400和第二栅线缝隙。牺牲层21暴露于第一栅线缝隙400和第二栅线缝隙并接触到蚀刻剂。由于蚀刻剂的选择性，该蚀刻工艺相对于绝缘层22而去除牺牲层21以形成牺牲间隔。
87.然后，可通过第一栅线缝隙400以及第二栅线缝隙而在牺牲间隔中填充导电材料以形成栅极层23。可采用例如cvd、pvd、ald或其任何组合等沉积工艺在牺牲间隔中形成栅极层23。栅极层23的材料可以为金属钨、钴、铜、铝、镍等，也可以是多晶硅、掺杂硅或其任何组合，可根据实际情况进行选择。
88.参考图11和图12，其中，图12是图11中d-d处的截面示意图。在形成栅极层23的过程中，第一栅线缝隙400的侧壁也会挂上一些导电材料。在形成栅极层23之后，需要去除第一栅线缝隙400侧壁上的导电材料。由于子栅线缝隙401/402在较深位置处的接头处过于狭窄，使得隔离柱凹槽4011/4021中的一些导电材料难以去除干净，形成了残留栅极24。而在子栅线缝隙401/402的较浅位置处，可以没有残留的导电材料，即残留栅极24可自下侧向上侧延伸一段距离。不过在z方向的任意横截面处，子栅线缝隙结构41都有一部分延伸至隔离柱30中。
89.在一些实施方式中，如图13所示，第一子栅线缝隙401/第二子栅线缝隙402上端沿x方向延伸进隔离柱30更深，下端延伸进隔离柱30较浅。示例性地，需保证第一隔离柱凹槽4011/第二隔离柱凹槽4021下端在y方向的最大尺寸不小于150nm。换言之，由于刻蚀加工的特性，以xy面为投影面，第一子栅线缝隙401/第二子栅线缝隙402上端开口的面积要比底端的面积s1大，也即第一栅线缝隙400上端开口的面积比其底端的面积大。
90.基于图13所示的半导体结构，在将第一预制叠层结构20形成为叠层结构20a之后，在第一栅线缝隙400中形成了第一栅线缝隙结构40。如图14所示，第一栅线缝隙结构40上端整体在y方向的尺寸都较大，栅极材料去除的较干净。进一步地，子栅线缝隙结构远离衬底
10一端的面积s2与原第一子栅线缝隙401/第二子栅线缝隙402的顶端开口大致相当，这主要是形成第一栅线缝隙结构40后可能利用化学机械抛光工艺对其顶端进行修整。每个子栅线缝隙结构靠近衬底一端的面积可略小于原第一子栅线缝隙401/第二子栅线缝隙402底端的面积s1，这是由于被可能存在的残留栅极挤占。总而言之，在由图13所示的半导体结构形成图14所示的半导体结构后，图14中第一栅线缝隙结构40在第一侧的端面面积小于其在第二侧的端面面积，其中，第一侧指图13所示的下侧，第二侧指图13所示的上侧。
91.本实施方式通过提前设置隔离柱30，保证子栅线缝隙结构41的接头处与第一预制叠层结构20的栅极层23之间被隔离柱30完全阻隔。继而使得子栅线缝隙结构41处可能存留的残留栅极24不能接触到栅极层23，避免了层叠的栅极层23之间通过残留栅极24漏电。
92.实施方式二
93.在根据该实施方式二的用于三维存储器的制造方法中，在步骤s100中首先在衬底10上形成第一预制叠层结构20，以及在第一预制叠层结构20上形成第二预制叠层结构。示例性地，在台阶区基于第一预制叠层结构20和第二预制叠层结构形成台阶结构(未示出)。
94.接着，在步骤s200中形成多个隔离柱30，并使隔离柱30贯穿第一预制叠层结构20和第二预制叠层结构。示例性地，可以在形成第二预制叠层结构之后形成隔离孔并在隔离孔中形成隔离柱30。示例性地，可在形成第一预制叠层结构20后形成沿堆叠方向贯穿其的下隔离柱，继而在形成第二预制叠层结构后形成贯穿第二预制叠层结构的上隔离柱。上隔离柱和下隔离柱在堆叠方向的横截面内位置相同，二者连接形成隔离柱30。
95.示例性地，该制造方法还可包括形成多个沟道结构的步骤，其中，所形成的沟道结构贯穿第一预制叠层结构20和第二预制叠层结构。在一些实施方式中，可在形成第一预制叠层结构20后，形成沿堆叠方向贯穿第一预制叠层结构20的下沟道孔并可在下沟道孔中填充牺牲材料；然后在形成第二预制叠层结构后，形成沿堆叠方向贯穿第二预制叠层结构的上沟道孔；通过上沟道孔去除下沟道孔中的牺牲材料使上沟道孔和下沟道孔连通，进而在其中形成沟道结构。
96.在步骤s300中通过第一栅线缝隙(未示出)对第一预制叠层结构和第二预制叠层结构进行栅极置换以得到第一叠层结构20a和第二叠层结构60a，并在第一栅线缝隙中形成贯穿第一叠层结构20a和第二叠层结构60a的第一栅线缝隙结构40。第一栅线缝隙结构40包括沿x方向间隔设置的多个子栅线缝隙结构41。子栅线缝隙结构41位于一对隔离柱30之间且延伸至隔离柱30中。示例性地，在该步骤s300中，还可在第二栅线缝隙中形成贯穿第一叠层结构20a和第二叠层结构60a的第二栅线缝隙结构(未示出)。第二栅线缝隙结构沿第一延伸方向延伸，且在y方向上，第一栅线缝隙结构40位于两个第二栅线缝隙结构之间。
97.图15示出了根据该实施方式二的上述方法形成的三维存储器件。如图所示，该三维存储器件可包括：衬底10、第一叠层结构20a、第二叠层结构60a、隔离柱30和第一栅线缝隙结构40。衬底10为半导体衬底。可以根据实际需求选择合适的材料来形成衬底10，此处不再赘述。
98.第一叠层结构20a包括交替层叠设置的第一栅极层23和第一绝缘层22。第二叠层结构60a位于第一叠层结构20a上，并且第二叠层结构60a包括交替层叠设置的第二栅极层63和第二绝缘层62。第一叠层结构20a和第二叠层结构60a可作为整体被视为一个复合的叠层结构，该复合的叠层结构包括交替层叠设置的栅极层23/63和绝缘层22/62。
99.第一栅线缝隙结构40沿图示的左右方向延伸并在延伸方向上包括间隔设置的多个子栅线缝隙结构41，第一栅线缝隙结构40贯穿复合的叠层结构并可延伸至衬底10。在每个子栅线缝隙结构41的左右方向上的两端处设置有隔离柱30，其中，隔离柱30贯穿复合的叠层结构。子栅线缝隙结构41的一部分延伸至隔离柱30中，隔离柱30和子栅线缝隙结构41包裹住隔离柱30中的残留栅极24。
100.在示例性实施方式中，隔离柱30的材料为绝缘材料，例如为氧化硅。在示例性实施方式中，隔离柱30的横截面即平行于衬底10的截面是圆形或方形。在示例性实施方式中，在第一栅线缝隙结构40的延伸方向上，栅极层与第一栅线缝隙结构40被隔离柱30隔离。
101.实施方式三
102.在根据该实施方式三的用于三维存储器件的制造方法中，在步骤s100中首先在衬底10上形成第一预制叠层结构20。接着，在步骤s200中形成多个沿堆叠方向贯穿第一预制叠层结构20的隔离柱30。示例性地，该实施方式提供的制造方法还包括在第一预制叠层结构20上形成第二预制叠层结构，以及在台阶区基于第一预制叠层结构20和第二预制叠层结构形成台阶结构(未示出)的步骤。在形成台阶结构之后，还可形成多个贯穿台阶结构的虚拟沟道结构。
103.示例性地，该制造方法可包括形成沟道结构的步骤。该步骤可参考实施方式二中形成沟道结构的步骤。
104.接着，在步骤s300中通过第一栅线缝隙(未示出)和第二栅线缝隙(未示出)进行栅极置换以形成第一叠层结构20a和第二叠层结构60a，以及在第一栅线缝隙和第二栅线缝隙中分别形成贯穿第一叠层结构20a与第二叠层结构60a的第一栅线缝隙结构40和第二栅线缝隙结构(未示出)。第一栅线缝隙结构40包括沿平行于衬底10的第一延伸方向间隔设置的多个子栅线缝隙结构41。子栅线缝隙结构41位于对应的一对隔离柱30之间且延伸至隔离柱30。
105.图16示出了根据该实施方式三的上述方法形成的三维存储器件。该三维存储器件可包括：衬底10、第一叠层结构20a、第二叠层结构60a、隔离柱30及第一栅线缝隙结构40。
106.衬底10可为半导体衬底。可以根据实际需求选择合适的材料来形成衬底10，不再赘述。
107.第一叠层结构20a包括交替层叠设置的第一栅极层23和第一绝缘层22。第二叠层结构60a位于第一叠层结构20a上，并且第二叠层结构60a也包括交替层叠设置的第二栅极层63和第二绝缘层62。第一叠层结构20a和第二叠层结构60a可作为整体被视为一个复合的堆叠结构，该复合的堆叠结构包括交替层叠设置的栅极层23/63和绝缘层22/62。
108.第一栅线缝隙结构40沿左右方向延伸并在延伸方向上包括间隔设置的多个子栅线缝隙结构41，第一栅线缝隙结构40贯穿复合的叠层结构并可延伸至衬底10。在每个子栅线缝隙结构41的左右方向上的两端处设置有隔离柱30，其中，隔离柱30至少贯穿位于更靠近衬底10的第一叠层结构20a。
109.沿堆叠方向，子栅线缝隙结构41的上端面即位于第二叠层结构60a一侧的端面的面积大于其下端面即位于第一叠层结构20a一侧的端面的面积。子栅线缝隙结构41的上端大、下端小的形态源于子栅线缝隙的刻蚀形态，而子栅线缝隙的形态导致其在第二叠层结构60a处的沿x方向的端部并不容易残留导电材料。因此，在第一叠层结构20a处设置隔离柱
30，可以保护第一叠层结构20a中的第一栅极层23，使第一栅极层23与残留栅极24电性隔绝。这样设置的隔离柱30较短，其制造工艺更简单。
110.如图16所示，其中的虚线标识出隔离柱30在x方向的边界，隔离柱30与子栅线缝隙结构41有所交错。子栅线缝隙结构41的一部分延伸至隔离柱30中，使得隔离柱30和子栅线缝隙结构41包裹住位于隔离柱30中的残留栅极24，有助于将残留栅极24与第一栅极层23隔开。
111.三维存储器还可包括第二栅线缝隙结构(未示出)。第二栅线缝隙结构贯穿第一叠层结构20a并沿平行于衬底10的第一延伸方向延伸。在示例性实施方式中，第一栅线缝隙结构40位于两个第二栅线缝隙结构之间。
112.沟道结构50贯穿复合的叠层结构。两个第二栅线缝隙结构之间设置多个沟道结构50，第一栅线缝隙结构40又可将这些沟道结构50分隔。
113.本技术的实施例提供的三维存储器件的制造方法，在各子栅线缝隙结构的两端增加隔离柱，隔离柱可以只设置在子栅线缝隙结构的底部变尖的位置，即只贯穿复合的叠层结构的一部分。如此设置避免了后续在字线开口中填充栅极金属的工艺所导致的漏电流的问题，提高三维存储器件的电学性能和三维存储器件的良率，而且隔离柱的制造工艺更简单。
114.如图17所示，本公开还提供一种存储系统8，包括至少一个三维存储器件81、控制器82和连接器83。连接器83用于将该存储系统8与外部设备耦合。
115.示例性地，本公开提供的一种三维存储器件81，包括前述的叠层结构，还包括外围电路。示例性地，叠层结构和外围电路可以并列设置且电连接；叠层结构和外围电路还可以堆叠设置且利用键合方式电连接。外围电路与叠层结构电连接，以助于叠层结构实现在电路中的功能，外围电路可例如包括：页缓冲器/感测放大器、列解码器/位线(bl)驱动器、行解码器/字线(wl)驱动器、电压发生器、控制逻辑单元、寄存器、接口和数据总线。
116.示例性地，控制器82和至少一个三维存储器件81可以被集成到存储卡中。存储卡可以包括pc卡(pcmcia，个人计算机存储卡国际协会)、紧凑闪存(cf)卡、智能媒体(sm)卡、存储棒、多媒体卡(mmc、rs-mmc、mmcmicro、emmc)、sd卡(sd、minisd、microsd、sdhc)、通用闪存存储卡(ufs)等。示例性地，控制器82和至少一个三维存储器件81可以被集成到固态驱动(ssd)中。
117.本公开提供的存储器或存储系统，由于三维存储结构的形态较好，制造良率较高，能够稳定、长久地提供较好的存储能力。
118.以上描述仅为本技术的较佳实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本技术中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本技术中的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。