具有虚拟填充的精密电阻器结构的制作方法

1.本发明属于集成电路技术领域，尤其涉及一种具有虚拟填充的精密电阻器结构。


背景技术：

2.随着现代电子设备性能要求越来越高，对芯片上元器件的性能要求也越来越苛刻。在现代大规模集成电路芯片、传感器芯片中，精密电阻是一种不可或缺的器件，精密电阻主要包括薄膜电阻、多晶硅电阻等。薄膜电阻可以包括芯片片上的分压电阻、热敏电阻、光敏电阻等，薄膜电阻的精度也直接影响先进芯片的精度和性能。现有的薄膜电阻的散热会影响其参数的稳定性。


技术实现要素：

3.本说明书实施方式的目的在于提供一种具有虚拟填充层的精密电阻器结构，可以提高电阻器的散热和可靠性。
4.本技术一实施例中提供了一种具有虚拟填充的精密电阻器结构，包含：
5.半导体衬底，设置在所述半导体衬底中的第一虚拟填充层；
6.设置在所述半导体衬底表面上的第一介电层，所述第一介电层中设置有第二虚拟填充层；
7.设置在所述第一介电层表面上的第二介电层，所述第二层介电层中设置有电阻体，所述电阻体两端设置有互连结构；
8.设置在所述第二介电层表面上的第三介电层，所述第三介电层中设置有金属互连层，所述金属互连层分别与两端的所述互连结构连接；
9.其中，所述第一虚拟填充层沿垂直于所述电阻体延伸的方向呈间隔排布，所述第二虚拟填充层沿垂直于所述电阻体延伸的方向呈间隔排布，并且，所述第一虚拟填充层和所述第二虚拟填充层相互平行且交替设置。
10.在一优选例中，所述第二介电层中设置有另一金属互连层，该另一金属互连层设置在所述电阻体的下方并沿垂直于所述电阻体延伸的方向呈间隔排布，该另一金属互连层与所述第一虚拟填充层重叠设置。
11.本技术一实施例中提供了一种具有虚拟填充的精密电阻器结构，包含：
12.半导体衬底，设置在所述半导体衬底中的第一虚拟填充层；
13.设置在所述半导体衬底表面上的第一介电层，所述第一介电层中设置有第二虚拟填充层；
14.设置在所述第一介电层表面上的第二介电层，所述第二层介电层中设置有电阻体，所述电阻体两端设置有互连结构；
15.设置在所述第二介电层表面上的第三介电层，所述第三介电层中设置有金属互连层，所述金属互连层分别与两端的所述互连结构连接；
16.其中，所述第一虚拟填充层沿平行于所述电阻体延伸的方向呈间隔排布，所述第
二虚拟填充层沿平行于所述电阻体延伸的方向呈间隔排布，并且，所述第一虚拟填充层和所述第二虚拟填充层相互平行且交替设置。.
17.在一优选例中，所述第二介电层中设置有另一金属互连层，该另一金属互连层设置在所述电阻体的下方并沿平行于所述电阻体延伸的方向呈间隔排布，该另一金属层与所述第一虚拟填充层重叠设置。
18.在一优选例中，所述互连结构包括：位于所述电阻体两端的电阻头；位于所述电阻头上的通孔。
19.在一优选例中，所述金属互连层仅覆盖所述互连结构所在的区域。
20.在一优选例中，所述金属互连层覆盖所述电阻体的区域，并且，两端的所述金属互连层不连接。
21.在一优选例中，所述第一虚拟填充层为铜铝合金层。
22.在一优选例中，所述第二虚拟填充层为多晶硅层。
23.在一优选例中，所述第一虚拟填充层与所述第二虚拟填充层之间的间隔距离为0.5μm至10μm。
24.在一优选例中，所述精密电阻器为薄膜电阻器。.
25.相对于现有技术，本技术至少具有以下有益效果：
26.本技术涉及一种在特定工艺下通过在薄膜电阻体上下设置特定层次和/或特定样式的虚拟填充层，提高薄膜电阻参数的稳定性，还可以利于散热和温度漂移。
27.本说明书中记载了大量的技术特征，分布在各个技术方案中，如果要罗列出本技术所有可能的技术特征的组合(即技术方案)的话，会使得说明书过于冗长。为了避免这个问题，本说明书上述发明内容中公开的各个技术特征、在下文各个实施方式和例子中公开的各技术特征、以及附图中公开的各个技术特征，都可以自由地互相组合，从而构成各种新的技术方案(这些技术方案均应该视为在本说明书中已经记载)，除非这种技术特征的组合在技术上是不可行的。例如，在一个例子中公开了特征a b c，在另一个例子中公开了特征a b d e，而特征c和d是起到相同作用的等同技术手段，技术上只要择一使用即可，不可能同时采用，特征e技术上可以与特征c相组合，则，a b c d的方案因技术不可行而应当不被视为已经记载，而a b c e的方案应当视为已经被记载。
附图说明
28.附图仅示出了本发明的示例性实施例，因此不限制其范围，因为本发明的概念适用于其他同等有效的实施例。
29.图1是本发明一实施例中精密电阻器结果的俯视图。
30.图2是本发明一实施例中精密电阻器结构的俯视图，图3是图2沿aa’的剖面图。
31.图4是本发明一实施例中精密电阻器结构的俯视图，图5是图4沿bb’的剖面图。
32.图6是本发明一实施例中精密电阻器结构的俯视图，图7是图6沿cc’的剖面图。
33.图8是本发明一实施例中精密电阻器结构的俯视图，图9是图8沿dd’的剖面图。
34.图10是本发明一实施例中精密电阻器结构的俯视图，图11是图10沿ee’的剖面图。
35.附图标号说明
36.101、201、301、401、501：半导体衬底
37.102、202、302、402、502：第一虚拟填充层
38.103、203、303、403、503：第一介电层
39.104、204、304、404、504：第二虚拟填充层
40.105、205、305、405、505：第二介电层
41.106、206、306、406、506：电阻体
42.107、207、307、407、507：电阻头
43.108、208、308、408、508：通孔
44.109、209、309、409、509：第二介电层
45.110、210、310、410、510：第二金属互连层
46.211、511：第一金属互连层
具体实施方式
47.在以下的叙述中，为了使读者更好地理解本技术而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本技术所要求保护的技术方案。
48.以下依本发明的不同特征举出数个不同的实施例。本发明中特定的元件及布置是为了简化，但本发明并不以这些实施例为限。举例而言，于第二元件上形成第一元件的描述可包括第一元件与第二元件直接接触的实施例，亦包括具有额外的元件形成在第一元件与第二元件之间、使得第一元件与第二元件并未直接接触的实施例。此外，为简明起见，本发明在不同例子中以重复的元件符号和/或字母表示，但不代表所述各实施例及/或结构间具有特定的关系。
49.此外，实施例中可能用到与空间相关的用词，像是“上方”、“下方”、“较高的”、“较低的”及类似的用词，这些关系词为了便于描述图式中一个(些)元件或特征与另一个(些)元件或特征之间的关系。这些空间关系词包括使用中或操作中的装置的不同方位，以及图式中所描述的方位。装置可能被转向不同方位(旋转90度或其他方位)，则其中使用的空间相关形容词也可依此相同解释。
50.图1是本发明一实施例中精密电阻器结构的俯视图，包括多个电阻器r1、r2、r3、r4、r5、r6，各个电阻器之间可以根据需要采用不同的串并联方式。每个电阻器通过其两端的互连结构进行电性接出，下文将对电阻器的结构详细描述。
51.实施例一
52.本实施例中提供了一种具有虚拟填充的精密电阻器结构，包含：半导体衬底，设置在所述半导体衬底中的第一虚拟填充层；设置在所述半导体衬底上表面上的第一介电层，所述第一介电层中设置有第二虚拟填充层；设置在所述第一介电层上表面上的第二介电层，所述第二层介电层中设置有电阻体，所述电阻体两端设置有互连结构；设置在所述第二介电层上表面上的第三介电层，所述第三介电层中设置有金属互连层，所述金属互连层分别与两端的所述互连结构连接。
53.其中，所述第一虚拟填充层沿垂直于所述电阻体延伸的方向呈间隔排布，所述第二虚拟填充层沿垂直于所述电阻体延伸的方向呈间隔排布，并且，所述第一虚拟填充层和所述第二虚拟填充层相互平行且交替设置。
54.在一实施例中，所述第一虚拟填充层为扩散层。在一个实施例中，扩散层的宽度可以为0.5μm至10μm，例如，0.5um、1.5μm、3μm、4.5μm、5.5μm、6μm、8μm等等，应当理解，扩散层的宽度可以根据需要设置，并不限于上述具体数值。
55.在一实施例中，所述第二虚拟填充层为多晶硅层。在一个实施例中，多晶硅层的宽度可以为0.5μm至10μm，例如，0.5um、1um、2μm、4μm、5μm、7μm、9μm等等，应当理解，多晶硅层的宽度可以根据需要设置，并不限于上述具体数值。
56.本技术中，通过在电阻体上下设置特定层次和/或特定样式的虚拟填充层，例如，分别沿电阻体延伸的方向在其上下设置第一和第二虚拟填充层，可以提高电阻参数的稳定性，还可以利于散热和温度漂移。本技术中，所述精密电阻器可以为薄膜电阻器，以下以薄膜电阻器为例进行说明。应当理解，精密电阻器还可以是其他电阻器结构。
57.图2是本发明实施例一中精密电阻器结构的俯视图，图3是本发明图1所示的精密电阻器结构沿aa’的剖面图。实施例一中的精密电阻器包括衬底101、位于衬底101上表面的第一介电层103、位于第一介电层103上表面的第二介电层105、位于第二介电层105上表面的第三介电层109。第二介电层105中具有电阻体106，电阻体106的两端具有电阻头107，电阻头107通过通孔108与顶部的金属互连层110连接，金属互连层(第二金属互连层)110仅覆盖电阻体106两端的互连区域。衬底101中具有扩散层102，扩散层102在垂直于电阻体106延伸的方向呈间隔排布，第一介电层103中具有多晶硅层104，多晶硅层104在垂直于电阻体106延伸的方向呈间隔排布，并且，扩散层102和多晶硅层104相互平行设置，并且相互交替设置，即多晶硅层设置在两个相邻的扩散层之间，扩散层设置在两个相邻的多晶硅层之间。
58.在一实施例中，所述互连结构包括位于所述电阻体106两端的电阻头107，位于所述电阻头107上的通孔108。在本实施例中，所述金属互连层110仅覆盖所述互连结构所在的区域。
59.本实施例中，扩散层102和多晶硅层104分别作为精密电阻器结构中的第一和第二虚拟填充层，有利于电阻体向衬底中散热。
60.在一实施例中，所述第一虚拟填充层102与所述第二虚拟填充层104之间的间隔距离为0.5μm至10μm。例如，相邻的扩散层102和多晶硅层104之间的间距设置为0.6μm、8μm。
61.实施例二
62.图4是本发明实施例二中精密电阻器结构的俯视图，图5是本发明图3所示的精密电阻器结构沿bb’的剖面图。实施例二中的精密电阻器与实施例一中的电阻器结构基本相同，区别在于：所述第二介电层中设置有另一金属互连层，该另一金属互连层设置在所述电阻体的下方并沿垂直于所述电阻体延伸的方向呈间隔排布，该另一金属互连层与所述第一虚拟填充层重叠设置。
63.具体的，第二介电层205中具有另一金属互连层(第一金属互连层)211和电阻体206，金属互连层211位于电阻体206的下方，并且，金属互连层211沿垂直于电阻体206延伸的方向呈间隔排布。衬底201中具有扩散层202，扩散层202在垂直于电阻体206延伸的方向呈间隔排布，第一介电层203中具有多晶硅层204，多晶硅层204在垂直于电阻体206延伸的方向呈间隔排布，并且，扩散层202、多晶硅层204和金属互连层211相互平行设置，扩散层202和多晶硅层204相互交替设置，多晶硅层204和金属互连层211重叠设置。
64.应当理解，在本技术的其他实施例中，金属互连层211还可以采用的布置方式，例
如，金属互连层211与扩散层202重叠设置，或者，扩散层202、多晶硅层204和金属互连层211之间依次设置，扩散层202、多晶硅层204和金属互连层211之间相互间隔，此亦在本发明的保护范围之内。扩散层202、多晶硅层204和金属互连层211相互之间的间隔距离可以设置为0.5μm至10μm。例如，0.6μm、8μm等等。
65.此外，本技术的其他实施例中，扩散层202、多晶硅层204和金属互连层211之间不限于相互平行设置，还可以采用其他的布置方式。例如，扩散层202、多晶硅层204相互平行设置，而金属互连层211与扩散层202、多晶硅层204垂直设置，或其他的布置方式。
66.本实施例中，扩散层102和多晶硅层104分别作为精密电阻器结构中的第一和第二虚拟填充层，有利于电阻体向衬底中散热。并且，金属互连层211可以进一步的提高电阻体的散热，从而提高薄膜电阻参数的稳定性。
67.实施例三
68.图6是本发明实施例三中精密电阻器结构的俯视图，图7是本发明图6所示的精密电阻器结构沿cc’的剖面图。实施例三中的精密电阻器与实施例一中的电阻器结构基本相同，区别在于：所述金属互连层覆盖所述电阻体的区域，并且，两端的所述金属互连层不连接。具体的，金属互连层310覆盖所述电阻体206的区域，并且，两端的所述金属互连层310不连接。本实施例中，金属互连层310可以使得电阻体区域的电场更加均匀，可以提高电阻精度。
69.实施例四
70.图8是本发明实施例四中精密电阻器结构的俯视图，图9是本发明图8所示的精密电阻器结构沿dd’的剖面图。实施例四中的精密电阻器与实施例一中的电阻器结构基本相同，区别在于：所述第一虚拟填充层沿平行于所述电阻体延伸的方向呈间隔排布，所述第二虚拟填充层沿平行于所述电阻体延伸的方向呈间隔排布，并且，所述第一虚拟填充层和所述第二虚拟填充层相互平行且交替设置。
71.具体的，衬底401中具有扩散层402，扩散层402在平行于电阻体406延伸的方向呈间隔排布，第一介电层403中具有多晶硅层404，多晶硅层404在平行于电阻体406延伸的方向呈间隔排布，并且，扩散层402和多晶硅层404相互平行设置且交替设置。
72.本实施例中，扩散层402和多晶硅层404分别作为精密电阻器结构中的第一和第二虚拟填充层，有利于电阻体向衬底中散热。
73.实施例五
74.图10是本发明实施例五中精密电阻器结构的俯视图，图11是本发明图10所示的精密电阻器结构沿ee’的剖面图。实施例五中的精密电阻器与实施例二中的电阻器结构基本相同，区别在于：所述第二介电层中设置有另一金属互连层，该另一金属互连层设置在所述电阻体的下方并沿平行于所述电阻体延伸的方向呈间隔排布，该另一金属层与所述第一虚拟填充层重叠设置。
75.具体的，第二介电层505中具有另一金属互连层(第一金属互连层)511和电阻体506，金属互连层511位于电阻体506的下方，并且，金属互连层511沿平行于电阻体506延伸的方向呈间隔排布。衬底501中具有扩散层502，扩散层502在平行于电阻体506延伸的方向呈间隔排布，第一介电层503中具有多晶硅层504，多晶硅层504在平行于电阻体506延伸的方向呈间隔排布。并且，扩散层502、多晶硅层504和金属互连层511相互平行设置，扩散层
502和多晶硅层504相互交替设置，多晶硅层504和金属互连层511重叠设置。
76.应当理解，在本技术的其他实施例中，金属互连层511还可以采用的布置方式，例如，金属互连层511与扩散层502重叠设置，或者，扩散层502、多晶硅层504和金属互连层511之间依次设置，扩散层502、多晶硅层504和金属互连层511之间相互间隔，此亦在本发明的保护范围之内。扩散层502、多晶硅层504和金属互连层511相互之间的间隔距离可以设置为0.5μm至10μm。例如，0.7μm、9μm等等。
77.此外，本技术的其他实施例中，扩散层502、多晶硅层504和金属互连层511之间不限于相互平行设置，还可以采用其他的布置方式。例如，扩散层502、多晶硅层504相互平行设置，而金属互连层511与扩散层502、多晶硅层504垂直设置，或其他的布置方式。
78.本实施例中，扩散层502和多晶硅层504分别作为精密电阻器结构中的第一和第二虚拟填充层，有利于电阻体向衬底中散热。并且，金属互连层511可以进一步的提高电阻体的散热，从而提高薄膜电阻参数的稳定性。
79.需要说明的是，在本专利的申请文件中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
80.在本说明书提及的所有文献都被认为是整体性地包括在本技术的公开内容中，以便在必要时可以作为修改的依据。此外应理解，以上所述仅为本说明书的较佳实施例而已，并非用于限定本说明书的保护范围。凡在本说明书一个或多个实施例的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本说明书一个或多个实施例的保护范围之内。