非易失性存储器、存储器系统以及存储器的数据擦除方法与流程

1.本技术涉及半导体技术领域。具体地，本技术涉及一种非易失性存储器、存储器系统以及存储器的数据擦除方法。


背景技术：

2.近来，具有垂直的存储单元的非易失性存储器被广泛使用于电子设备中，其通常包括垂直的多个堆叠体(也可称为多个deck)。随着非易失性存储器的层数的不断增加，沟道电流减小的问题显得尤为突出，为了解决该问题，通常在多个堆叠体之间设置富含电子的导电插塞。
3.应当理解，该背景技术部分旨在部分地为理解该技术提供有用的背景，然而，这些内容并不一定属于在本技术的申请日之前本领域技术人员已知或理解的内容。


技术实现要素：

4.本技术的一方面提供一种用于非易失性存储器的数据擦除方法，其中，所述非易失性存储器包括：多个存储块，每个所述存储块包括多个彼此电连接的堆叠体，每个所述堆叠体包括多个存储单元和邻近所述堆叠体的端部的至少一个虚设存储单元，至少一个堆叠体的一端具有多个漏极，至少另一个堆叠体的一端具有共源极，所述方法包括：在待擦除的所述多个堆叠体中的第一堆叠体包括的存储单元施加第一导通电压；在施加所述第一导通电压之后，在所述共源极和所述漏极分别施加源极擦除电压和漏极擦除电压；以及在所述源极擦除电压和所述漏极擦除电压的电平爬升至其峰值电平期间，在所述待擦除的所述多个堆叠体中的第二堆叠体包括的虚设存储单元上施加第一电压。
5.在本技术的一个实施方式中，施加的所述第一电压为感应栅极感应漏极泄漏电流的感应电压。
6.在本技术的一个实施方式中，所述方法还包括：在所述第一导通电压的电平爬升至其峰值电平之后，将所述第一堆叠体包括的存储单元设置为浮置状态。
7.在本技术的一个实施方式中，所述方法还包括：在所述第一导通电压的电平爬升至其峰值电平之后，在所述第一堆叠体包括的存储单元施加第一偏置电压。
8.在本技术的一个实施方式中，所述方法还包括：在所述第二堆叠体包括的存储单元施加接地电压。
9.在本技术的一个实施方式中，所述第二堆叠体包括顶部堆叠体，所述顶部堆叠体包括多个漏极选择栅极，所述方法还包括：在所述源极擦除电压和所述漏极擦除电压的电平爬升至其峰值电平期间，在至少一个所述漏极选择栅极施加小于所述漏极擦除电压的第二电压。
10.在本技术的一个实施方式中，所述第一堆叠体包括顶部堆叠体，所述顶部堆叠体包括漏极选择栅极，所述方法还包括：在施加所述第一导通电压的同时，在所述漏极选择栅极施加第二导通电压；以及在所述第二导通电压的电平爬升至其峰值电平之后，将所述漏
极选择栅极设置为浮置状态或者在所述漏极选择栅极施加第二偏置电压。
11.在本技术的一个实施方式中，所述第一堆叠体包括底部堆叠体，所述底部堆叠体包括源极选择栅极，所述方法还包括：在施加所述第一导通电压的同时，在所述源极选择栅极施加第三导通电压；以及在所述第三导通电压的电平爬升至其峰值电平之后，将所述源极选择栅极设置为浮置状态或者在所述源极选择栅极施加第三偏置电压。
12.本技术的另一方面提供另一种用于非易失性存储器的数据擦除方法，其中，所述非易失性存储器包括：多个存储块，每个所述存储块包括多个彼此电连接的堆叠体，每个所述堆叠体包括多个存储单元和邻近所述堆叠体的端部的至少一个虚设存储单元，至少一个堆叠体的一端包括多个漏极，至少另一个堆叠体的一端包括共源极，所述方法包括：在待擦除的所述多个堆叠体中的第一堆叠体包括的存储单元施加第一导通电压；在所述待擦除的所述多个堆叠体中的第二堆叠体包括的虚设存储单元施加保持电压；在施加所述第一导通电压和所述保持电压之后，在所述共源极和所述漏极分别施加源极擦除电压和漏极擦除电压；以及在所述源极擦除电压和所述漏极擦除电压的电平爬升至其峰值电平期间，释放所述虚设存储单元的保持电压。
13.在本技术的一个实施方式中，所述方法还包括：在所述第一导通电压的电平爬升至其峰值电平之后，将所述第一堆叠体包括的存储单元设置为浮置状态。
14.在本技术的一个实施方式中，所述方法还包括：在所述第一导通电压的电平爬升至其峰值电平之后，在所述第一堆叠体包括的存储单元施加第一偏置电压。
15.在本技术的一个实施方式中，所述方法还包括：在所述第二堆叠体包括的存储单元施加接地电压。
16.在本技术的一个实施方式中，所述第二堆叠体包括顶部堆叠体，所述顶部堆叠体包括多个漏极选择栅极，所述方法还包括：在所述源极擦除电压和所述漏极擦除电压的电平爬升至其峰值电平期间，在至少一个所述漏极选择栅极施加小于所述漏极擦除电压的第二电压。
17.在本技术的一个实施方式中，所述第一堆叠体包括顶部堆叠体，所述顶部堆叠体包括漏极选择栅极，所述方法还包括：在施加所述第一导通电压的同时，在所述漏极选择栅极施加第二导通电压；以及在所述第二导通电压的电平爬升至其峰值电平之后，将所述漏极选择栅极设置为浮置状态或者在所述漏极选择栅极施加第二偏置电压。
18.在本技术的一个实施方式中，所述第一堆叠体包括底部堆叠体，所述底部堆叠体包括源极选择栅极，所述方法还包括：在施加所述第一导通电压的同时，在所述源极选择栅极施加第三导通电压；以及在所述第三导通电压的电平爬升至其峰值电平之后，将所述源极选择栅极为浮置状态或者在所述源极选择栅极施加第三偏置电压。
19.本技术的还一方面提供一种非易失性存储器，包括：存储块，包括多个彼此电连接的堆叠体，每个所述堆叠体包括多个存储单元和邻近所述堆叠体的端部的至少一个虚设存储单元，至少一个堆叠体的一端包括多个漏极，至少另一个堆叠体的一端包括共源极；多条字线，每条字线与同一行的存储单元耦合；多条虚设字线，每条虚设字线与同一行的虚设存储单元耦合；位线，与各个漏极耦合；以及外围电路，与所述字线、虚设字线、位线以及共源极耦合，并被配置为：在待擦除的所述多个堆叠体中的第一堆叠体包括的存储单元施加第一导通电压；在施加所述第一导通电压之后，在所述共源极和所述漏极分别施加源极擦除
电压和漏极擦除电压；以及在所述源极擦除电压和所述漏极擦除电压的电平爬升至其峰值电平期间，在所述待擦除的所述多个堆叠体中的第二堆叠体包括的虚设存储单元上施加第一电压。
20.在本技术的一个实施方式中，所述外围电路还配置为：在所述第一导通电压的电平爬升至其峰值电平之后，将所述第一堆叠体包括的存储单元设置为浮置状态。
21.在本技术的一个实施方式中，所述外围电路还配置为：在所述第一导通电压的电平爬升至其峰值电平之后，在所述第一堆叠体包括的存储单元施加第一偏置电压。
22.本技术的一方面提供另一种非易失性存储器，包括：存储块，包括多个彼此电连接的堆叠体，每个所述堆叠体包括多个存储单元和邻近所述堆叠体的端部的至少一个虚设存储单元，至少一个堆叠体的一端包括多个漏极，至少另一个堆叠体的一端包括共源极；多条字线，每条字线与同一行的存储单元耦合；多条虚设字线，每条虚设字线与同一行的虚设存储单元耦合；位线，与各个漏极耦合；以及外围电路，与所述字线、虚设字线、位线以及共源极耦合，并被配置为：在待擦除的所述多个堆叠体中的第一堆叠体包括的存储单元施加第一导通电压；在所述待擦除的所述多个堆叠体中的第二堆叠体包括的虚设存储单元施加保持电压；在施加所述第一导通电压和所述保持电压之后，在所述共源极和所述漏极分别施加源极擦除电压和漏极擦除电压；以及在所述源极擦除电压和所述漏极擦除电压的电平爬升至其峰值电平期间，释放所述虚设存储单元的保持电压。
23.在本技术的一个实施方式中，所述外围电路还配置为：在所述第一导通电压的电平爬升至其峰值电平之后，将所述第一堆叠体包括的存储单元设置为浮置状态。
24.在本技术的一个实施方式中，所述外围电路还配置为：在所述第一导通电压的电平爬升至其峰值电平之后，在所述第一堆叠体包括的存储单元施加第一偏置电压。
25.本技术的再一方面提供一种存储器系统，包括：上述任一项所述的非易失性存储器，其配置为存储数据；以及存储器控制器，耦合至所述非易失性存储器并被配置为控制所述非易失性存储器。
26.在本技术的一个实施方式中，所述存储器系统包括：固态驱动器或存储卡。
附图说明
27.通过阅读参照以下附图所作的对非限制性实施方式的详细描述，本技术的其它特征、目的和优点将会变得更加明显。在附图中，
28.图1为根据本技术的一些实施方式的包括存储器的示例性系统的框图；
29.图2为根据本技术的一些实施方式的具有存储器的示例性存储卡的示意图；
30.图3为根据本技术的一些实施方式的具有存储器的示例性固态驱动(ssd)的示意图；
31.图4为根据本技术的一些实施方式的包括存储阵列和外围电路的非易失性存储器的示意图；
32.图5为根据本技术的一些实施方式的非易失性存储器包括的存储阵列的局部示意图；
33.图6根据本技术的一些实施方式的非易失性存储器包括的存储块的局部等效电路图；
34.图7为根据本技术的一些实施方式的用于非易失性存储器的数据擦除方法的示意性流程框图；
35.图8-图11为根据本技术的一些实施方式的用于非易失性存储器的电压波形时序图；
36.图12为根据本技术的一些实施方式的用于非易失性存储器的数据擦除方法在擦除操作期间的沟道电势对比图。
具体实施方式
37.为了更好地理解本技术，将参考附图对本技术的各个方面做出更详细的说明。应理解，这些详细说明只是对本技术的示例性实施方式的描述，而非以任何方式限制本技术的范围。在说明书全文中，相同的附图标号指代相同的元件。
38.注意，说明书中对“一个实施方式”、“示例性地”、“实施方式”、“示例实施方式”、“一些实施方式”等的引用指示所描述的实施方式可以包括特定特征、结构或特性，但是每个实施方式可以不一定包括该特定特征、结构或特性。此外，这些短语不一定是指相同的实施方式。此外，当结合实施方式描述特定特征、结构或特性时，无论是否明确描述，结合其他实施方式实现这种特征、结构或特性都将在相关领域技术人员的知识范围内。
39.通常，术语可以至少部分地从上下文中的使用来理解。例如，至少部分地取决于上下文，如本文所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一”或“所述”的术语同样可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。
40.容易理解的是，在本技术中的“上”、“上方”和“之上”的含义应该以最广泛的方式来解释，使得“上”不仅意味着“直接在某物上”，而且还包括“在某物上”并且其间具有中间特征或层的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”的含义，而且还可以包括在某物“上方”或“之上”并且其间不具有中间特征或层(即，直接在某物上)的含义。
41.如在本文使用的，术语“层”可以是均匀或不均匀的连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于连续结构的顶表面与底表面之间或在连续结构的顶表面与底表面处的任何一对水平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个子层。
42.本技术中的附图仅为示例而并非严格按比例绘制，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。例如，在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。
43.还应理解的是，用语“包括”、“包括有”、“具有”、“包含”和/或“包含有”，当在本说明书中使用时表示存在所陈述的特征、元件和/或部件，但不排除存在或附加有一个或多个其它特征、元件、部件和/或它们的组合。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，修饰整个所列特征，而不是修饰列表中的单独元件。此外，当描述本技术的实施方式时，使用“可”表示“本技术的一个或多个实施方式”。
44.除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本技术所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本技术中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
45.需要说明的是，在不冲突的情况下，本技术中的实施方式及实施方式中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本技术所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施方式来详细说明本技术。
46.图1示出了根据本技术的一些实施方式的包括存储器的示例性系统400的框图。系统400可以是移动电话、台式计算机、笔记本电脑、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(vr)设备、增强现实(ar)设备或其中具有存储的任何其他合适的电子设备。如图1所示，系统400可以包括主机408和具有一个或多个存储器404和存储器控制器406的存储器系统402。主机408可以是电子设备的处理器，例如中央处理单元(cpu)，或者片上系统(soc)，例如应用处理器(ap)。主机408可被配置为发送或接收存储于存储器404中的数据。
47.根据一些实施方式，存储器控制器406耦合到存储器404和主机408，并且被配置为控制存储器404，例如控制下文中的外围电路101执行数据擦除、数据写入或数据读取操作。存储器控制器406可以管理存储在存储器404中的数据，并且与主机408通信。在一些实施方式中，存储器控制器406被设计用于在低占空比环境中操作，如安全数字(sd)卡、紧凑型闪存(cf)卡、通用串行总线(usb)闪存驱动器、或用于诸如个人计算机、数码相机、移动电话等电子设备中的其他介质。在一些实施方式中，存储器控制器406被设计用于在高占空比环境ssd或嵌入式多媒体卡(emmc)中操作，该嵌入式多媒体卡(emmc)用作移动设备(诸如智能电话、平板电脑、膝上型计算机等)和企业存储阵列的数据存储。存储器控制器406可以被配置为控制存储器404的操作，诸如读取、擦除和编程操作。存储器控制器406还可以被配置为管理关于存储器404中存储的或要存储的数据的各种功能，包括坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器406还被配置为针对从存储器404读取或向其写入的数据处理纠错码(ecc)。也可以由存储器控制器406执行任何其他合适的功能，例如，格式化存储器404。存储器控制器406可以根据特定通信协议与外部设备(例如，主机408)通信。例如，存储器控制器406可以通过各种接口协议中的至少一种与外部设备通信，所述接口协议例如为usb协议、mmc协议、外围部件互连(pci)协议、高速pci(pci-e)协议、高级技术附件(ata)协议、串行ata协议、并行ata协议、小型计算机小接口(scsi)协议、增强型小磁盘接口(esdi)协议、集成驱动电子(ide)协议、火线协议等。
48.存储器控制器406和一个或多个存储器404可以集成到各种类型的存储装置中，例如，包括在相同的封装中，诸如通用闪存(ufs)封装或emmc封装。即，存储器系统402可实施为不同类型的终端电子产品并封装到所述终端电子产品中。在如图2所示的一个示例中，存储器控制器406和单个存储器404可以集成到存储卡502中。存储卡502可以包括pc卡(pcmcia，个人计算机存储卡国际协会)、cf卡、智能媒体(sm)卡、记忆棒、多媒体卡(mmc、rs-mmc、mmcmicro)、sd卡(sd、minisd、microsd、sdhc)、ufs等。存储卡502可进一步包括将存储卡502与主机(例如，图1中的主机408)电耦合的存储卡连接器504。在如图3所示的另一示例
中，存储器控制器406和多个存储器404可以被集成到ssd 506中。ssd 506可进一步包括将ssd506与主机(例如，图1中的主机408)电耦合的ssd连接器508。在一些实施方式中，ssd 506的存储容量和/或操作速度大于存储卡502的存储容量和/或操作速度。
49.图4示出了根据本技术一些实施方式的非易失性存储器100的框图。非易失性存储器100可作为图1所示的存储器404的一个示例，如图4所示，非易失性存储器100包括耦接在一起的存储阵列102和外围电路101。在一些实施方式中，可将存储阵列102和外围电路101布置在同一个芯片上。在另外一些实施方式中，可将存储阵列102布置在阵列芯片上，将外围电路101布置在不同的芯片(例如，使用互补金属氧化物半导体(cmos)技术实现，且被称为cmos芯片)上。阵列芯片和cmos芯片可通过例如键合等工艺电耦接在一起。在一些实施方式中，非易失性存储器100是封装一个或多个阵列芯片和cmos芯片的集成电路(ic)封装。
50.可选地，非易失性存储器100可被配置为将数据存储在存储阵列102中，并响应于接收到的命令(cmd)来执行操作。在一些实施方式中，非易失性存储器100可接收写命令、读命令、擦除命令等，并可相应地执行操作。
51.在一个实施方式中，非易失性存储器100接收具有地址的擦除命令，然后非易失性存储器100将该地址处的一个或多个存储单元重置为未编程状态(或称为被擦除状态)，诸如对于nand存储单元而言的“1”。
52.通常存储阵列102可包括一个或多个存储平面160，并且存储平面160中的每个存储平面可包括多个存储块(例如，图4所示的块-1至块-n)。每个存储块还可包括垂直堆叠的多个堆叠体(例如，图4所示的、块-1所包括的堆叠体1至堆叠体m)。在一些示例中，并发操作可在不同的存储平面160处发生。在一些实施方式中，堆叠体1至堆叠体m中的每一个是执行擦除操作的最小单元。应当理解的是，图4所示的块-2至块-n可具有与块-1类似的多个堆叠体，本技术对此不做限定。
53.在一些实施方式中，存储阵列102例如可为闪存阵列，并且可使用3d nand闪存技术来实现。在一些实施方式中，外围电路101包括耦合在一起的行解码器110、页缓冲电路120、数据输入/输出(i/o)电路130、电压发生器140和控制电路150。行解码器110可接收被称为行地址(r-addr)的地址，基于行地址来生成字线(wl)信号和选择线信号(诸如漏极选择线(dsl)信号、源极选择线(ssl)信号等)，并向存储阵列102提供wl信号和选择线信号。进一步地，在擦除操作期间，本技术提供的行解码器110可提供适当的wl信号和选择信号。
54.页缓冲电路120耦合到存储阵列102的位线(bl)，并且被配置为在读操作和写操作期间缓冲数据。数据i/o电路130经由数据线dl耦合到页缓冲电路120。在一个示例中(例如，在写操作期间)，数据i/o电路130被配置为从非易失性存储器100的外部电路接收数据，并且经由页缓冲电路120将所接收到的数据提供给存储阵列102。
55.电压发生器140被配置为产生适当的电压，以用于非易失性存储器100的适当操作。本技术的一些实施例中，电压发生器140可产生适合于擦除操作的各种擦除电压、源极电压、各种导通电压、各种偏置电压等。例如，在擦除操作期间，将第一导通电压提供给行解码器110，以驱动字线。在一些示例中，在擦除操作期间，电压发生器140可将擦除电压提供给页缓冲电路120，以驱动位线(bl)。在一些示例中，将源极电压作为阵列共源极(array common source，acs)电压提供给存储单元阵列102的源极端子。
56.控制电路150被配置为接收命令(cmd)和地址(addr)，并且基于该命令和地址，将
控制信号提供给诸如行解码器110、页缓冲电路120、数据i/o电路130、电压发生器140等电路。例如，控制电路150可以基于地址addr来生成行地址r-addr和列地址c-addr，并且将行地址r-addr提供给行解码器110，以及将列地址提供给数据i/o电路130。在另一实施方式中，控制电路150可基于所接收的cmd来控制电压发生器140产生适当的电压。控制电路150可协调其它电路，以在适当的时间并且按照适当的电压向存储阵列102提供信号。
57.控制电路150的一部分可被配置为生成适当的控制信号以控制其它电路将适当的信号提供给存储阵列102来进行擦除操作，该擦除操作使用堆叠体擦除机制和栅极感应漏极泄露(gate-induced drain leaking,gidl)擦除机制。具有针对存储阵列102的适当时序和电压的信号可将堆叠体擦除机制和gidl擦除机制作用于非易失性存储器的数据擦除操作。
58.如图5所示，在一些示例中，多个堆叠体(例如，图4所示的、块-1所包括的堆叠体1至堆叠体m)可包括三个堆叠体，三个堆叠体例如包括顶部堆叠体452、中部堆叠体454和底部堆叠体450。可选地，底部堆叠体450可位于半导体层401上。示例性地，多个堆叠体(例如，顶部堆叠体452、中部堆叠体454和底部堆叠体450)中的每一堆叠体包括交替的栅极导电层415和介质层417，栅极导电层415和介质层417可交替叠置在半导体层402上。可选地，栅极导电层415例如包括钨(w)、钴(co)、铜(cu)、铝(al)、多晶硅、掺杂的硅、硅化物或其任何组合的导电材料。可选地，半导体层401可以包括硅(例如，单晶硅、多晶硅)、硅锗(sige)、砷化镓(gaas)、锗(ge)、绝缘体上硅(soi)、绝缘体上锗(goi)或者任何其他适当的材料。
59.继续参考图5，块-1还可包括nand存储串212，nand存储串212包括垂直或大致垂直地延伸穿过栅极导电层415和介质层417的沟道结构412。在一些实施方式中，沟道结构412包括由外而内依次设置的阻隔层422、存储层424、隧穿层426和沟道层420。可选地，沟道层420可包括多晶硅。隧穿层426可包括氧化硅、氮氧化硅或其任何组合。存储层424可包括氮化硅、氮氧化硅或其任何组合。阻隔层422可包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。
60.继续参考图5，在通过增加栅极导体层415和介质层417的层数来增加存储容量的一些示例中，由于的高度增加，使得流经沟道层420的电流减小的问题显得尤为突出，通常可通过在堆叠体之间(例如，顶部堆叠体452与中部堆叠体454之间、中部堆叠体454和底部堆叠体450之间)设置与沟道层(例如，沟道层420)电连接的导电插塞(例如，导电插塞460和导电插塞470)。可选地，可对导电插塞460和460进行重n型重掺杂，从而使得非易失性存储器100在执行擦除操作期间，导电插塞460和470可作为“电子库”来增大流经沟道层420的电流，以此提高擦除性能。
61.如图6所示，在一些实施方式中，nand存储串212还包括位于其漏极端部处的电极插塞416，电极插塞416可作为存储串212-2的漏极的一部分。
62.回到图5，在一些示例中，可对半导体层401进行n型重掺杂，从而使得半导体层401形成n掺杂阱区(nw)，沟道层420可直接与nw接触，因此nw可作为acs。
63.可选地，在擦除操作期间，位于顶部堆叠体452中的、远离半导体层401的端部的一些栅极导电层415可作为漏极选择栅极dsg，dsg334可与dsl 334(图6)耦合，位于底部堆叠体450中的、靠近半导体层401的一些栅极导体层415可作为源极选择栅极ssg，ssg可与ssl 332(图6)耦合。
64.在一些示例中，位于dsg与ssg之间的一些栅极导体层415可作为控制栅极333(图6)，控制栅极333与沟道结构412交叉处形成存储单元(例如图6示出的存储单元340-2、存储单元340-3和存储单元340-1)，可通过各自电连接的wl将控制栅极引出以对上述存储单元进行读取、擦除等操作。
65.继续参考图5，在进行多堆叠体的制造工艺的一些示例中，由于深孔刻蚀工艺和/或多个堆叠体连接工艺的影响，相邻堆叠体(例如，相邻的顶部堆叠体452与中部堆叠体454、相邻的中部堆叠体454和底部堆叠体450)相连接处的一些栅极导体层，例如与导电插塞460和470连接的栅极导体层415-1容易出现不同程度的工艺损伤，对由该些受损伤的栅极导体层415-1控制的虚设存储单元(例如，图6所示出的虚设存储单元343)实施的操作可能影响非易失性存储器100的可靠性。可选地，由中部堆叠体454的虚设栅极层415-1控制的虚设存储单元343可称为层级间虚设存储单元(idp-dmy)。
66.再次参考图5，在一些示例中，在顶部堆叠体452和底部堆叠体450中靠近各自堆叠体顶端和底端的位置还可设置用于工艺和电学缓冲的虚设栅极层415-2和415-3。可选地，顶部堆叠体452和底部堆叠体450中靠近各自堆叠体顶端的虚设栅极层415-2可称为顶端虚设栅极层，在顶部堆叠体452中，该些虚设栅极层415-2例如可位于漏极选择栅极dsg与控制栅极333之间。可选地，虚设存储单元341(图6)可称为顶端虚设存储单元(dmt)。
67.在一些示例中，顶部堆叠体452和底部堆叠体450中靠近各自堆叠体底端的虚设栅极层415-3可称为底端虚设栅极层，由其控制的虚设存储单元342(图6)可称为底端虚设存储单元(dmb)。
68.如图6所示，在一些示例中，nand存储串212还包括位于每个堆叠体中的多个存储串，例如位于顶部堆叠体452(图5)中的存储串212-2、位于中部堆叠体454(图5)中存储串212-3以及位于底部堆叠体450(图5)中的存储串212-1。可选地，导电插塞460可用于电连接存储串212-2和212-3，导电插塞470可用于电连接存储串212-3和212-1。
69.继续参考图6，如上文所述，存储串212-2、存储串212-3和存储串212-1可分别包括与导电插塞460和470电连接的虚设存储单元342、层间虚设存储单元343、虚设存储单元341。
70.可选地，存储串212-2的一端可包括至少一个漏极选择晶体管334-t，漏极选择晶体管334-t可由dsg控制，漏极选择晶体管334-t的漏极端子可连接至位线341，在擦除操作期间，可经由位线341施加漏极擦除电压。
71.可选地，多个存储串212-1的一端可包括至少一个源极选择晶体管332-t，多个源极选择晶体管332-t源极端子可连接至acs 464。
72.在非易失性存储器100中，每一堆叠体中各行的存储单元(例如，与存储单元340在同一行的存储单元)可连接至同一条wl 335，每一列中的多个存储串(例如，图6示出的存储串212-1、212-2和212-3)可连接到同一条bl 341上。每条wl可对应一个页，由多个页组成一个存储块(例如，图4示出的块-1至块-n)。进一步地，在具有多个堆叠体的非易失性存储器100中，每个堆叠体可被单独地处理，以进行有效地读取、写入和擦除，例如，三维非易失性存储器中每个堆叠体可独立于其它堆叠体执行擦除操作。此外，还可在包括共用同一wl的存储器单元的存储器页执行读取和写入操作。
73.应当注意的是，上文中对包括三个堆叠体的非易失性存储器100进行的描述仅作
为一个实例，在另外一些示例中，非易失性存储器100可包括两个堆叠体或三个以上堆叠体，该些堆叠体的物理结构以及电路结构可与上述包括三个堆叠体的示例类似，本技术不做赘述。
74.尽管在此描述了非易失性存储器100的示例性结构，但可以理解，一个或多个特征可以从该非易失性存储器100的结构中被省略、替代或者增加。另外，所举例的各层及其材料仅仅是示例性地。
75.图7示出了根据本技术的一些实施方式的用于上述非易失性存储器100的数据擦除方法300，下文将结合图5-图12详细说明擦除方法300。如图7所示，擦除方法300开始于操作s301，其中，可在待擦除的多个堆叠体中的第一堆叠体包括的存储单元施加第一导通电压。
76.在一些示例中，待擦除的多个堆叠体中，当前期望擦除的堆叠体可称为第二堆叠体，第二堆叠体包括的存储单元可作为选定存储单元，在对第二堆叠体进行擦除操作期间，对其余的堆叠体的擦除操作是不被期望的，其余的堆叠体可称为第一堆叠体，第一堆叠体包括的存储单元可作为未选定存储单元，通过在待擦除的多个堆叠体中依次擦除每个堆叠体，可实现整个存储块(例如，存储块-1)的层级擦除操作。
77.以对中部堆叠体454实施的擦除操作为示例，如图8所示，在t0时刻，可通过wl寻址并通过wl信号对顶部堆叠体452和底部堆叠体450的未选定存储单元340-2和未选定存储单元340-1施加第一导通电压v
_b
，v
_b
可大于未选定存储单元340-2和未选定存储单元340-1的阈值电压v
_th
。示例性地，第一导通电压v
_b
例如可为5v至7v，未选定存储单元340-2和未选定存储单元340-1的阈值电压v
_th
可为2v至3v。可选地，在施加第一导通电压v
_b
的同时，可对顶部堆叠体452中包括的dsg施加第二导通电压，例如，可向与dsg耦合的dsl 334(图6)施加第二导通电压，第二导通电压v
_b
的值可大于漏极选择晶体管334-t的阈值电压，第二导电电压的值例如为v
_b
。可选地，在施加第一导通电压v
_b
的同时，可对底部堆叠体450中包括的ssg施加第三导通电压，例如可向与ssg耦合的ssl 332(图6)施加第三导通电压v
_b
，第三导通电压v
_b
的值可大于源极选择晶体管332-t的阈值电压，第三导电电压的值例如为v
_b
。上述各导通电压在t1时刻可导通对应的存储单元或选择晶体管，从而能够导通未选定存储单元340-2和未选定存储单元340-1的沟道，例如可使得沟道反型(例如，反型为n型沟道)。
78.如图7所示，擦除方法300继续至操作s302，其中，可在施加第一导通电压之后，在共源极和漏极分别施加源极擦除电压和漏极擦除电压。如图8所示，在一些示例中，在未选定存储单元340-2和未选定存储单元340-1的沟道反型之后，例如在t1时刻，可通过acs 464(图6)以及经由bl 341(图6)分别施加源极擦除电压v
_er1
和漏极擦除电压v
_er2
，v
_er1
和v
_er2
的值可相同，例如同为v
_er
。在一些示例中，v
_er
例如可为16v至20v。acs 464和bl341的电平(例如，正电位)可沿着沟道向中部堆叠体454传导。
79.继续参考图8，在一些示例中，在t1时刻，可将上述未选定存储单元340-2、未选定存储单元340-1、dsg和ssg设置为浮置状态。在v
_er
爬升至其峰值电压的过程中，该些未选定存储单元的wl、dsl和ssl可耦合出高于v
_er
的电压。可选地，在acs 464和bl341的电平传导期间，未选定存储单元340-2、未选定存储单元340-1、dsg和ssg上的电平始终高于acs 464和bl341的电平，从而顶部堆叠体452和底部堆叠体450的未选定存储单元340-2和未选定存储单元340-1将不被擦除。
80.如图9所示，在另一些示例中，也可在未选定存储单元340-2和未选定存储单元340-1的沟道导通之后，在上述未选定存储单元340-2、未选定存储单元340-1上施加额外的第一偏置电压，第一偏置电压的值例如可为v
_er
。可选地，还可通过dsl在dsg上施加第二偏置电压，第二偏置电压的值例如可为v
_er
。可选地，还可通过ssl在ssg上施加第三偏置电压，第三偏置电压的值例如可为v
_er
。在acs 464和bl341的电平传导期间，未选定存储单元340-2、未选定存储单元340-1、dsg和ssg上的电平始终高于acs 464和bl341的电平，从而顶部堆叠体452和底部堆叠体450的未选定存储单元340-2和未选定存储单元340-1将不被擦除。
81.如图10和图11所示，在一些示例中，在acs 464和bl 341的电平在沟道传导的过程中，可在中部堆叠体454包括的层间虚设存储单元343(图6)对应的wl
_idp
施加保持释放电压v
_hold-release
。可选地，可在acs464和bl341的电平向导电插塞460和470传导阶段，在层间虚设存储单元343施加保持电压v
_hold
，保持电压v
_hold
例如可为0v，从而使得acs 464和bl 341的电平传导至导电插塞460和470之前，虚设存储单元343控制的沟道始终处于低电平。
82.继续参考图7，擦除方法300继续至操作s303，其中，可在源极擦除电压和所述漏极擦除电压的电平爬升至其峰值电平期间，在待擦除的多个堆叠体中的第二堆叠体包括的虚设存储单元上施加第一电压。
83.如图8和图9所示，在一些示例中，可在acs和bl的电平爬升至其峰值电平v
_er
期间，例如，可在该电平传导至中部堆叠体454时，在虚设储单元343上施加用于诱导gidl的第一电压，第一电压例如为感应电压v
_gidl
，感应电压v
_gidl
的值例如可为10v-12v，以使穿过中部堆叠体454包括的存储串212-3产生gidl电流，从而实现中部堆叠体454的gidl擦除。
84.如图10和图11所示，在wl
_idp
施加保持电压v
_hold
的一些示例中，可在acs和bl的电平爬升至其峰值电平v
_er
期间，例如，在该电平传导至导电插塞460和导电插塞470的t2时刻，释放虚设存储单元343施加的保持电压v
_hold
，从而能够在存储串212-3中产生gild电流，实现堆叠体间的gild擦除。
85.如图10和图11所示，在一些示例中，经由acs经由bl传导至导电插塞460和导电插塞470的电平例如为8v，如上文所述，此时中部堆叠体454包括的存储串212-3的沟道电势可控制为0v，当虚设存储单元343施加的保持电压v
_hold
释放之后，随着acs和bl的电平爬升至其峰值电平v
_er
的期间，峰值电平例如为20v，存储串212-3的沟道电势将抬升至v
_hold-release
，v
_hold-release
例如为12v。由此，v
_hold-release
可在重n型掺杂的导电插塞460和导电插塞470和沟道层420(图5)之间的界面感应出电子-空穴对，使得空穴沿着沟道层420向各存储单元340-3(图6)移动，而电子则回到导电插塞460和导电插塞470中。
86.在一些示例中，wl
_idp
耦合的电压可先于acs和bl的电平爬升各自的峰值电平。
87.继续参考图11，在acs和bl的电平爬升至其峰值电平v
_er
之后，顶部堆叠体452和底部堆叠体450包括的存储串212-2和存储串212-2的沟道电势抬升至v
_b
v
_er
。acs和bl施加的擦除电压v
_er
、顶部堆叠体452和底部堆叠体450包括的存储串212-1和存储串212-2的沟道电势以及中部堆叠体454包括的存储串212-3的沟道电势随着时间的对比图可参考图12。
88.在执行上述擦除操作的一些示例中，中部堆叠体454包括的选定存储单元340-3可始终保持接地。
89.本技术的一些实施方式通过在中部堆叠体454包括的虚设储单元343施加小于源极擦除电压和漏极擦除电压v
_er
的v
_hold-release
或第一电压v
_gidl
，一方面，可实现堆叠体擦除
和gidl擦除的双擦除机制，另一方面，可在擦除中部堆叠体454的选定存储单元340-3的同时，避免对虚设存储单元343进行擦除操作，提高了非易失性存储器100的可靠性。
90.如图9所示，擦除操作可在t3时刻完成，在t3时刻之后，施加于acs、bl以及各wl、dsl、ssl、wl
_idp
的操作电压可回到对应的基准电压，在一些示例中，还可在擦除操作完成之后，对擦除后的各存储单元的状态进行验证，例如，验证擦除后的各存储单元的阈值电压是否达到目标阈值电压。
91.在第二堆叠体包括顶部堆叠体452的一些示例中，可在acs和bl的电平爬升至其峰值电平v
_er
期间，例如，可在该电平传导至顶部堆叠体452时，在顶部堆叠体452包括的虚设储单元342上施加用于诱导gidl的第一电压，该第一电压的值例如可为10v-12v，以使穿过顶部堆叠体452包括的存储串212-3产生gidl电流，从而实现目顶部堆叠体452的gidl擦除。
92.可选地，在第二堆叠体包括顶部堆叠体452的一些示例中，还可在acs和bl的电平升传导至顶部堆叠体452时，在dsg对应的dsl334施加用于诱导gidl的第二电压，该第二电压可与上述施加于虚设储单元342上的第一电压共同作用产生gidl电流。
93.在第二堆叠体包括顶部堆叠体452的另一些示例中，可在acs和bl的电平升传导至顶部堆叠体452时，在虚设储单元342、dsg对应的dsl334施加与上述虚设存储单元343类似操作的保持-释放电压v
_hold-release
。
94.在第二堆叠体包括底部堆叠体450的一些示例中，可采用与上述第二堆叠体包括中部堆叠体454或顶部堆叠体452的示例类似的擦除操作，本技术将不做赘述。
95.如上所述的具体实施方式，对本技术的目的、技术方案和有益效果进行了进一步详细说明。应理解的是，以上仅为本技术的具体实施方式，并不用于限制本技术。凡在本技术的精神和原则之内，所做的任何修改、等同替换、改进等均应包含在本技术的保护范围之内。