基于存储器装置中的局部命令解码的突发时钟控制的制作方法

1.本公开的实施例大体上涉及存储器装置的领域。更具体地，本公开的实施例涉及使用命令的一部分来控制用于存储器装置的突发时钟。


背景技术：

2.当在存储器装置处接收到唤醒信号(例如芯片选择(cs)信号)时，存储器装置可唤醒命令突发时钟。存储器装置可使命令突发时钟保持运行，直到从命令/控制逻辑区域反馈维持信号为止。然而，归因于各种因素，此维持信号可能花费相对较长的时间来返回。举例来说，所述命令可跨度多个循环，从而导致整个命令的传播和解码的延迟。此外，例如换低档或掉电模式等各种不同模式可使解码变得复杂。存储器装置无法区分利用突发时钟的突发命令(例如各种类型的读取(read)和写入(write)命令)与不利用突发时钟的非突发命令(例如激活(act)或预充电(pre)命令)。由于存储器装置并不知道命令是否可需要突发时钟，因此存储器装置可为从接收到信号直到从命令/控制逻辑反馈维持信号为止的整个持续时间启用突发时钟。然而，由于许多命令可能不需要突发时钟，因此与对执行非突发命令有用的情况相比，使突发时钟保持运作可能消耗较多的电力，从而降低所述存储器装置的总电力效率。
3.本公开的实施例可针对于上文所陈述的问题中的一或多个。


技术实现要素：

4.本公开的一方面是针对一种半导体装置，其包括：命令输入，其经配置以接收命令；第二阶段唤醒电路系统，其经配置以接收所述命令的一部分，且基于所述部分输出所述命令是否为非突发命令的指示；以及时钟选通电路系统，其经配置以：接收输入时钟；接收唤醒信号；至少部分地基于所述接收到的唤醒信号的脉冲来输出内部时钟；以及基于所述指示维持所述内部时钟的所述输出持续一持续时间，其中当所述指示指示所述命令为非突发命令时，所述持续时间较短。
5.本公开的另一方面是针对一种方法，其包括：在存储器装置处接收输入时钟；在所述存储器装置处接收唤醒信号；在所述存储器装置处接收命令；从所述命令的一部分确定所述部分是否指示所述命令是多个非突发命令中的一者；以及基于所述命令是否为所述多个非突发命令中的一者的所述确定，输出内部时钟持续一持续时间，其中当所述命令是多个非突发命令中的一者时，所述持续时间具有第一长度，且当所述命令不是所述多个非突发命令中的一者时，具有第二长度。
6.本公开的又一方面是针对一种存储器装置，其包括：第一输入，其经配置以在所述存储器装置处接收输入时钟；第二输入，其经配置以在所述存储器装置处接收命令；第三输入，其经配置以在所述存储器装置处接收唤醒信号；以及时钟控制电路系统，其经配置以控制所述输入时钟在所述存储器装置内作为内部时钟的传播，其中所述时钟控制电路系统包括：主要保持唤醒电路系统，其经配置以接收所述唤醒信号，且传播所述内部时钟持续默认
数目的循环；第二阶段唤醒电路系统，其经配置以接收所述命令的子集，且基于所述子集输出第二阶段唤醒信号；以及次要保持唤醒电路系统，其经配置以接收所述第二阶段唤醒信号，且在所述默认数目的循环的所述传播之后，传播所述内部时钟持续延长数目的循环。
附图说明
7.图1是示出根据本公开的实施例的存储器装置的某些特征的简化框图；
8.图2是根据本公开的实施例的用以在图1的存储器装置中选通突发时钟的时钟电路系统的框图视图；
9.图3是根据本公开的实施例的可用于图2的突发时钟电路系统中的实例信号的时序图；
10.图4是根据本公开的实施例的用以使用局部命令解码在图1的存储器装置中选通突发时钟的时钟电路系统的框图视图；
11.图5是根据本公开的实施例的可在图4的时钟电路系统中用于非突发命令的实例信号的时序图；以及
12.图6是根据本公开的实施例的可在图4的时钟电路系统中用于突发命令的实例信号的时序图。
具体实施方式
13.下文将描述一个或多个具体实施例。为了提供这些实施例的简要描述，不会在本说明书中描述实际实施方案的所有特征。应了解在任何这样的实际实施方案的发展中，如同在任何工程或设计项目中，必须制定许多实施方案特定性的决策以实现研发者的特定目标，例如与系统相关和企业相关约束条件的一致性，这可以从一个实施方案到另一实施方案有所变化。此外，应了解，这种发展努力可能是复杂且耗时的，然而将是从本公开中获益的所属领域的技术人员从事的设计、构造和制造的例程。
14.如前文所述，存储器装置可使用某些信号(例如芯片选择(cs)信号)来唤醒存储器装置的某些方面，例如时钟传播。此唤醒可保持，直到接收到的命令被解码为止，传播通过命令管线的至少一部分，且传回到时钟选通电路系统为止。然而，完全基于此信号的方案无法区分使用突发时钟的突发命令与不使用突发时钟的非突发命令。因此，突发时钟可针对突发和非突发命令两者保持接通，直到整个命令在发射通过管线之后被解码为止。然而，非突发命令期间的突发时钟运行可浪费电力，因为存储器装置中可能频繁地利用非突发命令。实情为，可部署双阶段方案，其利用针对初始唤醒的信号，持续短于使整个命令传播通过管线并对其进行解码所必需的持续时间的持续时间。实情为，当基于命令的一部分(例如第一循环)进行次要保持唤醒分析时，可使用较短的唤醒。举例来说，突发命令针对命令的一部分(例如第一循环)中的一数目(例如2个)的位可具有第一共同值(例如1-0)，且非突发命令针对所述命令的所述部分中的一数目的位可具有第二共同值。可读取所述命令的此部分，而不等待完整命令或传播通过命令管线。实情为，命令接口/时钟输入可查看局部命令的一部分，且确定所述命令可能是突发命令还是非突发命令。基于传入命令是来自包含突发命令的命令的子集的确定，存储器装置可应用次要保持唤醒过程，其保持传播时钟，直到可从命令管线接收维持信号为止。然而，如果传入命令是来自仅包含非突发命令的命令的
子集，那么存储器装置可在初始持续时间之后停止传播时钟，而不是等待直到可从命令管线接收到维持信号为止。归因于非突发命令中的不必要的时钟传播，突发时钟上此较低数目的默认脉冲以及过程中时钟传播的较早停用可降低存储器装置的功耗。
15.现在转而参看各图，图1是示出存储器装置10的某些特性的简化框图。具体来说，图1的框图是示出存储器装置10的某些功能性的功能框图。根据一个实施例，存储器装置10可为第五代双数据速率同步动态随机存取存储器(ddr5 sdram)装置。与先前各代ddr sdram相比，ddr5 sdram的各种特征使功耗减少、带宽更多且存储容量更多。
16.存储器装置10可包含数个存储器存储体12。举例来说，存储器存储体12可以是ddr5 sdram存储器存储体。存储器存储体12可提供在布置于双列直插式存储器模块(dimms)上的一或多个芯片(例如，sdram芯片)上。每一dimm可包含数个sdram存储器芯片(例如，x8或x16存储器芯片)，如将了解。每一sdram存储器芯片可包含一或多个存储器存储体12。存储器装置10表示具有若干个存储器存储体12的单个存储器芯片(例如，sdram芯片)的一部分。对于ddr5，存储器存储体12可进一步被布置成形成存储体组。举例来说，对于8千兆字节(gb)ddr5 sdram，存储器芯片可包含16个存储器存储体12，其布置成8个存储体组，每一存储体组包含2个存储器存储体。对于16gb ddr5 sdram，存储器芯片可例如包含32个存储器存储体12，其布置成8个存储体组，每一存储体组包含4个存储器存储体。取决于整个系统的应用和设计，可利用存储器装置10上的存储器存储体12的各种其它配置、组织和大小。
17.存储器装置10可包含命令接口14和输入/输出(i/o)接口16。命令接口14经配置以提供来自外部装置(未示出)的数个信号(例如，信号15)，所述外部装置例如是处理器或控制器。处理器或控制器可将各种信号15提供到存储器装置10以促进待写入到存储器装置10或从存储器装置10读取的数据的发射和接收。
18.如将了解，命令接口14可包含数个电路，例如时钟输入电路18和命令地址输入电路20，例如以确保对信号15的恰当处置。命令接口14可从外部装置接收一或多个时钟信号。一般来说，双数据速率(ddr)存储器利用差分对的系统时钟信号，在本文中被称作真时钟信号(clk_t)和反转(bar)时钟信号(clk_b)。ddr的正时钟边沿指代上升真时钟信号clk_t与下降反转时钟信号clk_b交叉的点，而负时钟边沿指示下降真时钟信号clk_t的转变和反转时钟信号clk_b的上升。命令(例如读取命令、写入命令等)通常在时钟信号的正边沿上进入，且数据是在正和负时钟边沿两者上发射或接收。
19.时钟输入电路18接收真时钟信号(clk_t)和反转时钟信号(clk_b)，且产生内部时钟信号clk。将内部时钟信号clk供应给内部时钟产生器，例如延迟锁定环路(dll)电路30。dll电路30基于所述接收到的内部时钟信号clk产生内部时钟信号lclk。将内部时钟信号lclk供应到例如i/o接口16，且内部时钟信号lclk用作用于确定读取数据的输出时序的时序信号。时钟输入电路18还可包含选通电路系统，其经配置以选通所述接收到的时钟到内部时钟的传播，以防止移动存储器装置10中的电容器的电压且耗费电力。因此，除非将使用内部时钟，否则时钟输入电路18可利用时钟选通来阻止内部时钟的传播。
20.当传播时，内部时钟信号clk也可提供到存储器装置10内的各种其它组件，且可用以产生各种额外内部时钟信号。举例来说，可将内部时钟信号clk提供给命令解码器32。命令解码器32可从命令总线34接收命令信号，并且可对命令信号进行解码以提供各种内部命
令。举例来说，命令解码器32可通过总线36向dll电路30提供命令信号，以协调内部时钟信号lclk的产生。内部时钟信号lclk可用于例如通过io接口16对数据进行计时。
21.此外，命令解码器32可对命令进行解码，例如读取命令、写入命令、模式寄存器设定命令、激活命令等，且经由总线路径40提供对与所述命令对应的特定存储器存储体12的存取。如将了解，存储器装置10可包含各种其它解码器，例如行解码器和列解码器，以促进对存储器存储体12的存取。在一个实施例中，每一存储器存储体12包含存储体控制块22，所述存储体控制块提供必需的解码(例如，行解码器和列解码器)以及其它特征，例如时序控制和数据控制，以促进来往于存储器存储体12的命令的执行。
22.存储器装置10基于从例如处理器的外部装置接收到的命令/地址信号，执行例如读取命令和写入命令的操作。在一个实施例中，命令/地址总线可以是用于容纳命令/地址信号(ca《13:0》)的14位总线。使用时钟信号(clk_t和clk_b)将命令/地址信号定时到命令接口14。命令接口可包含命令地址输入电路20，其经配置以通过例如命令解码器32接收和发射命令，以提供对存储器存储体12的存取。另外，命令接口14可接收芯片选择信号(cs_n)。cs_n信号使得存储器装置10能够处理传入ca《13:0》总线上的命令。对存储器装置10内的特定存储器存储体12的存取是通过命令编码在ca《13:0》总线上。
23.另外，命令接口14可被配置成接收数个其它命令信号。举例来说，可提供裸片终止上的命令/地址(ca_odt)信号以促进存储器装置10内的恰当阻抗匹配。举例来说，复位命令(reset_n)在加电期间可用于使命令接口14、状态寄存器、状态机等复位。命令接口14也可接收命令/地址反相(cai)信号，可提供所述命令/地址反相信号以例如取决于特定存储器装置10的命令/地址路由，而使命令/地址总线上的命令/地址信号ca《13:0》的状态反相。还可提供镜像(mir)信号以促进镜像功能。基于特定应用中的多个存储器装置的配置，mir信号可用于多路复用信号，使得其可调换以用于实现信号到存储器装置10的某一路由。还可提供用于促进存储器装置10的测试的各种信号，例如，测试启用(ten)信号。举例来说，ten信号可用于将存储器装置10置于测试模式以进行连接性测试。
24.命令接口14还可用于针对可检测的某些错误将警告信号(alert_n)提供到系统处理器或控制器。举例来说，警告信号(alert_n)可在检测到循环冗余校验(crc)错误的情况下从存储器装置10发射。也可产生其它警告信号。此外，用于从存储器装置10发射警告信号(alert_n)的总线和引脚可在某些操作期间用作输入引脚，所述操作例如如上文所描述的使用ten信号执行的连接性测试模式。
25.通过io接口16发射和接收数据信号44，可利用上文所论述的命令和计时信号，将数据发送到存储器装置10和从所述存储器装置发送数据。更具体地说，数据可经由数据路径46发送到存储器存储体12或从存储器存储体12检索，所述数据路径包含多个双向数据总线。通常被称作dq信号的数据io信号通常在一或多个双向数据总线中发射和接收。对于例如ddr5 sdram存储器装置的某些存储器装置，io信号可划分成上部和下部字节。举例来说，对于x16存储器装置，io信号可分成例如对应于数据信号的上部字节和下部字节的上部io信号和下部io信号(例如，dq《15:8》和dq《7:0》)。
26.为了允许存储器装置10内的较高数据速率，例如ddr存储器装置的某些存储器装置可利用数据选通信号，通常被称作dqs信号。通过发送数据的外部处理器或控制器(例如，用于写入命令)或通过存储器装置10(例如，用于读取命令)来驱动dqs信号。对于读取命令，
dqs信号实际上是具有预定模式的额外数据输出(dq)信号。对于写入命令，dqs信号被用作时钟信号以捕获对应的输入数据。如同时钟信号(clk_t和clk_b)，可提供dqs信号作为数据选通信号的差分对(dqs_t和dqs_b)，以在读取和写入期间提供差分对信令。对于例如ddr5 sdram存储器装置的某些存储器装置，dqs信号的差分对可分成上部数据选通信号和下部数据选通信号(例如，udqs_t和udqs_b；ldqs_t和ldqs_b)，其对应于例如发送到存储器装置10和从存储器装置10发送的数据的上部字节和下部字节。
27.还可通过io接口16将阻抗(zq)校准信号提供给存储器装置10。可将zq校准信号提供到参考引脚，并且zq校准信号用于通过在工艺、电压和温度(pvt)值的改变中调整存储器装置10的上拉和下拉电阻器来调谐输出驱动器和odt值。因为pvt特性可能影响zq电阻器值，所以zq校准信号可提供到zq参考引脚以用于调整电阻而将输入阻抗校准到已知值。如将了解，精密电阻器一般耦合在存储器装置10上的zq引脚与存储器装置10外部的gnd/vss之间。此电阻器充当用于调整内部odt以及io引脚的驱动强度的参考。
28.另外，可通过io接口16将环回信号(loopback)提供到存储器装置10。环回信号可在测试或调试阶段期间，用于将存储器装置10设置成一种模式，其中信号通过同一引脚环回通过存储器装置10。举例来说，环回信号可用于设置存储器装置10以测试存储器装置10的数据输出(dq)。环回可包含数据引脚和选通两者或可能仅包含数据引脚。这一般既定用于监视在io接口16处由存储器装置10捕获的数据。
29.如将了解，例如电力供应器电路(用于接收外部vdd和vss信号)、模式寄存器(用于定义可编程操作和配置的各种模式)、读取/写入放大器(用于在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等各种其它组件也可并入到存储器装置10中。因此，应理解，仅提供图1的框图以突出显示存储器装置10的某些功能特征来辅助后续详细描述。
30.图2是可实施于命令接口14命令解码器32和/或命令总线34中的时钟控制电路系统50的框图。如所示出，时钟控制电路系统50在时钟选通电路系统58处接收时钟54和唤醒信号56。时钟54可为在图1中的命令接口14处接收到的clk_t或clk_c。唤醒信号56可包含在命令接口14处接收到的任何信号。举例来说，唤醒信号56可为从外部装置(例如主机处理器)接收到的针对正选定的存储器装置10的特定芯片的特定cs_n信号(例如高或低)。
31.时钟选通电路系统58可位于时钟输入电路18中和/或附近，且用以停止内部时钟62的不必要的传播(例如在非突发命令期间)。内部时钟62可为图1所示的内部时钟，其从命令接口14发射到命令解码器32和dll电路30。时钟选通电路系统58可接收时钟54作为原始时钟，且可防止时钟54作为内部时钟62传播，直到接收到唤醒信号56为止。
32.在接收到唤醒信号56之后，时钟选通电路系统58传播时钟54作为内部时钟62，持续某一时间周期。所述时间周期由保持唤醒电路系统60设定。保持唤醒电路系统60使时钟选通电路系统58保持传播时钟54作为内部时钟62，持续原始时钟的数个循环。举例来说，保持唤醒电路系统60可包含数个移相器，其经配置以使数个重叠信号从单个信号移位出来。多个相位可组合到一起，使得它们一起工作以在相位中的任何一者被断言时，使传播保持在作用中。因此，原始信号的相位数和/或宽度可控制传播可在多长时间内保持在作用中。除移相机构之外或替代地，保持唤醒电路系统60可包含计数器，其经配置以对原始时钟的循环数进行计数，其在已达到阈值数目的循环之后，致使保持唤醒电路系统60停止内部时
钟62的传播。
33.不管用以使传播保持在作用中持续所述时间周期的机构如何，可将时间周期设定为对于将在突发命令解码器/移位器管线64中从命令位66解码的命令来说足够，且对于维持信号68基于经解码的命令位66从突发命令解码器/移位器管线64返回到时钟选通电路系统58来说足够。维持信号68使突发命令操作能够在默认时间周期过去后继续使用突发时钟。突发命令解码器/移位器管线64可包含用以使命令移位的等待时间移位器、命令总线34和/或命令解码器32。命令位66可为在存储器装置10处从主机处理器接收到的命令/地址位的一部分。一旦命令已解码且进入突发命令移位器管线64，突发命令解码器/移位器管线64就可在经解码的命令是利用突发时钟的突发命令时返回维持信号68。然而，维持信号68可花费相对较长的时间(例如7到10个时钟循环)发射回到时钟选通电路系统58，从而要求保持唤醒电路系统60使内部时钟62保持传播默认持续其中即使对于非突发命令也可能接收到维持信号68的持续时间。此长传播可归因于解码整个命令所需的时间周期、供存储器装置10(例如掉电或换低档模式)延迟解码的各种并发模式，等等。
34.如所示出，时钟控制电路系统50无法区分突发命令与非突发命令。图3是不管接收到的命令是突发命令还是非突发命令均可存在于时钟控制电路系统50中的信号的时序图80。时序图80包含对应于唤醒信号56的线82以及对应于时钟54的线84。时序图80还包含使用移相从单个信号(例如唤醒信号56)产生的重复信号86、88、90和92。在所示出的实施例中，为简单起见省略额外的重复信号。重复信号86、88、90和92(以及任何其它类似产生的信号)中的每一者组合到一起以形成栅极信号，由线94示出，其由时钟选通电路系统58用于启用对应于线96的内部时钟62的传播，在唤醒信号56的脉冲之后持续特定时间。举例来说，可将栅极信号施加到时钟选通电路系统58中的晶体管的栅极。使用组合的信号来延展唤醒信号56的脉冲，持续足够长的持续时间，以确保维持信号68在停止传播之前可从突发命令解码器/移位器管线64接收回来。然而，如前文所述，此延长的周期可导致存储器装置10消耗电力来传播内部时钟62，即使对于其中此类传播为不必要的非突发命令也是如此。
35.实情为，在唤醒信号56之后继续传播可分两个步骤执行：缩短的默认持续时间以及第二阶段延长的持续时间。通过确定命令是否为仅使用所述命令的一部分(例如2个循环中的1个)的突发命令，默认值可短于从突发命令解码器/移位器管线64接收维持信号68所必需的时间。在整个命令被解码之前，可为特定模式检查所述命令的所述部分，且将其传播通过突发命令解码器/移位器管线64。
36.对于一些类型的存储器装置10，例如ddr5装置，突发命令或非突发命令针对用于非突发命令的位的一部分可具有共用模式。举例来说，非突发命令序列可仅包含非突发命令(例如激活和预充电命令)，用以满足存储器装置10的行活动时间(tras)和行预充电时间(trp)。当接收到这些非突发命令时，存储器装置10不一定需要传播内部时钟62，直到接收到维持信号68为止。因此，当在所述位的所述部分中辨识到对应于非突发命令的非突发模式时，存储器装置10可区分突发与非突发命令，以针对非突发命令比针对突发命令更快速地切断内部时钟的传播。可执行此切断，而不等待维持信号68和/或在突发命令解码器/移位器管线64中的潜在命令的完整解码之前，以增加存储器装置10的电力效率。
37.除识别非突发命令的模式之外或替代地，存储器装置10可从对应于潜在地具有至少一个突发模式命令的命令群组的命令的一部分(例如多循环命令的第一循环)识别突发
模式。实际上，在一些实施例中，至少一个非突发命令(例如模式寄存器写入)可包含于所述群组中，且加旗标为潜在地突发命令致使存储器装置10传播用于非突发命令的内部时钟62。然而，如果针对所述部分的至少一些模式(例如高接着低位模式)可仅识别非突发命令，那么归因于具有内部时钟62的减小数目个默认循环(例如3个循环而不是默认的7到10个循环)的至少一些非突发命令在存储器装置10接收到唤醒信号56的脉冲之后传播，电力效率仍可针对存储器装置10增强。实际上，可对与突发命令共享所述部分的模式的非突发命令的一些此类操作进行分组，使得此类群组中包含罕见操作，以减少具有内部时钟62的非突发命令传播直到在时钟选通电路系统58处接收回来维持信号68为止的发生次数。
38.图4是时钟控制电路系统100的框图，所述时钟控制电路系统利用两部分保持唤醒方案，来传播内部时钟62以减少用于在存储器装置10处接收到的至少一些非突发命令的内部时钟的传播。如所示出，时钟控制电路系统100类似于时钟控制电路系统50，不同之处在于时钟控制电路系统100利用主要保持唤醒电路系统(pka)102和次要保持唤醒电路系统(ska)104，而不仅仅利用基于唤醒信号56的单独保持唤醒电路系统60。具体地说，pka 102和ska 104可用于使用关于保持唤醒电路系统60论述的任何一种技术来延展唤醒信号56。pka 102接收唤醒信号56，且使内部时钟62保持传播持续默认量的时间(例如时钟54的3个循环)。举例来说，唤醒信号56可由pka 102延展，以使内部时钟62保持传播持续默认时间周期。然而，不同于保持唤醒电路系统60，pka 102使内部时钟62在接收到唤醒信号56之后保持传播的默认时间量小于足以使突发命令解码器/移位器管线64能够解码所述命令并返回维持信号68的时间量(例如时钟54的7到10个循环)。
39.在pka 102在接收到唤醒信号56之后保持时钟传播的时间期间，第二阶段唤醒电路系统106可接收命令位108的子集。所述子集可为在命令接口14处接收到的命令/地址位(例如具有14个位)的一部分(例如具有两个位(b01)的第一循环)。第二阶段唤醒电路系统106可识别是否仅非突发命令具有在所述部分中发现的模式，或是否任何突发命令均具有在所述部分中发现的模式。如果仅非突发命令具有所述模式。可进行此模式匹配而无需完整解码，由于可在不知道是否为存储器装置10激活掉电或换低档模式的情况下进行此确定，从而使得能够确定是否延展唤醒信号56，持续足以使突发命令解码器/移位器管线64能够解码所述命令且返回维持信号68的持续时间。
40.当命令位108的子集中的模式与突发命令(例如不仅是非突发命令)匹配时，第二阶段唤醒电路系统106将第二阶段唤醒信号110发射到ska 104，其延展唤醒信号56超出使用pka 102基于第二阶段唤醒信号110的断言而执行的延展。或者，第二阶段唤醒电路系统106可默认经由ska 104将唤醒信号56延展到较长的持续时间，除非所述模式不与任何突发命令模式匹配，从而导致第二阶段唤醒信号110的断言，以致使ska 104停用使唤醒信号56延展到较长的持续时间。
41.如上所述，时钟选通电路系统100可区分突发与非突发命令，用于确定将唤醒信号56延展多长时间。图5是其中时钟选通电路系统100为非突发命令延展唤醒信号56的时序图120。时序图80包含对应于唤醒信号56的线122以及对应于时钟54的线124。时序图120还包含对应于非突发命令的线。时序图120进一步包含对应于内部时钟62的线128。如所示出，内部时钟62传播持续三个循环。然而，此持续时间可以是短于使突发命令解码器/移位器管线64解码所述命令并返回维持信号68所必需的时间的任何合适持续时间。实情为，可将此持
续时间设定为足以确保非突发写入命令被锁存以使其对应的函数完成的较短持续时间。归因于循环的减少，使用较短持续时间可改进电力效率。举例来说，所传播的循环从7到10个循环减少到3个循环可使所传播的时钟循环的数目减少超过50％，从而产生电力效率的对应节省。
42.图6是其中时钟选通电路系统100为一或多个突发命令延展唤醒信号56的时序图140。时序图140包含对应于唤醒信号56的线142以及对应于时钟54的线144。时序图140还包含使用移相从单个信号(例如唤醒信号56)产生的重复信号146、148和150。在所示出的实施例中，为简单起见省略额外的重复信号。重复信号146、148和150(以及任何其它类似产生的信号)中的每一者组合到一起以形成栅极信号的至少一部分，其由时钟选通电路系统58用于启用内部时钟62的传播，在唤醒信号56的脉冲之后持续特定时间。换句话说，使用组合的信号来延展唤醒信号56的脉冲作为栅极信号，持续适合于突发和非突发命令的默认持续时间。当ska 104确定应使用延长的持续时间时，其中所述延长的持续时间足以确保在停止内部时钟62的传播之前，维持信号68能够从突发命令解码器/移位器管线64接收回来。在此事件中，ska 104可输出对应于位置152的脉冲，其经配置以延长传播持续延长的持续时间。延长的持续时间信号和默认信号可组合并作为栅极信号施加。栅极信号可具有使用pka 102中的延展产生的第一部分(例如前3个时钟循环)，以及使用ska 104中的延展产生的第二部分(例如后续4到7个时钟循环)。换句话说，时钟选通电路系统100可延展唤醒信号56，针对所有命令持续所述第一部分的持续时间，且当模式与至少一些突发命令匹配时，将唤醒信号56延展到包含所述第二部分的持续时间，以确保突发命令得到恰当处置。时序图140示出“无间隙”突发操作，其中从解码器/移位器管线64返回的对应于线154的维持信号68在整个突发长度均为高，从而维持线156上的连续时钟脉冲串。
43.在图3和5中，接收唤醒信号56的单个脉冲。然而，图6示出唤醒信号56的对应于连续命令的多个脉冲。在一些实施例中，可以某一频率或低于某一频率(例如每8个时钟循环)接收所述命令。通过此最小距离隔开的命令可被称为命令之间无间隙的无间隙突发。如所示出，归因于无间隙突发，维持信号68和脉冲158、160、162、164、166和168致使栅极计时电路系统100创建连续启用包络，其中借助于将ska 104用于每一脉冲158、160、162、164、166和168，内部时钟62不中断运行通过较长的持续时间。如可理解，在接收到并解码命令和/或执行对应功能之后，在一些持续时间遍次后可解除断言维持信号68。然而，脉冲158、160、162、164、166和168可在前一脉冲之后较多出现，在此之前，持续时间推移，从而致使维持信号68保持断言，使无间隙操作保持无损。换句话说，为非突发命令实现电力节省对突发命令的操作可几乎不导致变化。
44.此外，尽管存储器装置10的一些实施例，例如ddr5，可具有指定的特殊掉电模式，其中在掉电期间维持非目标命令功能性/裸片上终止。在这些模式或其它模式下，可停用某些命令/地址输入缓冲器(例如ca《1》)。如果停用的命令/地址输入缓冲器用于本文所论述的减少的命令解码技术，那么第二阶段唤醒电路系统106可致使唤醒信号56的所有脉冲延展到较长的持续时间，因为可在此类模式期间，阻断此类减少的命令解码。
45.虽然上文论述各种逻辑低和/或逻辑高断言极性，但可在一些实施例中使这些极性中的至少一些倒转。此外，在一些实施例中，如本文中所论述的逻辑门可置换为类似逻辑功能，例如反相器置换成单个nand门或其它类似改变。
46.虽然本公开可出现各种修改和替代形式，但具体实施例已在附图中通过举例方式展示且在本文中详细描述。然而，应理解，本公开并不希望限于所公开的特定形式。实际上，本公开意图涵盖属于如由所附权利要求书限定的本公开的精神和范围内的所有修改、等效物和替代方案。
47.本文中呈现且要求的技术经参考且应用于具有实践性质的实质对象和具体实例，所述实质对象和具体实例以可论证方式改进本技术领域且因此不是抽象的、无形的或纯理论的。此外，如果附加到本说明书的末尾的任何权利要求含有表示为“用于[执行][功能]
…
的构件”或“用于[执行][功能]
…
的步骤”的一或多个要素，那么希望根据35u.s.c.112(f)来解读此类要素。然而，对于含有以任何其它方式指定的要素的任何权利要求，不期望根据35u.s.c.112(f)解读此类要素。