低形成电压非易失性存储器(NVM)的制作方法

低形成电压非易失性存储器(nvm)
技术领域
1.本技术涉及非易失性存储器(nvm)，并且更具体地涉及低形成电压阻性随机存取存储器(reram或rram)设备及其形成方法。


背景技术：

2.非易失性存储器(nvm)是一种即使在已经被电力循环(power cycled)之后也可以检索所存储的信息的计算机存储器。相反，易失性存储器需要恒定的功率以便保持数据。电阻式随机存取存储器(reram或rram)是通过改变电介质材料(通常被称为忆阻器)上的电阻来工作的nvm的类型。基本思想是，可以使通常绝缘的介电材料通过在施加足够高的电压之后形成的细丝(filament)或导电路径而导电。导电路径可以由不同的机制引起，包括空位或金属缺陷迁移。一旦形成细丝，其可以由另一电压重置(断开，导致高电阻)或设置(重新形成，导致较低电阻)。
3.介电金属氧化物(诸如，例如氧化铪)的典型细丝形成电压为3伏特至3.5伏特。这种高细丝形成电压与现有的reram设备不兼容。例如，现有的14nm的reram设备需要约2伏特或更小的形成电压。
4.在一些reram设备中，等离子体处理工艺可以用于由于天线效应而在reram中预形成细丝。贯穿本技术使用术语“天线效应”(antenna effect)来描述在处理期间在电子电路部件的隔离模式中的电荷累积效应。这种电荷累积经常由于在等离子体处理过程中产生的电荷而发生。这些电荷随后经由暴露的金属表面收集并开始以隔离模式累积。电荷的这种累积可引起电压差。然后，如果设备被放置在两个不同的隔离节点之间，则可以将某个电压施加到设备。电压差可最终导致电流流动或在装置上施加电应力。在这种reram设备中，顶部电极和底部电极连接到长导电焊盘或长线以在等离子体处理期间收集电荷，但是总面积是不平衡的并且使用天线效应引起跨介电金属氧化物的软击穿。作为这种reram设备的永久部件的大导电焊盘或导线惩罚设备设计的区域。
5.在其他reram设备中，可以使用除氧材料如稀土元素获得低形成电压或形成自由电压reram设备。在reram设备内使用除氧材料通常与在后段制程(beol)中存在的材料不相容。
6.因此，需要提供解决上述用于传统低形成电压reram设备的各种问题中的一个或多个的低形成电压reram。


技术实现要素：

7.通过在互连介电材料层上形成一对牺牲导电焊盘来提供低形成电压nvm设备，互连介电材料层嵌入一对第二导电结构和图案化材料堆叠。牺牲导电焊盘中的一个具有第一区域并接触第二导电结构中的一个的表面，该第二导电结构中的一个的表面接触下面的第一导电结构的表面，并且牺牲导电焊盘中的另一个具有第二区域并接触第二导电结构中的另一个的表面，该第二导电结构中的另一个的表面接触图案化材料堆叠体的顶部电极的表
面。执行等离子体处理以诱导天线效应且将图案化材料堆叠的介电切换材料转换成导电细丝。在等离子体处理之后，去除该对牺牲导电焊盘。
8.在本技术的一个方面，提供了一种非易失性存储器(nvm)设备。在一个实施例中，nvm设备包括嵌入到第一互连介电材料层中的第一导电结构。电阻式随机存取存储器(reram)设备位于第一导电结构上，其中reram设备包括底部电极、由介电转换材料构成的导电细丝和顶部电极。第二互连介电材料层位于第一互连介电材料层之上并嵌入reram设备。根据本技术，第二互连介电材料层包含其中存在凹陷部的波状上表面。一对第二导电结构存在于所述第二互连介电材料层中，其中所述一对第二导电结构中的所述第二导电结构中的接触所述第一导电结构的表面，并且所述一对第二导电结构中的所述第二导电结构中的另接触所述reram设备的所述顶部电极的表面。
9.在本技术的另一方面，提供了一种形成非易失性存储器(nvm)设备的方法。在一个实施例中，该方法包括在第一导电结构的表面上形成底部电极，该第一导电结构被嵌入在第一互连介电材料层中。然后在底部电极上形成图案化的材料堆叠体，该图案化的材料堆叠体从底部到顶部包括介电转换材料和顶部电极。然后在所述第一互连介电材料层之上形成第二互连介电材料层，其中，所述图案化的材料堆叠嵌入在所述第二互连介电材料层中。接下来，在第二互连介电材料层中形成一对第二导电结构，其中该对第二导电结构中的第二导电结构中的一个接触第一导电结构的表面，并且该对第二导电结构中的第二导电结构中的另一个接触图案化材料堆叠的顶部电极的表面。然后在所述第二互连介电材料层上形成一对牺牲导电焊盘，其中，所述一对牺牲导电焊盘中的牺牲导电焊盘具有第一区域并且接触所述一对第二导电结构中的第二导电结构的表面，所述第二导电结构的表面接触所述第一导电结构的表面，以及所述一对牺牲导电焊盘中的所述牺牲导电焊盘中的另一个牺牲导电焊盘具有第二区域，所述第二区域不同于(即，大于或小于)第一区域并且接触所述一对第二导电结构中的第二导电结构的表面，所述第二导电结构的表面接触所述图案化材料堆叠的顶部电极的表面。接下来，执行等离子体处理以引起天线效应并且将介电转换材料转换成reram设备的导电细丝，该reram设备进一步包括底部电极和顶部电极。在形成导电细丝之后，从第二互连介电材料层去除该对牺牲导电焊盘。
附图说明
10.图1是根据本技术的实施方式能够采用的beol结构的截面图，beol结构包括底部电极，底部电极位于嵌入在第一互连介电材料层中的第一导电结构的表面上。
11.图2是在形成电介质开关层和顶部电极层之后的图1的beol结构的截面图。
12.图3是图2的beol结构在顶部电极层上形成电介质硬掩模层之后的截面图。
13.图4是在电介质硬掩模层的表面上形成图案化的光致抗蚀剂掩模之后的图3的beol结构的截面图。
14.图5是图4的beol结构在对电介质硬掩模层、顶部电极层和电介质切换层进行图案化以提供电介质硬掩模层的剩余部分、顶部电极层的剩余部分和电介质切换层的剩余部分的图案化材料堆叠并且去除图案化的光致抗蚀剂掩模之后的截面图。
15.图6是在图案化的材料堆叠的侧壁上形成电介质间隔体之后的图5的beol结构的截面图。
16.图7是在第一互连介电材料层之上形成第二互连介电材料层之后的图6的beol结构的截面图，其中，包含图案化材料堆叠的介电间隔件嵌入在第二互连介电材料层中。
17.图8是在第二互连介电材料层中形成一对第二导电结构之后的图7的beol结构的截面图，其中，该对第二导电结构中的一个第二导电结构接触第一导电结构的表面，并且该对第二导电结构中的另一个第二导电结构接触图案化材料堆叠的顶部电极层的剩余部分的表面。
18.图9是在第二互连介电材料层和该对第二导电结构两者上形成导电含金属焊盘层之后的图8的beol结构的截面图。
19.图10是图9的beol结构在图案化导电含金属焊盘层以提供一对牺牲导电焊盘之后的截面图，其中，该对牺牲导电焊盘中的这些牺牲导电焊盘之一具有第一区域并且接触该对第二导电结构中的该第二导电结构的与该第一导电结构的该表面相接触的表面，以及所述一对牺牲导电焊盘中的所述牺牲导电焊盘中的另一个牺牲导电焊盘具有第二区域，所述第二区域不同于(即，大于或小于)第一区域并且接触所述一对第二导电结构中的第二导电结构的表面，所述第二导电结构的表面接触所述图案化材料堆叠的顶部电极层的剩余部分的表面。
20.图11是在执行等离子体处理以诱导天线效应并形成reram设备的导电细丝之后的图10的beol结构的截面图。
21.图12是在去除该对牺牲导电焊盘之后的图11的beol结构的截面图。
22.图13是在形成介电加盖层之后的图12的beol结构的截面图。
具体实施方式
23.现在将参考下面的讨论和本技术所附的附图更详细地描述本技术。要注意的是，提供本技术的附图仅仅用于说明的目的，并且因此，附图未按比例绘制。还应注意，相同和对应的元件由相同的附图标记指代。
24.在以下描述中，阐述了许多具体细节，例如具体结构、部件、材料、尺寸、处理步骤和技术，以便提供对本技术的不同实施例的理解。然而，本领域普通技术人员将理解，可以在没有这些具体细节的情况下实践本技术的不同实施例。在其他情况下，为了避免使本技术模糊，未详细描述众所周知的结构或者处理步骤。
25.将理解，当作为层、区域或基板的元件被称为“在”另一元件“上”(on)或“上方”(over)时，其可直接在另一元件上，或者也可存在中间元件。相反，当元件被称为“直接在另一元件上”或“直接在另一元件上”时，则不存在中间元件。还应当理解的是，当元件被称为在另一元件“之下”(beneath)或“之下”(under)时，其可以直接在另一元件之下(beneath)或之下(under)，或者可以存在中间元件。相反，当元件被称为“直接在另一元件下方”(beneath)或“直接在另一元件下方
””
(under)时，则不存在中间元件。
26.注意，本技术的附图示出了其中存在nvm设备(即，低形成电压reram设备)的beol结构的存储器设备区域。beol结构的非存储器设备区域位于附图中所示的存储器设备区域的外围。非存储器设备区域可以包括其他beol设备，例如包括beol电阻器或互连结构。
27.现在参见图1，示出了可以根据本技术的实施例采用的beol结构，beol结构包括底部电极16，底部电极16位于嵌入在第一互连介电材料层10中的第一导电结构14的表面上。
在一些实施例中，扩散阻挡衬垫12可以位于第一导电结构14的侧壁和最底表面上。第一导电结构14、可选扩散阻挡衬垫12和第一互连介电材料层10共同地提供beol结构的互连层级ln，其中n是开始于a1的整数。
28.虽然未示出，互连层级ln存在于包括一个或多个cmos设备的线前端(feol)层级上。在一些实施例中(也未示出)，金属层级l
n-1
可以位于互连层级ln与feol层级之间。在一些实施例中，并且当n是1时，金属水平l
n-1
是线中间(mol)水平。在其他实施例中，并且当n是2、3、4等时，金属层级l
n-1
是位于互连层级ln下方的下互连层级。在任一实施例中，金属层级l
n-1
包括介电材料层，该介电材料层包含嵌入在其中的至少一个金属层级导电结构，该金属层级导电结构直接或间接地连接至存在于feol层级(也未示出)中的下层cmos设备(未示出)。
29.当n是1时，金属层级l
n-1
的介电材料层可以由mol介电材料构成，例如像二氧化硅、未掺杂的硅酸盐玻璃(usg)、氟硅酸盐玻璃(fsg)、硼磷硅酸盐玻璃(bpsg)、旋涂低k介电层、化学气相沉积(cvd)低k介电层或其任何组合。如贯穿本技术使用的术语“低k”表示具有小于4.0的介电常数的介电材料(在此表达的所有介电常数是在真空中测量的)。并且，在这样的实施例中(即，当n是1时)，至少一个金属层级导电结构是包括接触金属或接触金属合金的接触结构，接触金属或接触金属合金诸如例如钨(w)、钴(co)、铂(pt)、镍(ni)或其合金。
30.当n大于1时，金属层级l
n-1
的电介质材料层可以由互连电介质材料组成，诸如例如二氧化硅、倍半硅氧烷、包括s1、c、o和h原子的c掺杂氧化物(即，有机硅酸盐)、热固性聚亚芳基醚、或它们的多层。在本技术中使用术语“聚亚芳基”来表示通过键、稠环或惰性连接基团(例如像氧、硫、砜、亚砜、羰基以及类似物)连接在一起的芳基部分或惰性取代的芳基部分。并且，在这样的实施例中(即，当n大于1时)，至少一个金属层级导电结构由导电金属或导电金属合金组成。可用于本技术的导电材料的实例包括铜(cu)、铝(al)或钨(w)，而导电金属合金的实例是cu-al合金。
31.互连层级为ln的第一互连介电材料层10可由上述用于金属层级为l
n-1
的介电材料层的互连介电材料中的一个组成。可以利用诸如例如化学气相沉积(cvd)、等离子体增强化学气相沉积(pecvd)、化学溶液沉积、蒸发或原子层沉积(ald)的常规沉积工艺来形成第一互连介电材料层10。在一个实施例中，第一互连电介质材料层10可以具有从50nm到200nm的厚度(即，垂直高度)。第一互连介电材料层10的其他厚度是可能的，并且在本技术中可用作第一互连介电材料层10的厚度。
32.嵌入在第一互连介电材料层10中的第一导电结构14可由上述用于至少一个金属层级导电结构的导电金属或导电金属合金之一组成。提供第一导电结构14的导电金属或导电金属合金可以利用诸如cvd、pecvd、溅射、化学溶液沉积或电镀的常规沉积工艺来形成。在一个实施例中，采用自下而上的电镀工艺来形成提供第一导电结构14的导电金属或导电金属合金。
33.如上所述，并且在一些实施例中，扩散阻挡衬垫12沿着第一导电结构14的侧壁和最底部表面存在。在一些实施例(未示出)中，不存在扩散阻挡衬垫。扩散阻挡衬垫12由扩散阻挡材料(即，用作防止导电材料如铜扩散通过的阻挡物的材料)组成。可用于提供扩散阻挡衬垫12的扩散阻挡材料的实例包括但不限于ta、tan、ti、tin、ru、run、ruta、rutan、w或wn。在一些实施例中，扩散阻挡材料可以包括扩散阻挡材料的材料堆叠。在一个示例中，扩
散阻挡材料可以由ta/tan的叠层构成。扩散阻挡材料可以通过包括例如cvd、pecvd、ald、物理气相沉积(pvd)、溅射、化学溶液沉积或电镀的沉积工艺来形成。
34.可以利用本领域技术人员熟知的任何常规工艺来形成互连级ln。为了不使本技术的方法模糊，在本文中不提供用于形成互连层级ln的处理。在一个实施例中，镶嵌工艺可以用于形成互连层级ln。镶嵌工艺可以包括在电介质材料中形成开口，用含导电金属的材料填充开口，并且如果需要，执行平坦化工艺，例如，化学机械抛光(cmp)和/或研磨。
35.在一些实施例中，第一导电结构14具有与第一互连介电材料层10的最顶面共面的最顶面，并且如果存在的话，具有扩散阻挡衬垫12的最上面。
36.在形成互连层级ln之后，底部电极16形成在第一导电结构14的表面上；底部电极16与第一导电结构14形成界面。底部电极16具有小于第一导电结构14的面积的面积，使得第一导电结构14的一部分可用于随后的接触形成。底部电极16由贫氧导电材料构成，例如，cu、ta、tan、ti、tin、ru、run、ruta、rutan、co、cowp、con、w、wn或其任何组合。底部电极16可以具有从2nm到80nm的厚度；其他厚度是可能的，并且在本技术中可以用作底部电极16的厚度。底部电极16可通过例如溅射、电镀、无电电镀、ald、cvd、pecvd或pvd的沉积工艺形成。在一些实施例中，在沉积提供底部电极16的导电材料之后，可以进行深蚀刻工艺、平坦化工艺(例如，化学机械抛光)或图案化工艺(例如，光刻和蚀刻)。
37.在一些实施例中，如图1所示，底部电极16形成在第一导电结构14的最顶面上，并且底部电极16嵌入在电介质覆盖层18中。介电加盖层18可以由任何介电加盖材料构成，包括例如碳化硅(sic)、氮化硅(si3n4)、二氧化硅(sio2)、碳掺杂氧化物、氮和氢掺杂碳化硅(sic(n，h))或上述介电加盖材料中的至少一种的多层堆叠。提供介电加盖层18的介电加盖材料与第一互连介电材料层10在组成上不同。可以利用诸如cvd、pecvd、ald、化学溶液沉积或蒸发之类的沉积工艺来形成提供介电加盖层18的介电加盖材料。
38.在一个实施例中，介电加盖层18形成在整个互连层级ln上，包括第一互连介电材料层10、第一导电结构14以及扩散阻挡衬垫12(如果存在的话)。然后通过光刻和蚀刻在介电加盖层18中形成开口。形成在介电加盖层18中的开口物理暴露第一导电结构14的表面。接下来，将底部电极16形成到存在于介电加盖层18中的开口中。
39.在另一实施例中，通过沉积和图案化来形成底部电极16，并且此后，与底部电极16横向相邻地形成介电加盖层18。
40.在一些实施例中(未示出)，底部电极16可以形成在第一导电结构14的凹进表面上。第一导电结构14的凹陷包括凹陷蚀刻；如果扩散阻挡衬垫12存在于结构中，则凹陷蚀刻还可以使扩散阻挡衬垫12凹陷。在底部电极16形成在第一导电结构14的凹陷表面上的实施例中，可以从结构中省略电介质覆盖层18，并且底部电极16可以具有与第一互连电介质材料层10的最顶面共面或在其下方的最顶面。
41.现在参见图2，示出了在形成电介质切换层20l和顶部电极层22l之后的图1的beol结构。如图所示，电介质切换层20l接触至少底部电极16的至少一个表面。由此，电介质切换层20l与底电极16形成界面。
42.电介质切换层20l是诸如具有大于4.0的介电常数的电介质金属氧化物的电介质材料。电介质切换层20l在本技术的该点处是电绝缘的，并且在等离子体处理期间，电介质切换层20l被转换成导电的细丝。可用作电介质切换层20l的电介质金属氧化物的实例包括
但不限于氧化铪(hfox)、氧化钽(taox)、氧化钛(tiox)、氧化铝(a10x)或其组合。可以利用诸如cvd、pecvd、ald、化学溶液沉积或蒸发的沉积工艺来形成电介质切换层20l。电介质切换层20l可以具有从1nm到50nm的厚度；然而，可以考虑使用其他厚度作为电介质切换层20l的厚度。
43.顶部电极层22l(其与电介质切换层20l形成界面)可由上文针对底部电极16所提及的贫氧导电材料中的一者组成。在一个实施例中，顶部电极层22l由与提供底部电极16的贫氧导电材料在组成上相同的贫氧导电材料组成。在另一实施例中，顶部电极层22l由与提供底部电极16的贫氧导电材料在组成上不同的贫氧导电材料构成。顶部电极层22l可以具有2nm至80nm的厚度；其他厚度也是可能的，并且在本技术中可以用作顶部电极22l的厚度。顶部电极层22l可通过例如溅射、电镀、无电电镀、ald、cvd、pecvd或pvd的沉积工艺形成。
44.现在参考图3，示出了在顶部电极层22l上形成电介质硬掩模层24l之后的图2的beol结构。在一些实施例中，可以省略电介质硬掩模层24l的形成。当存在时，电介质硬掩模层24l是覆盖整个顶部电极层22l的连续层。电介质硬掩模层24l由例如二氧化硅、氮化硅、氮氧化硅或其任何组合等电介质硬掩模材料构成。可以利用诸如cvd、pecvd、ald、化学溶液沉积或蒸发的沉积工艺来形成电介质硬掩模层24l。介电硬掩模层24l可以具有从10nm至15nm的厚度；然而，可以考虑其他厚度作为介电硬掩模层24l的厚度。
45.现在参考图4，示出了在电介质硬掩模层24l的表面上形成图案化的光致抗蚀剂掩模26之后的图3的beol结构。图案化的光致抗蚀剂掩模26直接位于包括底部电极16的结构的区域之上并且用于限定电介质硬掩模层24l的剩余部分、顶部电极层22l的剩余部分和电介质切换层20l的剩余部分的柱形图案化的材料堆叠。所述图案化的光阻掩膜26由正性光刻胶、负性光刻胶或混合性光刻胶组成。可以通过沉积适当的光致抗蚀剂材料并且然后通过光刻法图案化沉积的光致抗蚀剂材料来形成图案化的光致抗蚀剂掩模26。
46.现在参考图5，示出了在图案化电介质硬掩模层24l、顶部电极层22l和电介质切换层20l以提供电介质硬掩模层24l的剩余部分(在下文中称为电介质硬掩模24)、顶部电极层22l的剩余部分(在下文中称为顶部电极22)和电介质切换层20l的剩余部分(在下文中称为介电转换材料20)的图案化材料堆叠并且去除图案化的光致抗蚀剂掩模26之后的图4的beol结构。
47.电介质硬掩模层24l、顶部电极层22l和电介质切换层20l的图案化包括诸如反应离子蚀刻(rie)或离子束蚀刻(ibe)的蚀刻工艺。电介质硬掩模层24l、顶部电极层22l和电介质切换层20l的图案化利用图案化的光致抗蚀剂掩模26作为蚀刻掩模。在图案已经转移到至少电介质硬掩模层24l中之后的任何时间，可以从beol结构中去除构图的光致抗蚀剂掩模26。可以利用常规的抗蚀剂剥离工艺(例如，灰化)来去除构图的光致抗蚀剂掩模26。在一些实施例中，湿式清洁工艺在形成图案化材料堆叠(20/22/24)之后。
48.在一些实施方式中并且如图5中所示，限定图案化材料堆叠(20/22/24)的各种元件/部件具有彼此垂直对准的侧壁。在一些实施例中，图案化材料堆叠(20/22/24)是圆柱形形状。在一些实施例中(并且如图5中所示)，图案化材料堆叠(20/22/24)的宽度可大于底部电极16的宽度。较大宽度的图案化材料堆叠(20/22/24)避免在图案化材料堆叠(20/22/24)的侧壁上的底部电极金属颗粒的再溅射，这可导致设备短路。在其他实施例中(未示出)，图案化的材料堆叠(20/22/24)的宽度可以与底部电极16的宽度相同；这还避免了将底部电极
金属颗粒再溅射到图案化的材料堆叠(20/22/24)的侧壁上。
49.现在参见图6，示出了在图案化的材料堆叠(20/22/24)的侧壁上形成电介质间隔体28之后的图5的beol结构。电介质间隔体28可以包括任何电介质间隔体材料，包括例如二氧化硅、氮化硅、氮氧化硅、sicn、sicon或其任何组合。提供电介质间隔体28的电介质间隔体材料可以在组成上与提供电介质硬掩模24的硬掩模材料相同或不同。电介质间隔体28可以通过沉积电介质间隔体材料、接着间隔体蚀刻来形成。
50.现在参考图7，示出了在第一互连介电材料层10之上形成第二互连介电材料层30之后的图6的beol结构，其中，第二互连介电材料层30在其中嵌入包含图案化材料堆叠(20/22/24)的介电隔离件28。第二互连介电材料层30可以包括上文针对第一互连介电材料层10提及的互连介电材料中的一种。在一个实施例中，第二互连介电材料层30可以由与提供第一互连介电材料层10的互连介电材料在组成上相同的互连介电材料组成。在另实施例中，第二互连介电材料层30可以由在组分上与提供第一互连介电材料层10的互连介电材料不同的互连介电材料组成。可以利用用于形成第一互连介电材料层10的上述沉积工艺之一来形成第二互连介电材料层30。第二互连介电材料层30具有大于图案化材料堆叠的厚度(20/22/24)的厚度。在一个实施例中，第二互连介电材料层30具有从50nm至500nm的厚度。第二互连介电材料层30形成beol结构的第二互连层级l
n 1
。
51.现在参见图8，示出了在第二互连介电材料层30中形成一对第二导电结构(32l、32r)之后的图7的beol结构，其中，所述一对第二导电结构(32l、32r)中的第二导电结构(即，第二导电结构32l)中的一个接触第一导电结构14的表面，并且一对第二导电结构(32l、32r)中的第二导电结构(即，第二导电结构32r)中的另一个接触图案化材料堆叠(20/22/24)的顶部电极层22l的剩余部分(即，顶部电极22)的表面。
52.该对第二导电结构(32l、32r)中的每个第二导电结构由上述用于第一导电结构14的导电金属或导电金属合金之一构成。在一些实施例中，所述一对第二导电结构(32l、32r)中的每个第二导电结构由与第一导电结构14在组成上相同的导电含金属材料构成。在其他实施例中，所述一对第二导电结构(32l、32r)中的每个第二导电结构由与第一导电结构14在组成上不同的导电含金属材料构成。
53.可以利用双镶嵌工艺或者在互连介电材料中形成导电结构的任何其他工艺来形成该对第二导电结构(32l、32r)中的每个第二导电结构。一对第二导电结构(32l、32r)中的每个第二导电结构具有与第二互连介电材料层30的最顶面共面的最顶面。
54.现在参见图9，示出了在第二互连介电材料层30和一对第二导电结构(32l、32r)两者上形成导电含金属焊盘层34之后的图8的beol结构。导电含金属焊盘层34可以由导电金属氮化物(例如，tan、tin、run、rutan、con、wn或其任何组合)组成。除了导电金属氮化物之外，或者除了导电金属氮化物之外，其他导电含金属材料也可以用作导电含金属焊盘层34。导电含金属焊盘层34与第二导电结构(32l、32r)在组成上不同。可以利用诸如溅射、电镀、化学镀、ald、cvd、pecvd或pvd之类的沉积工艺来形成导电含金属焊盘层34。导电含金属焊盘层34可以具有从5nm至50nm的厚度；尽管其他厚度被考虑并且可以用作导电含金属焊盘层34的厚度。
55.现在参见图10，示出了在对导电含金属焊盘层34进行图案化以提供一对牺牲导电焊盘(34l、34r)之后的图9的beol结构，其中，该对牺牲导电焊盘(34l、34r)中的一个牺牲导
电焊盘(即，焊盘34l)具有第一区域并且接触该对第二导电结构(32l、32r)中的接触第一导电结构14的表面的第二导电结构32l的表面，以及所述一对牺牲导电焊盘(34l，34r)中的牺牲导电焊盘(即，焊盘34r)中的另一个具有第二区域，所述第二区域不同(即，大于或小于第一区域)并且接触所述一对第二导电结构(32l，32r)中的第二导电结构32r的表面，所述第二导电结构32r的表面接触图案化材料堆叠(20/22/24)的顶部电极层(即，顶部电极22)的剩余部分的表面。图10示出了牺牲导电焊盘34r具有大于牺牲导电焊盘34l的第一区域的第二区域的实施例。在一些实施例中，牺牲导电焊盘34l的第一区域可以大于牺牲导电焊盘34r的第二区域。
56.导电含金属焊盘层34的图案化可以包括光刻和蚀刻。如上所述，牺牲导电焊盘34r的第二区域不同于(即，大于或小于)牺牲导电焊盘34l的第一区域。牺牲导电焊盘(34l、34r)之间的区域差异允许在随后执行的等离子体处理工艺期间使用天线效应跨介电转换材料20发生软电介质击穿。在一个实施例中，第二区域与第一区域的比率大于1.2。
57.应注意，在图案化导电含金属焊盘层34期间，凹口d1形成为邻近于该对第二导电结构(32l、32r)并且位于该对第二导电结构(32l、32r)之间的第二互连介电材料层30。因此，第二互连介电材料层30现在具有其中包含凹陷部d1的波状上表面。
58.现在参考图11，示出了在进行等离子体处理(pt)以引发天线效应并形成导电细丝20f之后图10的beol结构；图11中的箭头示出了等离子体处理的方向。导电细丝20f由切换介电材料20组成，由于原始切换介电材料20的介电击穿，切换介电材料20现在是导电的。导电细丝20f的导电特性是临时的和可逆的。底部电极16、导电细丝20f和顶部电极22共同形成本技术的reram设备。随后并且在使用期间，reram设备可以包括底部电极16、介电转换材料20和顶部电极22。reram设备位于beol中并且被嵌入各种电介质材料。
59.导电细丝20f是预成型的细丝。在本技术中，顶部电极22和底部电极16连接至长的牺牲导电垫(34l、34r)以在等离子体处理期间收集电荷，但是总面积不平衡并且利用天线效应引起跨切换介电材料20的软介电击穿。随后将大的牺牲导电焊盘(34l、34r)从结构中去除，从而消除由在最终结构中存在永久导电焊盘所引起的面积损失。此外，相比于在reram设备中形成现有技术细丝所需的3伏特或更大，本技术的预形成的导电细丝20f将形成电压降低至小于2伏特。
60.在本技术的一个实施例中，用于引起天线效应并形成导电细丝20f的等离子体处理可以包括等离子体处理，其中图10所示的beol结构经受等离子体处理，该等离子体处理包括气体，该气体包括但不限于氩气、氮气、氢气、氙气、氨气或它们的混合物。在一些实施例中，可用于本技术的等离子体工艺可以包括1毫托至3托的压力范围、0.1kw至10kw的等离子体功率、0伏特至50伏特的偏置电压和5秒至15分钟的持续时间。可使用电感耦合等离子体(icp)工具、电容耦合等离子体(ccp)工具或微波产生的等离子体工具来执行等离子体处理。
61.现在参见图12，示出了在去除该对牺牲导电焊盘(34l，34r)之后的图11的beol结构。可以利用材料去除工艺来去除该对牺牲导电焊盘(34l，34r)，该材料去除工艺在去除提供每个牺牲导电焊盘(34l，34r)的含导电金属的材料方面是选择性的。可以用于去除牺牲导电焊盘(34l，34r)的材料去除工艺包括化学机械抛光(cmp)、反应离子蚀刻(rie)或与中间湿法蚀刻工艺结合的rie。注意，在去除该对牺牲导电焊盘(34l，34r)之后，凹陷部d1保留
在第二互连介电材料层30中。
62.值得注意的是，图12示出了包括嵌入在第一互连介电材料层10中的第一导电结构14的本技术的nvm设备。电阻式随机存取存储器(reram)设备(16/20f/22)位于第一导电结构14上，其中，reram设备(16/20f/22)包括下电极16、由介电转换材料构成的导电细丝20f和上电极22。第二互连介电材料层30位于第一互连介电材料层10上并嵌入reram设备(16/20f/22)。根据本技术，第二互连介电材料层30包含具有存在于其中的凹陷部d1的波状上表面。一对第二导电结构(32l，32r)存在于第二互连介电材料层30中，其中所述一对第二导电结构(32l，32r)中的第二导电结构(即，导电结构32l)中的一个接触第一导电结构14的表面，并且所述一对第二导电结构(32l，32r)中的第二导电结构(即，导电结构34r)中的另一个接触reram设备(16/20f/22)的顶部电极22的表面。
63.现在参见图13，示出了在形成电介质加盖层36之后的图12的beol结构。介电加盖层36包含上文针对介电加盖层18提及的介电加盖材料中的一者。在一个实施例中，介电加盖层36由与介电加盖层18在组成上相同的介电加盖材料构成。在另一实施例中，介电加盖层36由与介电加盖层18在组成上不同的介电加盖材料构成。可利用上述用于介电加盖层18的沉积工艺之一来形成介电加盖层36。介电加盖层36可具有10nm至150nm的厚度。预期介电加盖层36的其他厚度且可用于本技术中。在一些实施例中，提供第三互连层级的第三互连介电材料层(未示出)形成在介电加盖层36上方。在一些实施例中，省略介电加盖层36。
64.虽然已经相对于其优选实施例具体示出和描述了本技术，但是本领域技术人员将理解，在不背离本技术的范围的情况下，可以对形式和细节做出前述和其他改变。因此，本技术旨在不限于所描述和展示的确切形式和细节，而是落入所附权利要求书的范围内。