具有波形沟道区域的碳化硅平面MOSFET的制作方法

具有波形沟道区域的碳化硅平面mosfet
技术领域
1.本公开涉及碳化硅功率半导体设备。更具体地说，本发明涉及能够承受高电压的平面碳化硅金属氧化物半导体场效应晶体管(mosfet)设备结构和布局。


背景技术：

2.高压场效应晶体管，也称为功率晶体管或功率半导体设备，在半导体领域是公知的。最常见的是，高压功率晶体管包括垂直晶体管设备结构，该结构包括延伸的漏极或漂移区，当设备处于“截止”状态时该延伸的漏区或漂移区支持所施加的高压。这种类型的功率晶体管通常用于功率转换应用，例如用于离线电源的ac/dc转换器、电机控制等。这些功率晶体管设备可以在高电压下被打开，并且在“截止”状态下实现高阻塞电压，同时在“导通”状态下使漏极和源极之间的电流的电阻(通常称为特定导通电阻(r
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))最小化。
3.功率mosfet通常基于硅和其它宽带隙半导体材料，例如碳化硅。碳化硅(sic)mosfet由于其优于相同设备面积的硅基设备的物理特性而有利地用于某些电子设备中。例如，已知sic mosfet与硅mosfet相比表现出较高的阻断电压、较低的r
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和较高的热导率。双注入金属氧化物半导体场效应晶体管(dmosfet)可以形成在sic衬底中。
4.许多功率mosfet采用包括延伸的漏极区的设备结构，当设备处于“截止”状态时，该漏极区支持或阻挡所施加的高电压(例如，几百伏或更高)。在传统的垂直功率mosfet设备结构中，半导体材料的外延层形成用于导通状态下的电流流动的扩展漏极或漂移区。栅极结构通常形成在衬底的顶部附近。对栅极施加适当的电压电位使得在体区中形成导电沟道，使得电流可以流过沟道，然后垂直向下流过半导体材料，即从设置源极区的衬底的顶表面向下到设置漏极区的衬底的底部。
5.垂直功率mosfet中的特定导通电阻(r
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)是沟道电阻、jfet电阻、漂移区电阻和衬底电阻的组合。沟道电阻是半导体材料、沟道宽度、沟道长度、操作条件(例如，漏极电流和电压)、载流子迁移率和单元间距的函数。为了在导通状态下获得最佳性能，希望使r
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最小化。在sic功率晶体管设备中，沟道电阻相对较高，载流子迁移率相对较低。然而，漂移区电阻是阻断电压的直接函数。因此，在小于约1200伏的电压下，沟道电阻支配r
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。过去的降低sic功率mosfet的导通电阻的方法通常需要复杂的处理步骤，包括沟槽、新技术或关于其它设备性能参数(例如击穿电压)的折衷。另外，通过减小沟道区的长度来降低r
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的尝试大部分不成功，因为其增加了降低设备的阻断电压的泄漏。
附图说明
6.参考以下附图描述本发明的非限制性和非穷举性实施例，其中除非另外指明，否则在各个视图中相同的附图标记指代相同的部件。
7.图1是具有蛇形或波形沟道区域的sic mosfet设备结构的示例性布局的俯视图。
8.图2是图1所示的sic mosfet设备布局沿切割线a-a'的示例性横截面侧视图。
9.图3是具有蛇形或波形区域的sic mosfet设备结构的另一示例性布局的俯视图。
10.图4是图3的示例性布局的俯视图，另外示出了栅极部件的位置。
11.图5是具有单个合并栅极部件的sic mosfet设备结构的另一示例布局的俯视图。
12.在附图的几个视图中，相应的附图标记表示相应的部件。本领域技术人员将理解，附图中的元件是为了简单和清楚而示出的，并且不一定按比例绘制。例如，图中的一些元件的尺寸可以相对于其他元件被放大，以帮助改善对所公开的主题的各种实施例的理解。此外，在商业上可行的实施例中有用或必要的常见但公知的元件通常不被描绘，以便于较少地妨碍对所呈现的这些各种实施例的查看。
具体实施方式
13.在以下描述中，阐述了许多具体细节以便提供对所公开的主题的透彻理解。然而，对于本领域普通技术人员来说，显然不需要采用这些具体细节来实践所描述的各种实施例。在其它实例中，为了避免模糊所公开的主题，没有详细描述公知的系统、设备或方法。
14.在整个说明书中对“一个实施例”、“实施例”、“一个示例”或“示例”的引用意味着结合实施例或示例描述的特定特征、结构或特性被包括在所公开的主题的至少一个实施例中。因此，在本说明书中各处出现的短语“在一个实施例中”、“在实施例中”、“一个示例”或“示例”不一定都指相同的实施例或示例。此外，在一个或多个实施例或示例中，特定特征、结构或特性可以以任何合适的组合和/或子组合进行组合。特定的特征、结构或特性可以包括在集成电路、电子电路、组合逻辑电路或提供所述功能的其它合适的部件中。此外，应当理解，这里提供的附图是为了向本领域普通技术人员进行解释的目的，并且附图不一定按比例绘制。
15.如这里所使用的，“晶片”是在半导体设备和集成电路的制造中使用的诸如碳化硅的晶体材料的薄片。术语“衬底”是指半导体支撑材料，在其上或其内制造半导体设备的元件，其基本上包括晶片的厚度。在完成制造过程后，晶片通常被划线并被分成单独的半导体管芯，每个管芯由一个或多个半导体设备组成。
16.在本技术的上下文中，当晶体管处于“截止”状态或“截止”时，晶体管基本上不传导电流。相反，当晶体管处于“导通状态”或“导通”时，晶体管能够基本上传导电流。作为示例，功率晶体管可以包括具有sic衬底和sic外延层的n沟道mosfet，该n沟道mosfet在截止状态下支持第一端子(漏极)与第二端子(源极)之间的高阻塞电压。功率mosfet可以包括由集成控制器电路驱动的功率开关，以调节提供给负载的能量。
17.描述了一种具有蛇形或波形区域的布局的sic平面mosfet设备结构。与现有技术方法相比，平面mosfet设备结构布局提供了较低的特定导通状态电阻，同时在截止状态下支持非常高的电压。在其它实施例中，修改设备结构布局以减小横向晶体管单元间距，这进一步有助于降低r
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。
18.图1是具有以蛇形或波形布局图案布置的沟道区11的单个sic mosfet 10的示例平面布局的俯视图。应当理解，所示布局的部分可以表示单个晶体管单元。所示的晶体管单元可以在晶片上以镜像或平移的方式在x和y横向方向上复制多次，以形成完整制造的mosfet设备。因此，在半导体管芯上可以存在波形区域的重复。图1的mosfet 10包括与相应的低掺杂p型沟道区11a和11b的外侧壁或边界邻接的高掺杂n 源极区12a和12b。位于中心的n jfet区13邻接沟道区11a和11b的内侧壁。
19.图1的示例中的每个沟道区11形成为在横向x和y方向上延伸的半圆形区域的蛇形或波形图案，其中半圆形区域沿着横向y方向以波状方式以180度交替取向。在沿沟道区11的侧面的任何切点处测量的沟道长度是恒定长度。在一个实施例中，沟道长度约为0.6μm。换句话说，限定沟道11的波形的内和外半圆边的半径被确定为相同的距离，使得将源极12与jfet区13分开的沟道长度是恒定长度。作为示例，沟道11a的相邻半圆形部分在图1中示出为具有半径r1＝r2＝r3＝r4。
20.本领域技术人员将理解，波形沟道区11a和11b在图1中被示为同相。也就是说，每个沟道区11在y方向上的相同点处在x方向上朝向单元的右手侧“达到波峰(crest)”。类似地，每个沟道区11在y方向上的相同点处在x方向上朝向单元的左手侧“达到波峰”。
21.在sic mosfet 10的布局中还示出了与源极区12邻接的多个圆形的、高掺杂的p 体区14。例如，p 体区14a和14c被示出为横向邻接源极区12a。同样，p 体区14b和14d被示为横向邻接源极区12b。注意，p 体区14a和14c位于沟道区11a左侧的袋区中，而p 体区14b和14d位于沟道区11b右侧的袋区中。
22.此外，p 体区域14b和14d在y方向上的位置相对于p 体区域14a和14c在y方向上的位置异相180度。p 体区14a和14c分别位于沟道区11a的半圆形部分(袋)下面，其被示出为向单元的右手侧隆起(cresting)，而p 体区14b和14d分别位于沟道区11b的半圆形部分(袋)下面，其被示出为向晶体管单元的左手侧隆起。在一个实施例中，每个p 体区14的半径约为1.1μm。
23.应该理解，在其它实施例中，不需要在波形沟道区的每个顶部之下设置p 体区。换句话说，其它实施例可具有比图1中所示更少的p 体区，其中所述p 体区在y方向上间隔得更远。减少p 体区的数量可以相比于体接触电阻降低源极电阻。此外，在其他实施例中，p 体区的形状不必是圆形；相反，它们可以形成为其他弯曲或直线(rectilinear)形状。
24.本领域技术人员将理解，将p 体区定位在波形沟道区的袋区中有助于减小横向x方向上的单元间距，这减小了r
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。此外，由于波形布局，沟道在y方向上的宽度增加，这实质上减小了沟道电阻，从而进一步减小了r
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。因为沟道长度沿着波形沟道区的所有点都相同，所以也降低了由于短沟道效应而引起泄漏的可能性。
25.图2是图1所示的sic mosfet设备布局沿切割线a-a'的示例性横截面侧视图。sic mosfet 10是具有设置在底部sic衬底28的平坦表面24上的高掺杂n 漏极区21的垂直晶体管结构。底部金属层23形成漏极端子，其提供与n 漏极区21的电(欧姆)接触。在n 漏极21和底部衬底28上设置轻掺杂n外延层20。外延层20形成sic mosfet 10的延伸漏极或漂移区。外延层20可以通过化学气相沉积(cvd)工艺形成。
26.高掺杂n 电流扩展层(csl)17被示出设置在n-外延层20上方。n csl 17的一部分被显示为向上延伸至衬底的顶部平坦表面25。延伸到顶表面25的部分形成sic mosfet 10的jfet区13。jfet区13由低掺杂p阱区16a和16b横向界定。延伸到顶表面25并设置在p阱区16a和16b内的是相应的n 源极区12和12b。p 体区14d也被示出为设置在p阱16b中，位于与n 源极区12b邻接的顶表面25处。
27.沟道区11a和11b限定在衬底中，其中相应的p阱16a和16b向上延伸到顶部平坦表面25。每个沟道区11的长度由源极区12和jfet区13之间的横向距离来测量。
28.例如，对于1200v mosfet设备，n-外延层20可以具有约9e15/cm3的掺杂浓度和约
10μm的厚度。底部sic衬底28可以具有大约4e18/cm3的掺杂浓度，厚度在100μm到360μm的范围内。p阱16在顶表面25下大约1μm深，并且在靠近结处具有大约2e18/cm3的逆向掺杂分布，n外延层20在靠近顶表面25的沟道区11中降低到大约1e17/cm3。n 源极区12和p 体区14都是浅的，并且掺杂到大约1e19/cm3的浓度。jfet区13通常具有比n-外延层20更高但比n 源极区12低得多的掺杂。
29.继续图2的实例，栅极部件15被示出为设置在沟道区11a和11b、jfet区13以及n 源极区12a和12b的一小部分上方。在一个实施例中，栅极部件15包括多晶硅。薄栅极电介质(例如氧化物)将栅极部件15与半导体衬底的顶表面25分开。层间电介质(ild)18覆盖栅极部件15的顶部和侧面，使栅极部件15与顶部金属层22完全绝缘。顶部金属层22包括与源极区12a和12b以及p 体区14d电接触的源极端子。
30.在图1的俯视图中，为了清楚起见，未示出栅极部件15。然而，本领域技术人员将理解，栅极部件15可以从稍微超过沟道区11a的左侧延伸到稍微超过沟道区11b的右侧。栅极部件15沿着沟道区11a和11b的远侧遵循相同的蛇形图案。
31.当相对于源极区12向栅极部件15施加足够高的电压时，在每个沟道区11中的顶平面25的正下方形成导电沟道。因此，在导通状态下，mosfet 10中的电流水平地从源极区12流到jfet区13，然后垂直向下通过csl 17和n外延层(扩展漏极区)20流到n 漏极区21。
32.应当理解，在一个实施例中，mosfet 10可以被制造为双注入金属氧化物半导体场效应晶体管(dmosfet)。
33.图3是具有蛇形或波形图案的区域的sic mosfet设备结构的另一示例布局的俯视图，其中弯曲的波形被直的部分中断。图3的布局示出了具有蛇形形状的jfet区33a-33c，蛇形形状具有通过弯曲部分37和39交替连接的直段(straight)部分38。应当理解，部分37和39形状相同，但是彼此成镜像。如图所示，上升部分37在x方向上向上移动蛇形布局，而下降部分39在x方向上向下移动蛇形布局。注意，直段部分38都在x方向上彼此对准，其中相邻的蛇形jfet区异相180度。这种布局使得相邻jfet区33b和33c的直段部分交替地分开沿x方向测量的宽距离d1和窄距离d2。
34.相邻的jfet区33被示出为在x方向上由p阱区36分开。例如，jfet区33a由p阱区36c与jfet区33b分开，jfet区33b由p阱区36b与jfet区33c分开。示出了正方形p 体区(接触)34，其居中地设置在相邻的直段部分38以宽的距离d1分开的每个区域中。例如，p 体区34a和34e被示出为居中地设置在由距离d1分开的相邻jfet区域33b和33c的直段部分38之间的p阱区36b的区域中。类似地，p 体区34c示出为居中地设置在p阱36c的在由距离d1分开的相邻jfet区33a和33b的直段部分38之间的区域中。
35.应当理解，在其它实施例中，不是p阱区36的在相邻jfet区33的直段部分38之间的每个区域都可以包括p 体区34。
36.注意，为了清楚起见，在图3的俯视图中没有示出源极区。本领域技术人员将理解，除了设置在jfet区的相对侧上的窄沟道区之外，源极区邻接覆盖p阱区的p 区34。沟道区遵循每个jfet区的蛇形形状。应当理解，可以利用n 源极注入来形成限定沟道区的n 源极区(参见图1)。p型沟道区域是p阱区域36的未被注入n 源极杂质的部分。
37.应当理解，在不同的实施例中，直段部分在y方向上的长度以及弯曲部分的长度和形状可以变化。本领域的技术人员将理解，较长的直段部分降低源极接触电阻，而较短的直
段部分增加沟道的波动性，从而降低沟道电阻。类似地，p 体区的形状可以变化，例如椭圆形、圆形、矩形等。在其他实施例中，sic mosfet可以包括短直段部分和长直段部分的组合，其中短直段部分在x方向上彼此对准，并且长直段部分在x方向上彼此对准。
38.图4是图3的示例性布局的俯视图，另外示出了栅极部件45的位置。例如，虚线45a和45b限定了在jfet区33c、邻接的沟道区以及邻接沟道区的n 源极的一部分之上延伸的栅极部件的横向侧。同样，虚线45c和45d限定了在jfet区33b上延伸的栅极部件的横向侧，而虚线45e和45f限定了在jfet区33a上延伸的栅极部件的横向侧。
39.图5是具有单个栅极部件55的sic mosfet设备52的另一示例性布局的俯视图。在该示例性布局中，与传统的mosfet(没有波状布局)相比，x方向上的间距显著减小，使得相邻的波形jfet区53设置得足够近，使得各个栅极部件(图4中所示)合并在一起以形成单个栅极部件55。栅极部件55被示出为覆盖除了椭圆形或跑道形的开口区域56之外的整个布局，在该开口区域56处，p 体区54位于中心。例如，栅极部件55覆盖jfet区53a和53b以及它们之间的区域，除了包括p 体区54c的跑道形开口56c。类似地，栅极部件55覆盖jfet区53b和53c以及它们之间的区域，除了分别包括p 体区54e和54a的跑道形区域56b和56f。
40.注意，为了清楚起见，在图5的布局中未示出n 源极区和p-阱区。本领域技术人员将理解，p阱区在相邻jfet区53之间的区域中延伸。n 源极区覆盖除了与jfet区53的设置沟道区的侧面相邻的区域之外的p阱区。还应当理解，形成mosfet 52的源极端子的顶部金属层仅在开放区域56内电接触n 源极区和p 体区54。栅极部件55通过层间电介质材料(例如，图2中的ild 18)与顶部金属层完全绝缘。
41.半导体领域的技术人员将理解，与图3和4中所示的实施例相比，图5中所示的布局减小了x方向上的间距，从而增加了给定区域中的总沟道宽度，因此减小了沟道电阻，并因此减小了r
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。在具有大约1μm的沟道长度、1.4μm的jfet宽度、200μm的衬底厚度和5μm间距(x)的一个实施例中，在3.65毫欧
×
cm2处测量特定导通电阻，这比没有蛇形或波状区域的常规sic mosfet低12.5％。应了解，沟道电阻的改进可能以因减小的源极接触面积而稍微增加源极电阻为代价，但r
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整体上得到改进。
42.半导体领域的技术人员将理解，在其它实施例中，在每个栅极多晶硅开口56中不需要p 体区接触54。
43.以上对所说明的示例性实施例的描述，包括摘要中所描述的内容，不是要穷举或限制为所公开的精确形式或结构。虽然本文所述主题的具体实施例和示例是出于说明性目的，但是在不脱离本发明的更广泛精神和范围的情况下，各种等效修改是可能的。实际上，应了解，出于解释目的而提供特定示例厚度、材料类型、浓度、电压等，且在根据本发明的教示的其它实施例和示例中也可采用其它值。