低功率加电复位输出驱动器的制作方法

1.本公开的实施例一般地涉及电子电路。更具体地，本公开的各种实施例提供了具有可以以任何顺序加电(power up)的多电压域的通用输入输出(gpio)的输出驱动器的电路结构。


背景技术：

2.通用输入输出(gpio)通常是指集成电路(ic)上可以充当输入或输出的电路和信号引脚(或衬垫(pad))。gpio通常具有需要两个电源的两个电压域：一个是例如0.8伏(v)的核心电压域，用于驱动核心晶体管；另一个是例如1.8v的更高输出电压域，用于驱动输入/输出(io)晶体管。在运行时间期间，控制电路决定使用哪个域，并与电压电平上移器接口以实现从低电压域到高电压域的转换，以及与电压电平下移器接口以实现从高电压域到低电压域的转换。
3.在系统复位期间，通常必须先给核心电压电源加电，然后给高压电源加电，以避免出现例如电平上移器在错误状态下输出加电并无意中接通主驱动器的情况。为了克服这个问题并允许先接通高压电源，可以利用诸如加电控制(power-on-control，poc)机构的附加电路来将电平移位器(level-shifter)输出保持在优选的已知状态。然而，这种方法需要在ic内增加额外控制输入和额外加电检测电路，这增加了复杂性、成本和泄漏电流的可能性。


技术实现要素：

4.在本公开的一些方面提供了一种电平上移器(level-up shifter)，其被配置为将输出节点从低电压值vdd_l移至高电压值vdd_h，所述电平上移器包括：用于接收vdd_h的第一输入和用于接收vdd_l的第二输入；交叉耦合的成对pfet，其被配置为在第一节点和第二节点处输出互补的电压值，其中所述互补的电压值包括地和vdd_h；控制电路，其耦合到所述交叉耦合的成对pfet并被配置为选择将所述互补的电压值中的哪些电压值输出到所述第一节点和所述第二节点；以及保护逻辑，其中所述保护逻辑被配置为响应于所述第一节点和所述第二节点两者处的可检测电压，在加电阶段期间阻止所述输出节点切换状态。
5.本公开的另外一些方面提供了一种通用输入输出(gpio)，包括：衬垫；以及输出驱动器，其具有用于将所述衬垫处的电压从低电压值vdd_l移至高电压值vdd_h的至少一个电平上移器，其中所述电平上移器包括：用于接收vdd_h的第一输入和用于接收vdd_l的第二输入；交叉耦合的成对pfet，其被配置为在第一节点和第二节点处输出互补的电压值，其中所述互补的电压值包括地和vdd_h；控制电路，其耦合到所述交叉耦合的成对pfet并被配置为选择将所述互补的电压值中的哪些电压值输出到所述第一节点和所述第二节点；以及保护逻辑，其中所述保护逻辑被配置为响应于所述第一节点和所述第二节点两者处的可检测电压，在加电阶段期间阻止所述输出节点切换状态。
附图说明
6.通过结合附图进行的对本公开的各方面的详细说明，将更容易理解本公开的这些和其他特征，所述附图示出本公开的各种实施例，其中：
7.图1提供了根据本公开的实施例的gpio的框图。
8.图2示出了具有电平上移器的示例性下拉输出驱动器的示意图。
9.图3示出了具有电平上移器的示例性上拉输出驱动器的示意图。
10.图4示出了根据本公开的实施例的具有电平上移器的改进的下拉输出驱动器的示意图。
11.图5示出了根据本公开的实施例的具有电平上移器的改进的上拉输出驱动器的示意图。
12.图6示出了替代电平上移器的示意图。
13.图7示出了根据本公开的实施例的改进的替代电平上移器的示意图。
14.应注意，本公开的附图不一定按比例绘制。附图旨在描绘本公开的典型方面，因此不应视为限制本公开的范围。在附图中，相似的标号表示附图之间的相似元素。
具体实施方式
15.在本文的说明中，参考形成说明书的一部分且通过图示其中可以实践本教导的特定示例性实施例示出的附图。足够详细地描述了这些实施例以使本领域技术人员能够实践本教导，并且应当理解，在本教导的范围内，可以使用其他实施例并且可以做出改变。因此，本文的描述仅是说明性的。
16.本公开的实施例提供了具有低电压域和高电压域的通用输入输出(gpio)的电路和相关方法，其中可以针对两个电压域使用任何加电顺序。本文提供的示例是使用0.8伏(v)和1.8v的电压域来描述的，然而应当理解，可以使用其他电压电平。本文描述的gpio包括电平上移器，该电平上移器具有内置保护逻辑，确保主驱动器在加电期间正常运行，而无论哪个电源先被接通。所描述的电平上移器不需要在核心或输入/输出(io)环区域中额外的控制输入或加电检测电路。而是，电平移位器内的内部加电电压检测器(在此称为“保护逻辑”)将电平移位器拉至已知的优选状态，从而在加电期间使gpio处于三态。在一个说明性实施例中，使用电平移位器的互补节点作为保护逻辑的输入，以在逻辑上阻止电平移位的输出进行切换，直到io结构的两个电源都被加电为止。
17.参考图1，示出了说明性gpio 10的简化框图。gpio 10可以体现为任何类型的电子电路，并且在各种实施方式中，可以以集成电路(ic)结构的形式提供，或者被包括为集成电路(ic)结构的一部分。gpio 10通常包括控制电路14、输出驱动器12和衬垫18。gpio 10通常包括其他部件16，例如输入驱动器、静电放电元件、数据线、控制线等，为简洁起见，这些已被省略。在该说明性实施例中，输出驱动器12用于使用电平上移器22、28将衬垫18驱动到高电压域(例如，1.8v)。
18.在该实施例中，实现了两个输出路径，一个用于pmos上拉34，另一个用于nmos下拉36。这两个单独的路径允许更好的时序控制并提供在开漏(open-drain)操作期间关断上拉路径34的能力。然而，应当理解，gpio 10可以被实现为具有单个路径。当在正常操作期间数据正从核心输出到衬垫18时，控制逻辑20控制每个路径。除了控制逻辑20之外，每个路径
34、36还分别包括前置驱动器24、30和主驱动器26、32。为了执行电平上移，每个电平移位器22、28包括来自两个电压域的电源。如上所述，在现有设计中，如果较高电压电源在较低电压电源之前接通，则电平移位器可能不经意地导致主驱动器26、32在加电期间被驱动到不希望的状态。本方法通过改进的电平移位器设计克服了这个问题。
19.图2示出了被配置用于下拉路径36(图1)的常规电平上移器60的电路设计。在所示示例中，主驱动器32包括nfet驱动器n4，而在上拉路径34中，主驱动器26将包括pfet(见图3)。电平上移器60耦合到高电压域电源vdd_h(例如，1.8v)和低电压域电源vdd_l(例如，0.8v)两者。电平上移器60通常包括在节点a和ab处产生互补输出(例如，0v和1.8v)的交叉耦合的pfet 60组(p0和p2)，以及被耦合到vdd_l的控制电路62，该控制电路62基于电平移位器输入(lsi)确定节点a和ab应分别输出0v和1.8v，还是1.8v和0v。
20.控制电路包括由vdd_l供电的cmos反相器(p4和n3)，以及nfet n0和n1。n0将节点ab连接到地并由lsi进行门控(gate)。n1将节点a连接到地并由cmos反相器的输出进行门控。包括附加的pfet p1和p3以提高电路的操作性能，但可以省略。正常操作期间，当lsi为低(例如0v)时，n0关断而n1接通，因此节点a为0v，节点ab为1.8v。然后节点ab上的信号由反相器50反转(invert)为0并被输出到前置驱动器30，前置驱动器30执行反转并将1.8v信号输出到主驱动器32。当lsi为高(例如0.8v)时，n0接通，节点ab被拉至0v，节点a转到1.8v。这导致向主驱动器32的输出信号为0。
21.如上所述，电平移位器60的常规实施方式在加电期间可能出现不希望的行为。在加电时首先接通vdd_h的情况下，vdd_h从0v升至1.8v，而vdd_l仍处于0v电平。n0和n1均关断，节点a和ab开始上拉至约为vdd_h
–
vtp的可检测电压(其中vtp是p0或p1的阈值电压)。这导致反相器50在节点c处输出0v。这将接通前置驱动器30的输出并接通主驱动器nfet n4，这例如会导致从衬垫18到地(grd)的不期望的泄漏电流。
22.图3示出了用于上拉路径34(图1)的相同现有技术的电平上移器60。在这种情况下，主驱动器26包括耦合到vdd_h的pfet(p5)。
23.图4示出了改进的电平上移器28的说明性实施例，其中反相器50(图2和3)被保护逻辑替换以防止上述问题，在这种情况下为反相器51和与非门(nand gate)52。在该实施例中，与非门52接收来自节点ab的第一输入和来自反相器51的第二输入(即，节点a的反相信号)。在正常操作期间，电路的行为与现有技术电路相同，例如，当ab为1.8v且a为0v时，节点d为1.8v且输出o为0v。反之，当ab为0v且a为1.8v时，节点d为0v且输出o为1.8v。
24.在加电操作过程中，当vdd_h从0v升至1.8v，而vdd_l仍处于0v电平时，晶体管n0和n1二者都关断。这导致节点a和ab上拉至约为vddo-vtp的可检测电压。然而，在这种情况下，处于逻辑高的节点a将节点d切换为低，转而将与非门52的电平移位输出o拉至高。响应于逻辑高输入，前置驱动器30中的反相器54将输出逻辑低。该结果关断主驱动器nfet n4，并将输出驱动器保持在三态模式。
25.图5示出了具有用于上拉路径34(图1)的改进的电平上移器22的类似电路。在这种情况下，前置驱动器24包括缓冲器55，并且主驱动器26包括耦合到vdd_h的pfet(p5)。
26.图6示出了常规电平上移器70的替代形式。在该电路中，不是利用反相器(例如，图2中的反相器50)，而是利用或非门(nor gate)72来产生电平移位输出o。该配置将从低到高和从高到低的逻辑转换减少到仅两个反转，而不是在先前的现有技术电平移位器60(图2和
3)中使用的四个反转。然而，加电问题与先前的实施方式相同。当vdd_h被先加电时，节点ab和a二者都浮动至逻辑高。因为vdd_l为低，节点d处于逻辑低。p6关断而p7接通，n2关断而n3接通，从而将电平移位输出o拉至逻辑低(即，地)。
27.图7示出了用于图6的电路的改进的电平上移器80。在这种情况下，增加了保护逻辑，该保护逻辑包括第二cmos反相器82和与非功能元件(function)84(而不是全与非门)。反相器82由vdd_h供电并由节点a进行门控。与非功能元件84包括将vdd_h连接到电平移位输出o并由反相器82进行门控的附加的pfet p8。功能元件84还包括经由nfet n3将或非门连接到地并同样由反相器82的输出进行门控的附加的nfet n4。
28.在加电时，当ab和a二者都浮动至逻辑高且d处于逻辑低时，p6关断，p7接通，n2关断而n3接通。然而，n4现在关断而p8接通，这是因为节点c在反相器之后为低，从而将输出o拉至逻辑高。这确保了nfet驱动器(未示出)在加电期间关断。
29.在该改进的电平上移器设计中，在加电和断电(power down)操作(无论顺序如何)期间，电平移位输出将跟随vdd_h以关断主驱动器。
30.已经出于说明的目的呈现了本公开的各种实施例的描述，但并非旨在穷举和/或限于所公开的实施例。在所描述的实施例的范围和精神内，许多修改和变化对于本领域普通技术人员来说将是显而易见的。选择本文使用的术语是为了最好地解释实施例的原理、实际应用和/或对在市场上发现的技术的技术改进，和/或使本领域的其他普通技术人员能够理解本文公开的实施例。