半导体器件的制备方法及屏蔽栅沟槽器件与流程

1.本技术涉及半导体技术领域，特别是涉及一种半导体器件的制备方法，及一种屏蔽栅沟槽器件。


背景技术：

2.屏蔽栅沟槽(sgt，shield gate trench)产品在屏蔽栅多晶硅顶部两侧容易形成小孔。后续在深沟槽内形成多晶硅栅时，多晶硅栅容易进入小孔中，造成栅源短路。且由于屏蔽栅顶部的突出结构易形成尖端电荷集中，可能会造成屏蔽栅和栅极在工作时有发生击穿漏电。


技术实现要素：

3.基于此，有必要提供一种半导体器件的制备方法及一种屏蔽栅沟槽器件。
4.为了实现上述目的，一方面，本发明提供了一种半导体器件的制备方法，包括：
5.获取开设有沟槽的衬底，沟槽内壁形成有第一介质层，所述沟槽内未形成所述第一介质层的空间形成有多晶硅结构，所述多晶硅结构的顶部低于所述衬底的表面；
6.湿法刻蚀去除所述第一介质层高于所述多晶硅结构的部分；
7.等离子体轰击所述多晶硅结构的顶部，使所述多晶硅结构的顶部被部分去除；
8.在所述沟槽内壁和所述多晶硅结构表面热生长第一氧化层；
9.向所述沟槽内填充第二介质层，所述第二介质层将所述沟槽填满。
10.在其中一个实施例中，所述第一介质层是绝缘氧化层，获取开设有沟槽的衬底，沟槽内壁形成有第一介质层，所述沟槽内未形成所述第一介质层的空间形成有多晶硅结构，所述多晶硅结构的顶部低于所述衬底的表面的步骤包括：
11.对形成有掩膜层的衬底进行刻蚀，在衬底未覆盖掩膜层的位置形成沟槽；
12.在沟槽内壁热生长形成所述绝缘氧化层；
13.所述等离子体轰击所述多晶硅结构的边缘的步骤包括：
14.轰击位于所述沟槽顶部的掩膜层的边缘，使所述掩膜层的边缘被部分去除。
15.在其中一个实施例中，所述掩膜层是氮化硅层。
16.在其中一个实施例中，向所述沟槽内填充第二介质层的步骤包括：通过高密度等离子体化学气相淀积工艺形成所述第二介质层。
17.在其中一个实施例中，等离子体轰击所述多晶硅结构的边缘的步骤包括：采用高密度等离子体化学气相淀积机台形成等离子体。
18.在其中一个实施例中，所述高密度等离子体化学气相淀积机台的工艺气体包括氦气和氧气。
19.在其中一个实施例中，所述工艺气体中氦气和氧气的体积流量比不小于1。
20.在其中一个实施例中，所述等离子体轰击所述多晶硅结构的边缘，使所述多晶硅结构的边缘被部分去除的步骤使得多晶硅结构顶部的两侧在去除后，形成向第一介质层的
顶部延伸的多晶硅下降斜坡结构，斜坡结构与第一介质层的顶部的夹角为钝角。
21.在其中一个实施例中，轰击所述沟槽顶部的掩膜层的边缘，使所述掩膜层的边缘被部分去除的步骤包括：去除掩膜层外凸于所述沟槽内壁的顶部的部分，使得去除后所述掩膜层不再外凸于所述沟槽内壁的顶部。
22.在其中一个实施例中，所述半导体器件是屏蔽栅沟槽器件，所述多晶硅结构用于形成屏蔽栅结构。
23.本发明还提供了一种屏蔽栅沟槽器件，包括：
24.衬底，开设有沟槽；
25.屏蔽栅介质层，位于所述沟槽的底部及内壁；
26.屏蔽栅多晶硅层，设于所述沟槽内，所述屏蔽多晶硅层的顶部的两侧为向下延伸的斜坡结构。
27.在其中一个实施例中，所述斜坡结构与所述屏蔽栅介质层的顶部的夹角为钝角。
28.上述半导体器件的制备方法，通过等离子体轰击多晶硅结构的边缘，能够改善多晶硅结构顶部边缘因湿法刻蚀各向同性而露出的尖角。具体地，上述方法的湿法刻蚀步骤为了将沟槽内壁高于多晶硅结构顶部的第一介质层去除干净，会使得多晶硅结构顶部两侧的第一介质层被去除，从而使多晶硅结构顶部的边缘露出；露出的多晶硅结构在热生长第一氧化层时，由于多晶硅结构顶部的晶向与其他位置的多晶硅结构的晶向不同，多晶硅结构顶部边缘的第一氧化层生长速度会更快，因此多晶硅结构顶部及其顶部边缘的第一氧化层更厚，形成顶部两侧外凸的结构，该外凸结构使得向沟槽内填充第二介质层时难以将第二介质层下方的空间填满，从而形成小孔；而上述等离子体轰击能够去除部分所述边缘的多晶硅，使得多晶硅结构顶部的宽度变小，从而热生长的第一氧化层也不会形成上述外凸结构，因此能够避免影响第二介质层填充时的填充能力，达到避免在多晶硅结构顶部两侧形成小孔的目的，进而达到消除填充异常造成的栅源短路的目的。
附图说明
29.为了更清楚地说明本技术实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
30.图1为示例性的屏蔽栅沟槽器件在沟槽内填充二氧化硅后氮化硅掩膜层下的裂缝及屏蔽栅多晶硅顶部两侧小孔的扫描电镜照片；
31.图2为一实施例中半导体器件的制备方法的流程示意图；
32.图3为一实施例中步骤s102的流程示意图；
33.图4为一实施例中提供的半导体器件的制备方法中形成有掩膜层的衬底的截面结构示意图；
34.图5为图4对应的形成沟槽后半导体器件的截面结构示意图；
35.图6为一实施例中图5对应的形成多晶硅结构后半导体器件的截面结构示意图；
36.图7为图6对应的去除第一介质层高于多晶硅结构的部分后半导体器件的截面结构示意图；
37.图8为图7对应的进行等离子体轰击后半导体器件的截面结构示意图；
38.图9为一实施例中形成第二介质层后半导体器件的截面结构示意图，亦为屏蔽栅沟槽器件的截面结构示意图；
39.图10是一示例性的屏蔽栅沟槽器件的部分制备流程示意图；
40.图11为以本技术的制备方法和以传统的制备方法分别制成的半导体器件的截面结构的扫描电镜照片的形貌对比图，亦为屏蔽栅沟槽器件的截面结构的扫描电镜照片的形貌对比图。
具体实施方式
41.为了便于理解本技术，下面将参照相关附图对本技术进行更全面的描述。附图中给出了本技术的实施例。但是，本技术可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本技术的公开内容更加透彻全面。
42.除非另有定义，本文所使用的所有的技术和科学术语与属于本技术的技术领域的技术人员通常理解的含义相同。本文中在本技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本技术。
43.应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为p型且第二掺杂类型可以为n型，或第一掺杂类型可以为n型且第二掺杂类型可以为p型。
44.空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
45.在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。
46.这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本发明的范围。
47.参照图10，一示例性的屏蔽栅沟槽(sgt，shield gate trench)产品的制备过程中，在深沟槽内壁形成有屏蔽栅氧化层，在深沟槽内形成有屏蔽栅多晶硅结构，屏蔽栅多晶硅结构的顶部低于衬底的表面即屏蔽栅氧化层的顶部，然后通过湿法刻蚀工艺去除屏蔽栅氧化层高于屏蔽栅多晶硅结构的部分。由于湿法刻蚀具有各向同性的特点，在通过刻蚀工艺完全去除形成于深沟槽内壁的屏蔽栅氧化层高于屏蔽栅多晶硅结构的部分的过程中，会刻蚀掉屏蔽栅多晶硅结构顶部两侧的屏蔽栅氧化层，使得屏蔽栅多晶硅结构顶部的边缘露出，在深沟槽内部形成两个位于屏蔽栅多晶硅结构侧壁与深沟槽侧壁之间的小沟槽，并且小沟槽的深度随着屏蔽栅氧化层的厚度增加而加深。
48.后续通过热氧化工艺在深沟槽中生长一层薄的牺牲氧化层(sacrificial oxide)时，由于屏蔽栅多晶硅结构的顶部和其他位置的多晶硅结构的晶向不同，氧化多晶硅形成牺牲氧化层的速率不同，sacrificial oxide生长完成后，位于屏蔽栅多晶硅结构顶部两侧的小沟槽会变成上窄下宽的内凹结构(即屏蔽栅多晶硅结构顶部两侧形成外凸的结构)，通过高密度等离子体化学气相淀积工艺向深沟槽中填充多晶硅栅氧化层时，难以将屏蔽栅多晶硅结构顶部两侧的小沟槽中内凹结构的位置填满，从而在小沟槽内形成小孔(如图1所示)，并且小沟槽内部填充的多晶硅栅氧化层的质量不佳，容易造成栅源漏电，后续在深沟槽内形成多晶硅栅时，多晶硅栅容易进入小孔中，造成栅源短路。
49.其次，形成沟槽后，衬底表面覆盖有用于形成沟槽的氮化硅掩膜层，在沟槽内干氧生长了一层屏蔽栅氧化层时，会消耗氮化硅掩膜层下方位于沟槽侧壁的硅，后续通过湿法刻蚀工艺去除屏蔽栅氧化层高于屏蔽栅多晶硅结构的部分后，氮化硅掩膜层相对沟槽会突出，即氮化硅掩膜层靠近沟槽的部分在沟槽上方悬空。在后续通过等离子体化学气相淀积形成填充沟槽的多晶硅栅氧化层时，由于晶圆边缘处的等离子体具有倾斜的方向，会在氮化硅掩膜层突出位置的下方形成小的裂缝(如图1所示)，使得后续湿法腐蚀多晶硅栅氧化层时沟槽内的腐蚀速率不同，导致栅极和源极之间的多晶硅栅氧化层厚度有高低差异，容易出现击穿漏电的问题。
50.针对上述问题，本技术提供一种新的半导体器件的制备方法及一种新的屏蔽栅沟槽器件。
51.参见图2，为一实施例中半导体器件的制备方法的流程示意图。
52.如图2示，在其中一个实施例中，提供一种半导体器件的制备方法，该制备方法包括以下步骤：
53.s102，获取开设有沟槽的衬底。
54.获取开设有沟槽的衬底，沟槽内壁形成有第一介质层，沟槽内未形成第一介质层的空间形成有多晶硅结构，多晶硅结构的顶部低于衬底的表面。
55.衬底可以是硅衬底、锗衬底、锗硅衬底、碳化硅衬底等，沟槽可以开设于衬底表面的单晶硅外延层中，以下以衬底为硅衬底进行描述。
56.s104，湿法刻蚀去除所述第一介质层高于所述多晶硅结构的部分。
57.通过湿法刻蚀工艺，去除沟槽中第一介质层高于多晶硅结构的部分，得到由剩余第一介质层构成的屏蔽栅介质层。
58.s106，等离子体轰击所述多晶硅结构的顶部，使所述多晶硅结构的顶部被部分去除。
59.通过等离子体轰击去除形成于沟槽中的多晶硅结构顶部两侧，使得多晶硅结构的顶部被部分去除，多晶硅结构的顶部宽度变窄，多晶硅结构顶部的尖角形貌变得平缓。可以避免步骤s108在沟槽中热生长第一氧化层(即牺牲氧化层)时，因多晶硅结构顶部和其他位置的多晶硅晶向不同，多晶硅结构顶部边缘的第一氧化层生长速度更快，多晶硅结构顶部及其顶部边缘的第一氧化层更厚，而导致形成顶部两侧外凸的结构。
60.s108，在所述沟槽内壁和所述多晶硅结构表面热生长第一氧化层。
61.在其中一个实施例中，是使用炉管长一层薄的牺牲氧化层。
62.s110，向所述沟槽内填充第二介质层，所述第二介质层将所述沟槽填满。
63.在一个实施例中，第一介质层是绝缘氧化层，步骤s102包括：
64.第一步，对形成有掩膜层的衬底进行刻蚀，在衬底未覆盖掩膜层的位置形成沟槽。第二步，通过化学气相淀积工艺在沟槽内壁形成第一介质层。第三步，在沟槽内未形成第一介质层的空间形成多晶硅结构，多晶硅结构的顶部低于衬底的表面。其中，第三步可以采用常规的形成顶部低于衬底的表面的结构的工艺方式进行，这里不做赘述。图3为一实施例中步骤s102的流程示意图。在该实施例中，第一介质层是绝缘氧化层，步骤s102包括：
65.s202，对形成有掩膜层的衬底进行刻蚀，在衬底未覆盖掩膜层的位置形成沟槽。
66.图4至图9以制备屏蔽栅沟槽器件为例对本技术的半导体器件的制备方法进行介绍。参见图4，在其中一个实施例中，衬底102上形成有氧化硅薄膜103，掩膜层位于氧化硅薄膜103上。
67.一并参见图5，步骤s202具体可以包括：第一步，在衬底102上形成掩膜层104，掩膜层104露出部分氧化硅薄膜103(和部分衬底102)。第二步，进行刻蚀工艺，去除衬底102上未被掩膜层104覆盖的氧化硅薄膜103及其下方的部分衬底102，在衬底102中形成沟槽106，并得到由剩余氧化硅薄膜103构成的氧化层202。
68.在其中一个实施例中，掩膜层104至少包括氮化硅层、氮氧化硅层、碳氧化硅层、碳氮化硅层、碳氮氧化硅层中的一种。以下以掩膜层104是氮化硅层进行示例性说明。
69.s204，在沟槽内壁热生长形成所述绝缘氧化层。
70.如图6，通过热氧化工艺氧化沟槽106内壁的硅，在沟槽106的内壁形成绝缘氧化层108。例如将衬底102放入炉管中通入氧气，进行干氧氧化，形成绝缘氧化层108；或者将衬底102放入炉管中通入氧气和水蒸气，进行湿氧氧化，形成绝缘氧化层108；或者将衬底102放入炉管中通入氧气和氢气，进行氢氧合成氧化，形成绝缘氧化层108；或者衬底102放入炉管中通入氧气和含氯气体，进行掺氯氧化，形成绝缘氧化层108等。
71.在沟槽106的内壁形成绝缘氧化层108之后，在沟槽106中形成多晶硅结构110，多晶硅结构110的顶部低于所述衬底102的表面。在实际应用中，可以采用常规的形成顶部低
于衬底的表面的结构的工艺方式形成多晶硅结构110，例如淀积多晶硅后回刻，这里不做赘述。
72.如图7所示，形成多晶硅结构110之后，湿法刻蚀去除绝缘氧化层108高于多晶硅结构110的部分，得到由剩余绝缘氧化层108构成的屏蔽栅介质层204。具体地，进行湿法刻蚀工艺，去除位于沟槽106开口顶部与多晶硅结构110顶部之间的绝缘氧化层108，同时氧化层202位于绝缘氧化层108上方的部分被去除，得到由剩余的绝缘氧化层108构成的屏蔽栅介质层204。因湿法刻蚀具有各向同性的特点，且位于沟槽106侧壁上需要去除的绝缘氧化层108的深度和宽度的比值大于1，因此，湿法刻蚀工艺之后，位于多晶硅结构110顶部两侧的绝缘氧化层108会被去除，使得多晶硅结构110的顶部高于屏蔽栅介质层204的顶部。
73.得到屏蔽栅介质层204之后，进行等离子体轰击，使多晶硅结构110的顶部被部分去除，即使得多晶硅结构110的顶部变窄，多晶硅结构110顶部的尖角形貌变得平缓。可以避免在沟槽中热生长第一氧化层(即牺牲氧化层)时，因多晶硅结构110顶部和其他位置的多晶硅晶向不同，多晶硅结构110顶部边缘的第一氧化层生长速度更快，多晶硅结构110顶部及其顶部边缘的第一氧化层更厚，而导致形成顶部两侧外凸的结构。
74.如图8所示，等离子体轰击多晶硅结构110的边缘，使得多晶硅结构110顶部两侧被去除，形成向屏蔽栅介质层204的顶部206延伸的下降斜坡208，斜坡结构208与屏蔽栅介质层204的顶部的夹角为钝角，得到由剩余的多晶硅结构110构成的屏蔽栅多晶硅层210。这样在后续(步骤s110)填充第二介质层时，可以将多晶硅结构110两侧填满，避免出现小孔，从而避免在沟槽106内形成多晶硅栅时，多晶硅栅进入小孔中，造成栅源短路的问题。
75.参见图6和图7，在沟槽106内干氧生长绝缘氧化层108会消耗掩膜层104下方位于沟槽106侧壁的硅。因此去除绝缘氧化层108高于多晶硅结构110的部分后，掩膜层104相对106会突出。在其中一个实施例中，步骤s106的等离子体同时会轰击位于沟槽106顶部的掩膜层104的边缘，使掩膜层104的边缘被部分去除。此时，掩膜层104的顶部的宽度变窄，避免后续通过等离子体化学气相淀积形成填充沟槽106的多晶硅栅氧化层时，由于晶圆边缘处的等离子体具有方向性，在掩膜层104突出位置的下方形成裂缝。该裂缝会在后续湿法腐蚀多晶硅栅氧化层时导致沟槽106内的腐蚀速率不同，使得栅源极之间的多晶硅栅氧化层厚度有高低差异，容易出现击穿漏电的问题。实际生产工艺中通过等离子体轰击去除掩膜层104的边缘的时候可以不损伤位于掩膜层104下方的氧化层202。
76.在其中一个实施例中，轰击沟槽106顶部的掩膜层104的边缘，使掩膜层104的边缘被部分去除的步骤包括：去除掩膜层104外凸于沟槽106内壁的顶部的部分，使得掩膜层104的底部边缘与沟槽102的顶部对齐。即去除掩膜层104在沟槽106上方悬空的部分。
77.在其中一个实施例中，等离子体轰击多晶硅结构110的边缘的步骤包括：采用高密度等离子体化学气相淀积(hdpcvd)机台形成等离子体并轰击多晶硅结构110的边缘。
78.在其中一个实施例中，hdpcvd的工艺气体包括氦气和氧气。
79.在其中一个实施例中，hdpcvd工艺气体中氦气和氧气的体积流量比不小于1。进一步地，氦气的流量大于或等于90sccm且小于或等于110sccm，氧气的流量大于或等于90sccm且小于或等于110sccm。顶部射频功率(rf-top)在4700w～5000w之间，例如4850w；底部射频功率(rf-bias)在2600w～3100w之间，例如2850w；侧面射频功率(rf-side)在800w～1000w之间，例如900w，反应压力在3mtorr～5mtorr之间，例如3mtorr，上述描述均包括两个端点。
在实际应用中，根据第一介质层的厚度、深槽的特征尺寸调整高密度等离子体刻蚀工艺的参数，在一定范围内，第一介质层的厚度越大、深槽的特征尺寸越大，高密度等离子体刻蚀工艺的速率越大，时间越长。
80.参见图9，在其中一个实施例中，步骤s110包括：通过高密度等离子体化学气相淀积工艺形成第二介质层。
81.具体地，通过高密度等离子体化学气相淀积工艺形成填充沟槽106的第二介质层112。典型的，高密度等离子体化学气相淀积工艺之后还包括进行化学机械研磨的步骤。
82.在其中一个实施例中，第二介质层112包括氧化硅层。
83.在其中一个实施例中，所述半导体器件的制备方法还包括：对第二介质层112进行刻蚀，得到位于屏蔽栅多晶硅层210上方的栅氧化层的步骤。
84.上述半导体器件的制备方法，通过等离子体轰击多晶硅结构的边缘，能够改善多晶硅结构顶部边缘因湿法刻蚀各向同性而露出的尖角。具体地，上述方法的湿法刻蚀步骤为了将沟槽内壁高于多晶硅结构顶部的第一介质层去除干净，会使得多晶硅结构顶部两侧的第一介质层被去除，从而使多晶硅结构顶部的边缘露出；露出的多晶硅结构在热生长第一氧化层时，由于多晶硅结构顶部的晶向与其他位置的多晶硅结构的晶向不同，多晶硅结构顶部边缘的第一氧化层生长速度会更快，因此多晶硅结构顶部及其顶部边缘的第一氧化层更厚，形成顶部两侧外凸的结构，该外凸结构使得向沟槽内填充第二介质层时难以将第二介质层下方的空间填满，从而形成小孔；而上述等离子体轰击能够去除部分所述边缘的多晶硅，使得多晶硅结构顶部的宽度变小，从而热生长的第一氧化层不会形成上述外凸结构，因此能够避免影响第二介质层填充时的填充能力，达到避免在多晶硅结构顶部两侧形成小孔的目的，进而达到消除填充异常造成的栅源短路的目的。
85.应该理解的是，虽然图1、图3的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1、图3中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
86.如图9所示，本发明还提供了一种屏蔽栅沟槽器件，包括：
87.衬底102，开设有沟槽106；
88.屏蔽栅介质层204，位于沟槽106的底部及内壁；
89.屏蔽栅多晶硅层210，设于沟槽106内，屏蔽栅多晶硅层210的顶部的两侧为向下延伸的斜坡结构208，斜坡结构208与屏蔽栅介质层204的顶部206的夹角为钝角。
90.在其中一个实施例中，屏蔽栅沟槽器件还包括栅氧化层，栅氧化层位于屏蔽栅多晶硅层210的上方。
91.如图11所示，为以本技术的半导体器件的制备方法和以传统的制备方法分别制成的半导体器件的截面结构的扫描电镜照片的形貌对比图，由图11可以看出，以本技术中的半导体器件的制备方法制成的半导体器件，屏蔽栅多晶硅层顶部(图中沟槽内虚线圈出的部分)的尖角形貌较平缓，两侧无空洞，填充无异常，并且沟槽开口处(图中沟槽开口位置虚
线圈出的部分)无裂纹。
92.上述屏蔽栅沟槽器件，屏蔽栅多晶硅层，设于所述沟槽内，为多晶硅材质，所述屏蔽栅多晶硅层的顶部的两侧为向下延伸的斜坡结构，所述斜坡结构与所述屏蔽栅介质层的顶部的夹角为钝角。多晶硅结构顶部的宽度会变小，从而热生长的第一氧化层也不会形成上述外凸结构，因此能够避免影响第二介质层填充时的填充能力，达到从而避免在多晶硅结构顶部两侧形成小孔的目的所述斜坡与所述屏蔽栅介质层的顶端部的夹角为钝角。使得多晶硅结构顶部的宽度较小，在多晶硅结构顶部不会形成热生长的外凸结构，能够避免影响多晶硅栅填充时的填充能力，达到避免在多晶硅结构顶部两侧形成小孔的目的，进而达到消除填充异常造成的栅源短路的目的。
93.在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
94.以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
95.以上所述实施例仅表达了本技术的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本技术构思的前提下，还可以做出若干变形和改进，这些都属于本技术的保护范围。因此，本技术专利的保护范围应以所附权利要求为准。