半导体装置的制作方法

技术特征：
1.一种半导体装置，所述半导体装置包括：基底，包括第一区域和第二区域；第一有源图案，在第一区域上，第一有源图案包括一对第一源极/漏极图案和在所述一对第一源极/漏极图案之间的第一沟道图案，第一沟道图案包括堆叠在基底上的多个第一半导体图案；第二有源图案，在第二区域上，第二有源图案包括一对第二源极/漏极图案和在所述一对第二源极/漏极图案之间的第二沟道图案，第二沟道图案包括堆叠在基底上的多个第二半导体图案；支撑图案，在所述多个第一半导体图案中的两个垂直相邻的第一半导体图案之间，支撑图案将所述两个垂直相邻的第一半导体图案彼此连接；以及第一栅电极和第二栅电极，分别在第一沟道图案和第二沟道图案上，其中，第一沟道图案的长度比第二沟道图案的长度大，并且支撑图案的宽度与第一沟道图案的长度的比率在0.05至0.2的范围内。2.根据权利要求1所述的半导体装置，其中，支撑图案包括硅锗和杂质，支撑图案的锗浓度在10at％至35at％的范围内，并且支撑图案的杂质浓度在5at％至10at％的范围内。3.根据权利要求1所述的半导体装置，其中，第一沟道图案的长度在70nm至300nm的范围内，并且支撑图案的宽度在3.5nm至60nm的范围内。4.根据权利要求1所述的半导体装置，其中，所述多个第一半导体图案中的至少一个第一半导体图案包括与支撑图案垂直叠置的杂质区域，杂质区域的杂质浓度在从杂质区域的一侧朝向另一侧的方向上增大到第一值然后减小。5.根据权利要求1所述的半导体装置，所述半导体装置还包括：第一栅极介电层，在第一沟道图案与第一栅电极之间；以及第二栅极介电层，在第二沟道图案与第二栅电极之间，其中，支撑图案具有彼此相对的第一侧壁和第二侧壁，并且第一栅极介电层覆盖第一侧壁和第二侧壁。6.根据权利要求5所述的半导体装置，其中，选自第一侧壁和第二侧壁中的至少一个侧壁朝向支撑图案的中心凹陷。7.根据权利要求5所述的半导体装置，其中，支撑图案的宽度在从所述两个垂直相邻的第一半导体图案中的一个朝向所述两个垂直相邻的第一半导体图案中的另一个的方向上减小到第二值然后增大。8.根据权利要求1所述的半导体装置，其中，第一栅电极包括在所述两个垂直相邻的第一半导体图案之间的第一段和第二段，并且支撑图案在第一段与第二段之间。9.根据权利要求1所述的半导体装置，其中，支撑图案设置为多个，并且所述多个支撑图案将基底连接到所述多个第一半导体图案。10.根据权利要求1至9中任一项所述的半导体装置，其中，支撑图案不在第二区域上，并且
第二栅电极在所述多个第二半导体图案中的每个第二半导体图案的顶表面、相对的侧壁和底表面上。11.一种半导体装置，所述半导体装置包括：基底，包括第一区域和第二区域；第一有源图案，在第一区域上，第一有源图案包括一对第一源极/漏极图案和在所述一对第一源极/漏极图案中的一个与所述一对第一源极/漏极图案中的另一个之间的第一沟道图案，第一沟道图案包括堆叠在基底上的多个第一半导体图案；第二有源图案，在第二区域上，第二有源图案包括一对第二源极/漏极图案和在所述一对第二源极/漏极图案中的一个与所述一对第二源极/漏极图案中的另一个之间的第二沟道图案，第二沟道图案包括堆叠在基底上的多个第二半导体图案；支撑图案，在所述多个第一半导体图案中的两个垂直相邻的第一半导体图案之间，支撑图案将所述两个垂直相邻的第一半导体图案彼此连接；以及第一栅电极和第二栅电极，分别在第一沟道图案和第二沟道图案上，其中，第一沟道图案的长度比第二沟道图案的长度大，并且支撑图案包含5at％至10at％的杂质。12.根据权利要求11所述的半导体装置，其中，支撑图案的宽度与第一沟道图案的长度的比率在0.05至0.2的范围内。13.根据权利要求11所述的半导体装置，所述半导体装置还包括：第一栅极介电层，在第一沟道图案与第一栅电极之间；以及第二栅极介电层，在第二沟道图案与第二栅电极之间，其中，支撑图案包括彼此相对的第一侧壁和第二侧壁，并且第一栅极介电层覆盖第一侧壁和第二侧壁。14.根据权利要求13所述的半导体装置，其中，选自第一侧壁和第二侧壁中的至少一个侧壁朝向支撑图案的中心凹陷。15.根据权利要求11至14中任一项所述的半导体装置，其中，第一栅电极包括在所述两个垂直相邻的第一半导体图案之间的第一段和第二段，并且支撑图案在第一段与第二段之间。16.一种半导体装置，所述半导体装置包括：基底，包括第一区域和第二区域；器件隔离层，限定第一区域上的第一有源区域和第二区域上的第二有源区域；一对第一源极/漏极图案和一对第二源极/漏极图案，分别在第一有源区域和第二有源区域上；第一沟道图案和第二沟道图案，第一沟道图案在所述一对第一源极/漏极图案之间，第二沟道图案在所述一对第二源极/漏极图案之间，并且第一沟道图案和第二沟道图案中的每个包括顺序地堆叠在基底上的第一半导体图案、第二半导体图案和第三半导体图案；第一支撑图案、第二支撑图案和第三支撑图案，在第一有源区域上，第一支撑图案在基底与第一半导体图案之间，第二支撑图案在第一半导体图案与第二半导体图案之间，并且第三支撑图案在第二半导体图案与第三半导体图案之间；第一栅电极和第二栅电极，分别在第一沟道图案和第二沟道图案上；
第一栅极介电层和第二栅极介电层，第一栅极介电层在第一沟道图案与第一栅电极之间，并且第二栅极介电层在第二沟道图案与第二栅电极之间；一对栅极间隔件，在第一栅电极和第二栅电极中的每个的相对侧上；栅极覆盖图案，在第一栅电极和第二栅电极中的每个的顶表面上；多个有源接触件，电连接到第一源极/漏极图案和第二源极/漏极图案；多个栅极接触件，电连接到第一栅电极和第二栅电极；第一金属层，在所述多个有源接触件和所述多个栅极接触件上，第一金属层包括电连接到所述多个有源接触件和所述多个栅极接触件的多条第一线；以及第二金属层，在第一金属层上，其中，第一沟道图案的长度比第二沟道图案的长度大，并且选自第一支撑图案、第二支撑图案和第三支撑图案中的至少一个支撑图案具有弯曲的侧壁。17.根据权利要求16所述的半导体装置，其中，所述弯曲的侧壁朝向选自第一支撑图案、第二支撑图案和第三支撑图案中的所述至少一个支撑图案的中心凹陷。18.根据权利要求16所述的半导体装置，其中，第二支撑图案的宽度比第三支撑图案的宽度大，并且第一支撑图案的宽度比第二支撑图案的宽度大。19.根据权利要求16至18中任一项所述的半导体装置，其中，第三支撑图案的宽度与第一沟道图案的长度的比率在0.05至0.2的范围内。20.根据权利要求16所述的半导体装置，其中，第一栅极介电层覆盖所述弯曲的侧壁。

技术总结
公开了半导体装置。该半导体装置包括：基底，包括第一区域和第二区域；第一有源图案，在第一区域上，并且包括一对第一源极/漏极图案和第一沟道图案，第一沟道图案包括第一半导体图案；第二有源图案，在第二区域上，并且包括一对第二源极/漏极图案和第二沟道图案，第二沟道图案包括第二半导体图案；支撑图案，在两个垂直相邻的第一半导体图案之间；以及第一栅电极和第二栅电极，在第一沟道图案和第二沟道图案上。第一沟道图案的沟道长度比第二沟道图案的沟道长度大。支撑图案的宽度与第一沟道图案的沟道长度的比率在0.05至0.2的范围内。的沟道长度的比率在0.05至0.2的范围内。的沟道长度的比率在0.05至0.2的范围内。


技术研发人员：朴鲁英 裵东一 朴范琎
受保护的技术使用者：三星电子株式会社
技术研发日：2021.08.10
技术公布日：2022/6/4