一种环绕栅极晶体管及其制备方法与流程

1.本发明涉及环绕栅极晶体管制备工艺领域，特别涉及一种环绕栅极晶体管及其制备方法。


背景技术：

2.集成电路特征尺寸持续微缩，传统三栅或双栅的finfet在3nm以下节点受到限制。这是因为finfet随着栅极线条之间的间距进一步减小，鳍式晶体管的沟道静电完整性问题急速加剧，并直接制约晶体管性能和集成度的进一步提升。这里所说的静电完整性问题是指鳍式晶体管本身的三维鳍式(fin)沟道结构在极短栅极长度下所带来的一系列栅控失效，难以正常开关，并导致沟道漏电增加器件和电路功耗的相关问题。随着栅极线条之间的间距进一步减小，还将在晶体管中带来严重的寄生电容以及电阻的问题。例如栅极与栅极之间的寄生电容，栅极与通道之间的寄生电容，栅极与金属电极之间的寄生电容，以及源极与漏极之间的寄生电阻等问题。与此同时，随着栅极线条之间的间距进一步减小，在一个电路单元内难以填充多个并行的fin沟道，从而需要增加三维fin沟道的高度以保证电路性能，这将带来严重的工艺挑战，例如超高深比刻蚀、相邻高fin粘附等挑战。因此，工业界迫切需要一个新的结构来替代现有的鳍式晶体管结构来克服上述挑战，延续集成电路的持续尺寸微缩发展，由此带来了环绕栅极晶体管(gaa-fet)。
3.gaa-fet由于具备针对导电沟道的环绕式栅极，因而具备很强的栅控能力，可以在栅极线条及间距尺寸进一步微缩时保持沟道静电完整性，维持器件正常开关并削弱沟道漏电流。环绕栅极晶体管根据源极与漏极之间沟道结构的形貌不同，主要分为纳米线结构(图1)以及纳米片结构(图2)两种分类。其中，纳米片gaa-fet将是面向主流量产的优势路径。纳米片gaa-fet可以在保持环绕栅极的特征同时，有效扩大沟道的导电面积，减少寄生电阻影响，从而提升器件性能，同时，在平面方向上带来更多、更灵活的尺寸变化范围，为一个单元电路设计带来更多的变化空间，从而提升整体性能。
4.在另外一方面，目前为了满足移动智能电子电路的应用需求，通常要在集成电路核心晶体管中采用多阈值技术。即为低功耗应用场景提供高阈值的晶体管，为高速高性能应用场景提供低阈值的晶体管。以往平面晶体管主要采用沟道离子注入掺杂的技术，而finfet工艺中常采用金属栅的膜层厚度调控技术。由于gaa-fet的特殊沟道结构，上述传统集成技术均面临一定的局限性，在实现多阈值集成方面面临极大挑战，主要原因如下。
5.环绕栅极晶体管的一般生产工艺如图3所示的流程。所述流程为示例，并不唯一确定。由于在10纳米以下的先进制程中，生产一颗芯片通常需要几千道工序，因此无法详细介绍每一步工艺，此处仅介绍流程中关键节点形成的结构。如图4至9所示，分别为：外延gesi/si叠层(硅层2和锗硅层1的交替叠加)后的结构，垂直刻蚀的fin结构3，低温sti工艺隔离结构，假栅4及内/外侧墙、源漏掺杂后的结构，后栅工艺中通过选择腐蚀形成si纳米片堆叠沟道5的结构(在此之前已形成隔离层6)，然后环绕纳米片沟道形成界面氧化层、高k介质层、阻挡层、功函层、金属栅等的栅堆叠结构，后继再形成接触孔8与后道互连的结构。利用上述
方法制作的gaa-fet具有如图10所示的剖面结构，为了限制整个堆叠纳米片沟道高度并提升投影平面下整体沟道性能，硅纳米片之间的间距(图中虚线圆框处)压缩等极小，将存在极为复杂的难以填充或者填充不均匀的现象，导致器件阈值难以精确调控。在此基础上，如果利用传统控制金属栅功函层或其它薄膜厚度的变化方法来实现多阈值集成将面临极大挑战。
6.为此，提出本发明。


技术实现要素：

7.本发明的主要目的在于提供一种环绕栅极晶体管的制备方法，该方法利用不同区域上两个高k介质层的不同结构来挑中器件阈值，为器件的多阈值集成提供了更好的选择性。
8.为了实现以上目的，本发明提供了以下技术方案。
9.本发明的第一方面提供了一种环绕栅极晶体管的制备方法，采用如下方法形成栅介质：
10.先形成第一高k介质层，然后去除部分区域的第一高k介质层；
11.再形成第二高k介质层；
12.其中，所述第一高k介质层和所述第二高k介质层具有不同的电负性或者不同的原子半径。
13.进一步地，第二高k介质层采用铪基材料。
14.进一步地，所述第一高k介质层采用铝、锰、锆、钛、钼、镧、镁、钪、钇、钕元素中至少一种的氧化物。
15.进一步地，所述第一高k介质层采用铝、锰、锆、钛、钼元素中至少一种的氧化物。
16.进一步地，所述第一高k介质层采用镧、镁、钪、钇、钕元素中至少一种的氧化物。
17.进一步地，在所述形成栅介质之前还包括：
18.在衬底上形成鳍、源/漏区和沟道。
19.进一步地，在所述形成栅介质之后还包括：
20.在第二高k介质层表面形成阻挡层、填充金属栅。
21.进一步地，在形成所述阻挡层、填充金属栅时，还利用刻蚀工艺控制不同区域的阻挡层具有不同厚度。
22.进一步地，所述阻挡层采用氮化钛或氮化硅钛。
23.本发明的第二方面提供了利用上述方法制得的环绕栅极晶体管，其在nmos、pmos、等不同区域上的高k介质层(hk)结构不同，阈值也呈现出梯度化。
24.与现有技术相比，本发明达到了以下技术效果：
25.本发明先沉积第一高k介质层(hk1)，然后选择腐蚀nmos和pmos部分区域后的hk1，再沉积第二高k介质层(hk2)，来调控器件阈值，解决了纳米片沟道之间空间有限导致阈值调控有限的问题。
附图说明
26.通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通
技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。
27.图1为常见的纳米线结构的gaa-fet示意图；
28.图2为常见的纳米片结构的gaa-fet示意图；
29.图3为现有技术制备gaa-fet的流程示意图；
30.图4至9为现有技术制备gaa-fet时各步骤得到结构形貌图；
31.图10为现有技术制备的gaa-fet的剖视图；
32.图11为本发明制备的gaa-fet的剖视图；
33.图12为本发明制备gaa-fet的流程示意图。
具体实施方式
34.以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
35.在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
36.在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
37.如背景技术所述，仅仅依靠常规调控金属栅、功函层或阻挡层厚度等手段已无法满足gaa-fet多阈值的集成要求。为此，本发明提供了一种利用多层不同性质的hk(高介电常数材料)的组合来调整阈值的方法，具体如下。
38.在环绕栅极晶体管的制备过程中，采用如下方法形成栅介质：
39.步骤s1，先形成第一高k介质层(hk1)。
40.步骤s2，然后去除部分区域的第一高k介质层。
41.在步骤s2中，去除的区域视最终产品阈值的要求而定，例如图11所示的器件实施例中，去除了相邻的nmos和pmos区域上的hk1，但实际应用中并不限于此。本发明对去除的手段也不做特别限制，包括但不限于气体刻蚀、等离子体刻蚀等，同时借助掩膜等保护层。
42.步骤s3，再形成第二高k介质层(hk2)。需要注意的是，为了达到多阈值目的，通常要求所述第一高k介质层和所述第二高k介质层具有不同的电负性或者不同的原子半径。例如，第二高k介质层可采用铪基材料，第一高k介质层可采用铝、锰、锆、钛、钼、镧、镁、钪、钇、钕元素中至少一种的氧化物。相比而言，hk1的选择性更多，其选择依据通常是nmos和pmos两个区域的阈值大小。例如当在nmos区域形成高阈值器件、在pmos区域形成低阈值器件时，hk1优选采用铝、锰、锆、钛、钼元素中至少一种的氧化物，例如alox、mnox、zrox、tiox、moox等。当在nmos区域形成低阈值器件、在pmos区域形成高阈值器件时，hk1优选采用镧、镁、钪、
钇、钕元素中至少一种的氧化物，例如laox、mgox、scox、yox、ndox等。
43.以图11所示的结构为例，利用上述方法得到晶体管由于不同区域栅介质的介电性能不同，从而导致阈值不同。在nmos1和pmos2的硅沟道201上具有hk1 202和hk2 203，而中间相邻的nmos2和pmos1只有hk2 203而且是在形成栅之前来调控阈值，可以更充分利用沟道之间本就狭窄的距离。
44.对于gaa-fet中其他结构的制备，可以采用典型的流程(但本发明并不仅限于此)，例如图12所示，下文详细介绍。
45.首先提供衬底，对衬底浅表层进行掺杂。上述衬底可以是硅基衬底，例如体硅、soi、应变硅、gesi中的一种，也可以采用三五族材料。
46.然后生长用于形成鳍的堆叠层，本发明对堆叠层的材料不作特别限制。以典型的gesi/si叠层(锗硅作为牺牲预备层，硅作为预备沟道层)为例，通常采用外延生长法。
47.接下来采用图形化转移工艺形成鳍结构(fin)。图形化转移工艺可以包括：在gesi/si叠层表面涂覆一层光刻胶，然后在该光刻胶上方设置掩膜板，通过曝光显影去除部分该光刻胶后得到光刻窗口，最后通过光刻窗口刻蚀去除衬底上未被光刻胶覆盖的各牺牲预备层的部分和各沟道预备层的部分，得到鳍结构，如图5所示。
48.之后沉积绝缘材料形成浅槽隔离层(sti)，如图6所示。sti的材料优选为掺杂或非掺杂的低温氧化物。
49.然后形成跨鳍结构的假栅，如图7所示。形成上述假栅的步骤可以包括：在具有图6所示的结构上沉积假栅材料并刻蚀，以形成位于鳍体段上方的凸起部；形成覆盖该凸起部的掩膜层，刻蚀去除假栅材料中位于掩膜层两侧的部分，以使鳍体段两端的表面裸露，去除上述掩膜层，剩余的假栅材料构成跨鳍体段的假栅。上述假栅材料可以为多晶硅，本领域技术人员可以根据现有技术对形成上述假栅预备层的材料进行合理选取，在此不再赘述。
50.接下来进行内侧墙工艺。内侧墙指位于假栅两侧且跨鳍结构的侧墙，用于在后续工艺中保护牺牲预备层不被横向刻蚀。内侧墙形成方法与结构有多种形式，此处具体工艺步骤与结构没有展开详细描述。
51.之后在位于假栅两侧的鳍结构中形成源/漏区。可以直接对鳍结构中位于假栅两侧的裸露端部进行注入掺杂，以形成上述源/漏区。或者采用自对准刻蚀工艺去除鳍结构中位于假栅两侧的裸露端部，剩余的鳍体段被假栅覆盖且两侧端面裸露，采用半导体材料在鳍体段的两侧端面上外延sige/si形成源/漏极，然后进行掺杂并高温退火。本领域技术人员可以根据现有技术对上述原位掺杂的工艺步骤及工艺条件进行合理设定，在此不再赘述。
52.接下来形成层间介质以及介质层层叠封装工艺。
53.然后依次去除假栅以及位于源/漏区之间的沟道牺牲层，通常为锗硅，以使沟道层中位于源/漏区之间的部分表面裸露并产生分离，形成具有裸露表面的堆叠沟道层构成堆叠纳米片(ns)阵列(即纳米片沟道)，绕纳米片阵列中各纳米片的外周形成复杂的栅堆叠结构，如图8所示。
54.然后采用本发明上文所述的方法形成栅介质。
55.形成栅介质之后，还包括：在第二高k介质层(即hk2 203)表面形成阻挡层204、功函层、填充金属栅205，这样就构成了环栅结构，也是高k金属栅叠层，任选进行cmp处理。在
这一部分工艺中还可以利用回刻手段控制阻挡层、功函层、金属栅的结构(主要指厚度等)来进一步调整阈值梯度，这样叠加本发明hk1和hk2的调节，能实现更精确、更多梯度阈值的调整。控制阻挡层、金属栅的结构的手段如图12所示的方法流程。形成上述栅极的金属栅材料可以为tac、tin、tatbn、taern、taybn、tasin、hfsin、mosin、rutax、nitax，monx、tisin、ticn、taalc、tialn、tan、ptsix、ni3si、pt、ru、ir、mo、ti、al、cr、au、cu、ag、hfru和ruox等
56.最后还包括典型的形成接触孔、接触孔内的插塞、金属化互连、焊垫等工艺。进行这些工艺时可以先沉积绝缘介质以覆盖已有的结构，或者通过绝缘介质与导电材料层的多重组合实现不同电极间的连接。