具有多个独立栅极的半导体器件的制作方法

1.本发明的实施例涉及集成电路设计、制造和使用的领域。更具体地，本发明的实施例涉及用于具有多个独立栅极的半导体器件的系统和方法。


背景技术：

2.功率半导体广泛用于电子电路(例如，电源)中用于切换目的。在许多应用中使用功率半导体的系统设计者面临若干挑战以确保在一系列条件下的安全且可靠的操作。一种极端条件是非钳位电感开关(uis)。
3.每当经过感应负载的电流被快速关断时，所存储的磁能感应出反电磁力(emf)，该反电磁力可以在该开关两端建立非常高的电势。在关断瞬间t1，感应负载l承载i
dspk
的峰值电流。这对应于1/2l x i
dspk2
的存储能量。半导体开关需要吸收感应负载中存储的该能量，这同时导致高电压和电流应力。在吸收能量的过程中，开关端子两端的电压将继续升高，并且如果电感器中存储的能量足够高，则半导体完全击穿。
4.在具有集成体二极管的硅mosfet的情况下，器件进入雪崩模式，携带v
avalancche
的漏极源极电压，而电流在时间间隔t
2-t1中从i
dspk
斜降至零。v
avalancche
通常比额定电压v
ds
更高，有时高出50％。在许多应用中，特别是在汽车环境中，这种情况可能重复地发生，从而连续地对功率器件施加压力。在一些情况下，该感应电势的完全积累可能远超过晶体管的额定击穿(v
(br)dss
)，从而导致灾难性故障。
5.应当认识到，uis是操作环境的条件，并且因此可以独立于功率半导体的技术而发生。基于宽带隙材料的开关元件(如氮化镓(gan))不具有本征体二极管，因此不具有任何种类的雪崩能力。它们的漏极源极电压可能增加得远远超过额定电压，并且如果非钳位的能量足够高，则将达到破坏性水平。单个非钳位的能量倾卸可以完全毁坏器件。


技术实现要素：

6.因此，需要用于具有多个独立栅极的半导体器件的系统和方法。存在对具有促进过电压保护的多个独立栅极的半导体器件的系统和方法的额外需要。还需要的是具有多个独立栅极的半导体器件的系统和方法，其适用于mosfet和hemt两者。还需要具有多个独立栅极的半导体器件的系统和方法，其与集成电路设计、制造、测试和使用的现有系统和方法兼容和互补。本发明的实施例提供了这些优点。
7.根据本发明的实施例，一种栅极控制的半导体器件包括：半导体器件的第一多个单元，所述第一多个单元被配置为由主栅极来控制；以及半导体器件的第二多个单元，所述第二多个单元被配置为由辅助栅极来控制。主栅极与辅助栅极是电隔离的，以及半导体器件的源极和漏极并联电耦接。第一多个单元和第二多个单元在结构上可以基本相同。
8.根据本发明的另一个实施例，一种栅极控制的半导体器件包括源极端子和漏极端子。此外，该半导体器件包括主栅极端子，该主栅极端子被配置为控制半导体器件的沟道区的第一部分中的从所述漏极端子到所述源极端子的电流。进一步，所述半导体器件包括辅
助栅极端子，所述辅助栅极端子被配置为控制半导体器件的沟道区的第二部分中的从所述漏极端子到所述源极端子的电流。
9.根据本发明的另一个实施例，一种栅极控制的半导体器件包括多个主单元。所述多个主单元包括主源极、主漏极和主沟道区。所述多个主单元还包括耦接到半导体器件的主栅极端子的主栅电极。栅极控制的半导体器件还包括多个辅助单元。多个辅助单元包括辅助源极、辅助漏极和辅助沟道区。所述多个辅助单元还包括耦接到所述半导体器件的辅助栅极端子的辅助栅电极。主源极和主漏极与辅助源极和辅助漏极并联耦接，形成公共源极和公共漏极。主栅极端子和辅助栅极端子是电隔离的。
附图说明
10.并入本说明书中并构成本说明书的一部分的附图示出了本发明的实施例，并且与说明书一起用于解释本发明的原理。除非另有说明否则附图可以不是按比例绘制的。
11.图1示出了根据本发明的实施例的用于具有多个独立栅极的半导体器件的示例性示意性符号。
12.图2示出了根据本发明的实施例的示例性的硅基竖直沟槽mosfet。
13.图3示出了根据本发明的实施例的示例性的氮化镓基的高电子迁移率晶体管(hemt)。
14.图4a示出了根据本发明的实施例的具有多个独立栅极的半导体器件的氮化镓基的高电子迁移率晶体管(hemt)实施例的示例性示意图。
15.图4b示出了根据本发明的实施例的具有多个独立栅极的半导体器件的硅基金属氧化物半导体场效应晶体管(mosfet)实施例的示例性示意图。
16.图5示出了根据本发明的实施例的具有带内部有源钳位电路的多个独立栅极的半导体器件的应用的示例性示意图。
17.图6示出了根据本发明的实施例的具有带外部有源钳位电路的多个独立栅极的半导体器件的应用的示例性示意图。
18.图7示出了根据本发明的实施例的具有多个独立栅极的半导体器件的应用的示例性示意图。
19.图8示出了根据本发明的实施例的具有多个独立栅极的半导体器件的应用的示例性示意图。
具体实施方式
20.现在将详细参考本发明的各种实施例，这些实施例的示例在附图中示出。尽管将结合这些实施例描述本发明，然而，应当理解的是，其并不旨在将本发明局限于这些实施例。相反，本发明旨在覆盖可被包括在由所附权利要求限定的本发明的精神和范围内的替代、修改和等同物。此外，在本发明的以下详细描述中，阐述了许多具体细节以便提供对本发明的透彻理解。然而，本领域普通技术人员将认识到，本发明可以在没有这些具体细节的情况下实施。在其他实例中，未详细描述众所周知的方法、过程、组件和电路，以免不必要地模糊本发明的各方面。
21.以下详细描述的一些部分在用于制造半导体器件的操作的工艺、逻辑块、处理和
其他符号表示方面被呈现。这些描述和表示是半导体器件制造领域的技术人员用来最有效地将其工作的实质传达给本领域的其他技术人员的手段。在本技术中，程序、方法、逻辑块、工艺等被设想为产生期望结果的步骤或指令的自洽序列。这些步骤是需要物理量的物理操纵的步骤。然而，应当记住的是，所有这些和类似的术语将与适当的物理量相关联并且仅仅是被应用于这些量的方便的标签。除非另有具体说明，否则如从以下讨论中显而易见的是，应当认识到贯穿本技术，利用诸如“形成”、“执行”、“生产”、“沉积”、“蚀刻”、“添加”、“去除”等术语的讨论是指半导体器件制造的动作和工艺。
22.符号和术语
23.附图未按比例绘制，并且在附图中可仅示出结构的部分以及形成那些结构的各个层。附图总体上示出了符号和简化的结构以传达对本发明的理解，并且不旨在详细地再现物理结构。此外，制造工艺和操作可以与本文所讨论的工艺和操作一起执行；即，在本文所示和所述的操作之前、之间和/或之后可以存在多个工艺操作。重要的是，根据本发明的实施例可以结合这些其他(或许传统的)工艺和操作来实现，而不显著扰乱它们。一般而言，根据本发明的实施例可以替换和/或补充常规工艺的部分而不显著影响外围工艺和操作。
24.术语“mosfet”通常被理解为与术语绝缘栅极场效应晶体管(igfet)同义，因为许多现代mosfet包括非金属栅极和/或非氧化物栅极绝缘体。如本文中使用的，术语“mosfet”不一定暗示或者要求包括金属栅极和/或氧化物栅极绝缘体的fet。相反，术语“mosfet”包括通常已知为或称为mosfet的器件。
25.如在此使用的，字母“n”是指n型掺杂剂并且字母“p”是指p型掺杂剂。加号“ ”或减号
“‑”
分别用于表示相对较高或相对较低浓度的这样一种或更多种掺杂剂。然而，这种使用不限制这些区域的绝对掺杂范围或其他方面。例如，被描述为n 或n-的掺杂区域也可以替代地被描述为n型掺杂区。
26.在此以接受的方式使用术语“沟道”。即，电流在沟道中的fet内从源极连接移动到漏极连接。沟道可以由n型或p型半导体材料制成；因此，fet被指定为n沟道或p沟道器件。在n沟道器件的背景下讨论了一些附图；然而，根据本发明的实施例不限于此。即，本文所述的特征可用于p沟道器件中。通过用p型掺杂剂和/或材料代替对应的n型掺杂剂和/或材料，可以容易地将n沟道器件的讨论映射到p沟道器件，反之亦然。
27.术语“沟槽”已经获得半导体领域内的两种不同但相关的含义。通常，当提及工艺(例如，蚀刻)时，术语沟槽用于表示或者指在例如外延(“epi”)层内形成的材料的孔隙(例如，孔或沟)。通常，这种孔的长度远大于其宽度或深度。然而，当提及半导体结构或器件时，术语沟槽用于表示或指代固体竖直对准的结构，其设置在衬底的主表面下方，具有与衬底的组成不同的复杂组成。沟槽结构通常与竖直沟槽场效应晶体管(fet)的沟道相邻。该结构可以包括例如fet的栅极。术语“沟槽结构”在本文中有时可用于区分填充或部分填充的沟槽与空的或未填充的沟槽。在其他时候，从周围讨论的上下文中，使用这些术语的方式将是显而易见的。
28.应了解的是，尽管通常被称为“沟槽结构”的半导体结构可以通过蚀刻沟槽然后填充沟槽来形成，但在此关于本发明的实施例的结构术语的使用不暗示，并且不限于此类工艺。
29.本技术的说明书和/或权利要求书中的术语“基本上”用于指设计意图，而不是物
理结果。半导体领域已部署以高准确度测量半导体的许多方面的能力。因此，当测量到可用的精度时，通常，半导体的任何物理方面都没有精确地按照设计。此外，测量技术可以容易地识别旨在相同的结构中的差异。因此，诸如“基本上相等”的术语应被解释为被设计成相等的，但受到制造变化和测量精度的影响。
30.沟槽或沟槽内的结构的“宽度”应理解为是指垂直于这种沟槽的长范围的水平尺寸。
31.虽然为了说明的目的，本文中的描述和附图涉及基于宽带隙材料(例如，氮化镓(gan))的硅基金属氧化物半导体场效应晶体管(mosfet)和/或高电子迁移率晶体管(hemt)，但是根据本发明的实施例适用于并且非常适合于通过栅极端子操作的任何功率半导体，包括例如平面mosfet、沟槽mosfet、超级结型mosfet、分割栅极或屏蔽栅极mosfet、igbt和碳化硅fet。本发明的实施例也适用于复合或级联器件，该复合或级联器件将硅mosfet作为开关元件与gan hemt或sic fet结合在一起。
32.具有多个独立栅极的半导体器件
33.功率半导体器件(例如，被配置为切换大电流和/或电压的场效应晶体管(fet))通常包括大量基本相似的单元。每个这样的单元被配置为fet。通常，所有此类单元的端子(例如，源极端子、漏极端子和栅极端子)电耦接，从而使得功率器件包括多个并联耦接和控制的单元。
34.根据本发明的实施例，独立于大多数单元来控制这些单元的总数的一部分。所选择的部分的单元具有连接在一起的栅极，但是与主栅极电分离，以形成一个或更多个“辅助”栅极端子。包括辅助栅极的这种单元可以被已知为或称为“辅助单元”。大多数单元(例如，包括主栅极的单元)可以被已知为或称为“主单元”。例如，大部分单元耦接到第一或“主”栅极端子，而一部分单元耦接到独立于第一栅极端子的第二或“辅助”栅极端子。
35.图1示出了根据本发明的实施例的具有多个独立栅极的半导体器件100的示例性示意性符号。在图1中示出了一个辅助栅极；然而，在一些实施例中，可以存在多于一个的辅助栅极，例如，多于两个的独立栅极。半导体器件100包括单个源极端子140和单个漏极端子130。例如，半导体器件100的所有单元的源极端子和漏极端子并联耦接。大多数单元的栅电极耦接至主栅极端子1，标记110。一部分单元的栅电极耦接至栅极端子2(标记120)。如对于功率半导体典型的，fet的主体耦接至源极；然而，这不是必需的，并且根据本发明的实施例非常适合于主体浮置或耦接至非源极电位的器件，例如主体偏置器件。根据本发明的实施例，主体端子可以暴露于封装引脚上。体二极管(未示出)可以存在或可以不存在。
36.半导体器件100可以经由主栅极端子作为常规半导体开关操作。辅助栅极端子可以通过齐纳二极管(zener diode)或其他机构而内部耦接到漏极端子，以实现例如漏极和源极之间的峰值电压的有源钳位(active clamping)。或者，辅助栅极端子可以作为附加端子引出以除了用于电压钳位之外还用于各种目的。例如，可以在硅基的金属氧化物半导体场效应晶体管(mosfet)以及基于宽带隙材料(例如，氮化镓(gan))的高电子迁移率晶体管(hemt)中实现该结构。
37.图2示出了根据本发明的实施例的示例性的硅基竖直沟槽mosfet 200。图2示出了mosfet 200的四个单元，单元201、202、203和204。应当认识到，实际器件通常具有大量基本相似的单元，例如，数千个单元。在一些实施例中，单元201包括在衬底210上的外延220中形
成的沟槽230，其可以是高度掺杂的单晶硅。在一些实施例中，沟槽230、232可以延伸到衬底210中。沟槽230包括栅极1电极240，例如，包括多晶硅。沟槽230可以可选地包括与栅极1电极240电隔离的屏蔽栅极1电极250。屏蔽栅极1电极250可以耦接到例如源极电位。
38.单元201还包括源极238和源极触点236，源极238可以是例如注入区。通常，栅极1电极240和屏蔽栅极1电极250通过通常填充沟槽230的沟槽氧化物而彼此电绝缘和与其他结构电绝缘。mosfet 200通常还包括源极金属层270和在衬底210的背侧上的漏极端子260。
39.mosfet 200通常包括以称为“单元间距”的规则间隔放置的大量单元。这种单元的大部分基本上与单元201相同，并且这种多数单元的源极、漏极和栅极并联耦接。例如，在图2中，单元203和204基本上与单元201相同并且被认为是主单元。
40.根据本发明的实施例，mosfet 200的单元202与单元201、203和/或204不同。单元202可以被认为是“辅助单元”。单元202包括沟槽232。沟槽232包括栅极2电极242并且可选地包括屏蔽栅极2电极252。单元202还包括源极注入239。栅极2电极242不直接耦接到大多数单元的栅极，并且被认为是辅助栅极。例如，栅极2电极242不直接耦接至栅极1电极240。通常，主单元和辅助单元具有相同的源极端子。例如，辅助单元202的源极注入239耦接到主单元的源极注入，例如，源极注入238。
41.由于栅极2电极242不直接耦接至多数单元的栅极，因此辅助单元的栅极2电极242将通常具有与用于主单元的栅极流道(gate runner)(例如，栅极1电极240)不同的栅极流道(未示出)。除了与栅极2电极242的耦接相对于栅极1电极240的耦接有关的结构差异之外，辅助单元的结构可以基本上类似于主单元的结构。例如，辅助单元202的结构可以与主单元201、203和/或204的结构基本相似。
42.根据本发明的实施例，单元202的沟槽232、栅极2电极242、可选的屏蔽栅极2电极252和/或源极注入239的尺寸、深度和/或组成可以与单元201的沟槽230、栅极1电极240、可选的屏蔽栅极1电极250和/或源极注入233的尺寸、深度和/或组成基本相同。例如，单元201、202、203、204中的所有这种结构可以通过半导体制造工艺的相同工艺步骤和掩模来形成。
43.根据本发明的实施例，辅助单元202的结构的大小、深度和/或组成可以与主单元201的相应元件不同。例如，相对于单元201的对应元件，栅极2电极242的形状、沟槽232内的侧氧化物的厚度的改变和/或源极注入239的掺杂浓度的改变可以有利地相对于主单元201的阈值电压(vth)来调节辅助单元202的阈值电压。
44.氮化镓(gan)已经被考虑用于功率半导体。氮化镓比硅更有效地传导超过1000倍的电子。氮化镓还需要少几个数量级的电荷以开启沟道(qg)。尽管氮化镓器件可以使用标准硅制造工艺在用于生产硅半导体的相同工艺线上生产，但是生产gan器件的成本目前高于生产硅基mosfet器件的成本。由于gan的高得多的导电性，所以对于相同的功能性能，所产生的gan器件可以比硅器件小得多。因为单个器件比硅器件小得多，所以每晶圆可以生产更多的gan器件，从而产生比它们的硅对应物更高的制造良率。
45.图3示出了根据本发明的实施例的示例性的氮化镓基的高电子迁移率晶体管(hemt)300。图3示出了hemt 300的三个单元，即单元301、302和303。应当认识到，实际器件通常具有大量基本相似的单元，例如，数千个单元。
46.可以在衬底310(例如，硅)上生长种子层315(例如，氮化铝(aln))。氮化镓层320可
生长在种子层315上。薄界面层390(例如，包括氮化铝镓(algan))可形成在氮化镓层320的顶部上。源电极(例如，源极338)、漏电极(例如，漏极360)以及栅电极(例如，栅极1电极340)可形成在界面层390的顶部上。源极材料可以在栅电极上方延伸并且在栅极与漏极之间形成场板，例如场板350。电介质370可将栅极与源极材料分开。
47.hemt 300的所有单元的源极(例如，源极338)与漏极(例如，漏极360)并联耦接。主单元301和303代表hemt 300的大部分单元。单元301和303的栅极(例如，栅极1电极340)并联耦接。辅助单元302与主单元301和303的不同至少在于栅极2电极342不直接耦接到栅极1电极340。
48.如先前相对于mosfet 200(图2)所描述的，根据本发明的实施例，hemt 300的所有单元可以包括由半导体制造工艺的相同工艺步骤和掩模形成的基本上相同的结构。应当认识到，存在与栅极2电极342相对于栅极1电极340的不同耦接相关的超出单元级别的微小差异，例如栅极流道中的差异。
49.同样如先前关于mosfet 200(图2)所描述的，根据本发明的实施例，单元的一部分(例如，辅助单元302)的元件可以不同于大多数单元(例如，主单元301、303)的元件。例如，辅助单元302的结构的大小、形状和/或组成的改变可以有利地相对于主单元301的阈值电压(vth)来调节单元302的阈值电压。
50.在功率应用中氮化镓的一个缺点是缺乏本征体二极管。对于诸如氮化镓(gan)的宽带隙器件，不存在集成体二极管因此不存在雪崩模式。在这样的器件中的非钳位电感开关下，漏极-源极电压(vds)将上升，直到器件简单地破裂。
51.根据本发明的实施例非常适合于实现“有源钳位”电路，以在非钳位电感开关(uis)过程中保护功率半导体器件免于雪崩。
52.每当经过感应负载的电流被快速关断时，磁能感应出反电磁力(emf)，该反电磁力可以在开关两端建立非常高的电势。机械开关通常具有火花抑制电路以减少当电流突然中断时产生的这些有害影响。然而，当晶体管用作开关时，该感应电势的完全积累可能远超过晶体管的额定击穿(v
(br)dss
)，从而导致灾难性故障。
53.为了在uis事件过程中限制vds并且避免雪崩，可以利用“有源钳位”电路。钳位电路例如对于氮化镓半导体非常有利。一个这样的有源钳位电路使用从漏极到栅极的齐纳二极管来将vds钳位在其额定值以下。不幸的是，器件制造商和终端用户都不知道有源钳位下的器件能力或“坚固性”。在任何阶段都没有对其进行表征也没有进行测试。终端用户创建其自己的有源钳位实现方式，并且依赖于有限的经验数据来确定钳位的有效性。因此，具有集成的有源钳位特征的器件是非常期望的。
54.图4a示出了根据本发明的实施例的具有多个独立栅极的半导体器件的氮化镓基的高电子迁移率晶体管(hemt)400实施例的示例性示意图。图4a中示出了一个辅助栅极420；然而，在一些实施例中，可存在多于一个的辅助栅极，例如多于两个的独立栅极。半导体器件400包括单个源极端子430和单个漏极端子405。例如，半导体器件400的所有单元的源极端子和漏极端子并联耦接。
55.器件400典型地包括以称为“单元间距”的规则间隔放置的大量单元。大多数这样的单元是基本上相同的。大多数单元的栅电极耦接到主栅极端子410。一部分单元的栅电极耦接至辅助栅极端子420。栅极-源极电阻器440(例如，5-10千欧)可以用于抗噪性。
56.半导体器件400可经由主栅极端子作为常规半导体开关操作，例如，利用大部分单元。辅助栅极端子420可以用于各种目的，例如，用于电压钳位，如下文进一步公开。
57.图4b示出了根据本发明的实施例的具有多个独立栅极的半导体器件的硅基金属氧化物半导体场效应晶体管(mosfet)450实施例的示例性示意图。图4b中示出了一个辅助栅极470；然而，在一些实施例中，可存在多于一个的辅助栅极，例如，多于两个的独立栅极。半导体器件450包括单个源极端子480和单个漏极端子455。例如，半导体器件450的所有单元的源极端子和漏极端子并联耦接。
58.器件450通常包括以称为“单元间距”的规则间隔放置的大量单元。大多数这样的单元是基本上相同的。大多数单元的栅电极耦接到主栅极端子460。一部分单元的栅电极耦接至辅助栅极端子470。栅极-源极电阻器490(例如，5-10千欧)可以用于抗噪性。
59.半导体器件450可以经由主栅极端子作为常规半导体开关操作，例如利用大部分单元。辅助栅极端子470可以用于各种目的，例如，用于电压钳位，如下面进一步公开的。
60.图5示出了根据本发明的实施例的用于具有多个独立栅极(具有内部有源钳位电路)的半导体器件500的应用的示例性示意图。器件500包括具有多个独立栅极505的半导体器件。器件505可对应于例如器件100(图1)、器件200(图2)和/或器件300(图3)。齐纳二极管可以是包括器件505的管芯的一部分，或者齐纳二极管可以在单独管芯上，该单独管芯被包含在也包括器件505的多管芯半导体封装内。器件500包括暴露在封装引脚上的“主”栅极，栅极1(标记510)。栅极1(标记510)表示功率半导体505的大部分(主)单元的栅极，并且可用于控制功率半导体505的主开关功能。器件500还包括“辅助”栅极，栅极2(标记520)。栅极2(标记520)表示功率半导体505的(辅助)单元的一部分的栅极。根据本发明的实施例，栅极2(标记520)可以暴露于或者可以不暴露于封装引脚上。
61.辅助栅极(标记为520的栅极2)通过齐纳器件或功能上类似的机构被内部耦接至漏极。当漏极电压超过由设计设定的极限时，齐纳或功能上类似的机构将开始导通。所产生的电流将增强辅助栅极并且将功率半导体置于正向导通模式中，其中漏极电压在安全范围内。
62.根据本发明的实施例，可以设计功率半导体505的主单元的数量与功率半导体505的辅助单元的数量的比率，使得所有辅助单元的有效电阻在所有主单元的有效电阻的50-200倍的范围内。在一些实施例中，所有辅助单元的有效电阻可以在所有主单元的有效电阻的90-110倍的范围内。
63.通常，根据本发明的实施例，辅助单元可以在大多数主单元之间均匀地分布。这样的布置可以改善辅助单元的散热。例如，如果辅助单元与主单元的比率是1个辅助单元对99个主单元，例如，1％，则半导体505可以被设计为使得依次每百分之一的单元是辅助单元。
64.标称齐纳电压可以是低于功率半导体505的额定vds的10％至15％。应当理解，器件500的钳位操作不一定意味着以线性模式操作。例如，mosfet可被完全增强，但具有较大的rdson。栅极-源极电阻器540(例如，5-10千欧)可以用于抗噪性。根据本发明的实施例，栅极1(标记510)和栅极2(标记520)可以具有不同的阈值电压(vth)，以改善操作特性。通常，辅助栅极2(标记520)的阈值(vth)被设置得更高，以避免功率半导体505的虚假导通。
65.图6示出了根据本发明的实施例的具有多个独立栅极的半导体器件600的应用的示例性示意图，该多个独立栅极具有外部有源钳位电路。器件600包括具有多个独立栅极
605的半导体器件。器件605可以对应于例如器件100(图1)、器件200(图2)和/或器件300(图3)。齐纳二极管在器件600的外部。应当认识到，齐纳二极管仅是符号表示并且可以是具有钳位特性的任何电路，例如，电路、机构和/或器件。器件600包括暴露在封装引脚上的“主”栅极，栅极1(标记610)。栅极1(标记610)表示功率半导体605的大部分单元的栅极，并且可用于控制功率半导体605的主开关功能。器件600还包括“辅助”栅极，栅极2(标记620)。标记为620的栅极2表示功率半导体605的一部分单元的栅极。根据本发明的实施例，在封装引脚上暴露栅极2(标记620)。栅极-源极电阻器640(例如，5-10千欧)可以用于抗噪性。
66.图7示出了根据本发明实施例的具有多个独立栅极的半导体器件700的应用的示例性示意图。器件700包括具有多个独立栅极的半导体器件705。器件705可对应于例如器件100(图1)、器件200(图2)和/或器件300(图3)。器件700包括暴露在封装引脚上的“主”栅极，栅极1(标记710)。栅极1(标记710)表示功率半导体705的大部分单元的栅极，并且可用于控制功率半导体705的主开关功能。器件700还包括“辅助”栅极，栅极2(标记720)。栅极2(标记720)表示功率半导体705的部分单元的栅极。根据本发明的实施例，在封装引脚上暴露栅极2(标记720)。栅极-源极电阻器740(例如，5-10千欧)可以用于抗噪性。
67.在图7的实施例中，栅极1(标记710)和栅极2(标记720)在封装700的外部被绑定在一起，从而使得功率半导体705可以作为常规开关器件进行操作。可以理解，在外部引脚上暴露栅极2(标记720)端子使得同一器件700能够用在两个不同的应用中——图6的应用(例如，具有基于外部齐纳二极管的有源钳位)和图7的应用。
68.图8示出了根据本发明的实施例的具有多个独立栅极的半导体器件800的应用的示例性示意图。器件800被示为在功能上耦接到示例性外部控制电路。器件800包括具有多个独立栅极的半导体器件805。器件805可对应于例如器件100(图1)、器件200(图2)和/或器件300(图3)。器件800包括暴露在封装引脚上的“主”栅极，栅极1(标记810)。栅极1(标记810)表示功率半导体805的大部分单元的栅极，并且可用于控制功率半导体805的主开关功能。器件800还包括“辅助”栅极，标记为820的栅极2。标记为820的栅极2表示功率半导体805的部分单元的栅极。根据本发明的实施例，栅极2(标记820)暴露在封装引脚上。栅极-源极电阻器840(例如，5-10千欧)可以用于抗噪性。
69.图8的实施例被配置成用于主栅极810和辅助栅极820的外部独立控制。外部电路可被配置为感测各种不同的电路状况并通过辅助栅极接通电源开关。这可以实现功率半导体805的“有源”和/或可变钳位模式。例如，外部比较器可以用于感测功率半导体的漏极电压vds的快速上升并且以精确的阈值将其接通。进一步的细化可以是基于电路中的其他操作条件对v
ds
阈值进行编程。图6和图7的实施例提供了基于齐纳电压的预定钳位电平，而图8的实施例提供了钳位机构中更大的灵活性。
70.根据本发明的实施例提供了具有多个独立栅极的半导体器件的系统和方法。此外，根据本发明的实施例提供了具有促进过电压保护的多个独立栅极的半导体器件的系统和方法。进一步，根据本发明的实施例提供具有多个独立栅极的半导体器件的系统和方法，其适用于mosfet和hemt两者。更进一步，根据本发明的实施例提供具有多个独立栅极的半导体器件的系统和方法，其与集成电路设计、制造、测试和使用的现有系统和方法兼容和互补。
71.由此描述了本发明的各个实施例。虽然已经在具体实施例中描述了本发明，但是
应当理解，本发明不应被解释为受这些实施例的限制，而是根据以下权利要求来解释。