显示面板及显示装置的制作方法

1.本公开涉及显示技术领域，特别涉及显示面板及显示装置。


背景技术：

2.在诸如液晶显示器(liquid crystal display，lcd)和有机发光二极管(organic light-emitting diode，oled)显示器中，一般包括多个像素单元。每个像素单元可以包括：红色子像素、绿色子像素以及蓝色子像素。通过控制每个子像素对应的亮度，从而混合出所需显示的色彩来显示彩色图像。


技术实现要素：

3.本公开实施例提供的显示面板，包括：
4.衬底基板，包括显示区和非显示区；
5.栅极驱动电路，位于所述非显示区；
6.多条时钟信号线，位于所述非显示区，且所述多条时钟信号线与所述栅极驱动电路电连接；其中，将所述多条时钟信号线分为至少一个信号线组；所述信号线组包括两条所述时钟信号线；同一所述信号线组中的两条所述时钟信号线传输的时钟信号的电平相反；
7.多个共享电路，位于所述非显示区；其中，每个所述信号线组中的两条所述时钟信号线通过至少一个所述共享电路电连接；并且所述共享电路被配置为响应于控制信号端加载的控制信号，将电连接的时序信号线导通。
8.在一些示例中，所述显示区包括邦定区；
9.至少一个所述信号线组电连接的一个共享电路位于所述时钟信号线背离所述邦定区的一端。
10.在一些示例中，在每个所述信号线组电连接的共享电路为多个时，针对同一个所述信号线组电连接的共享电路，除位于所述时钟信号线背离所述邦定区的一端的共享电路，其余共享电路依次间隔排列于所述多条时钟新背离所述栅极驱动电路的一侧。
11.在一些示例中，不同所述信号线组对应的其余共享电路交替排列。
12.在一些示例中，同一所述信号线组电连接的共享电路与同一控制信号端电连接。
13.在一些示例中，针对同一所述信号线组对应的一个时钟信号和控制信号；
14.所述时钟信号的各上升沿和各下降沿分别对应所述控制信号的有效电平；
15.针对所述时钟信号的上升沿对应的有效电平，所述有效电平的开始时刻位于对应的上升沿之前，所述有效电平的结束时刻位于对应的上升沿之后；
16.针对所述时钟信号的下降沿对应的有效电平，所述有效电平的开始时刻位于对应的下降沿之前，所述有效电平的结束时刻位于对应的下降沿之后。
17.在一些示例中，针对所述时钟信号的上升沿对应的有效电平，所述有效电平的开始时刻与对应的上升沿之间具有第一设定间隔时长，所述有效电平的结束时刻与对应的上升沿之间具有第二设定间隔时长；
18.针对所述时钟信号的下降沿对应的有效电平，所述有效电平的开始时刻与对应的下降沿之间具有第三设定间隔时长，所述有效电平的结束时刻与对应的下降沿之间具有第四设定间隔时长。
19.在一些示例中，所述第一设定间隔时长与所述第三设定间隔时长相同；和/或，
20.所述第二设定间隔时长与所述第四设定间隔时长相同。
21.在一些示例中，所述控制信号的同一有效电平对应的所述第一设定间隔时长与所述第二设定间隔时长之和为第一设定维持时长；所述第一设定维持时长为所述时钟信号线上出现上升沿时出现的电流尖峰的半高宽时长；
22.所述控制信号的同一有效电平对应的所述第三设定间隔时长与所述第四设定间隔时长之和为第二设定维持时长；所述第二设定维持时长为所述时钟信号线上出现下降沿时出现的电流尖峰的半高宽时长。
23.在一些示例中，所述共享电路包括控制晶体管；
24.所述控制晶体管的栅极与所述控制信号端电连接，所述控制晶体管的第一极与所述两条时钟信号线中的一条所述时钟信号线电连接，所述控制晶体管的第一极与所述两条时钟信号线中的另一条所述时钟信号线电连接。
25.本公开实施例还提供了显示装置，包括上述的显示面板。
26.本公开实施例还提供了上述的显示面板的驱动方法，包括：
27.对所述多条时钟信号线输入时钟信号，并在所述共享电路电连接的时钟信号线上的时钟信号的电平切换时，响应于控制信号端加载的控制信号的有效电平，将电连接的时序信号线导通；其中，将所述多条时钟信号线分为至少一个信号线组；所述信号线组包括两条所述时钟信号线；同一所述信号线组中的两条所述时钟信号线传输的时钟信号的电平相反。
28.在一些示例中，针对同一所述信号线组对应的一个时钟信号和控制信号；
29.所述时钟信号的各上升沿和各下降沿分别对应所述控制信号的有效电平；
30.针对所述时钟信号的上升沿对应的有效电平，所述有效电平的开始时刻位于对应的上升沿之前，所述有效电平的结束时刻位于对应的上升沿之后；
31.针对所述时钟信号的下降沿对应的有效电平，所述有效电平的开始时刻位于对应的下降沿之前，所述有效电平的结束时刻位于对应的下降沿之后。
32.在一些示例中，针对所述时钟信号的上升沿对应的有效电平，所述有效电平的开始时刻与对应的上升沿之间具有第一设定间隔时长，所述有效电平的结束时刻与对应的上升沿之间具有第二设定间隔时长；
33.针对所述时钟信号的下降沿对应的有效电平，所述有效电平的开始时刻与对应的下降沿之间具有第三设定间隔时长，所述有效电平的结束时刻与对应的下降沿之间具有第四设定间隔时长。
34.在一些示例中，所述控制信号的同一有效电平对应的所述第一设定间隔时长与所述第二设定间隔时长之和为第一设定维持时长；所述第一设定维持时长为所述时钟信号线上出现上升沿时出现的电流尖峰的半高宽时长；
35.所述控制信号的同一有效电平对应的所述第三设定间隔时长与所述第四设定间隔时长之和为第二设定维持时长；所述第二设定维持时长为所述时钟信号线上出现下降沿
时出现的电流尖峰的半高宽时长。
附图说明
36.图1为本公开实施例中的显示装置的一些结构示意图；
37.图2为本公开实施例中的显示装置的另一些结构示意图；
38.图3为本公开实施例中的一些信号时序图；
39.图4为本公开实施例中的另一些信号时序图；
40.图5为本公开实施例中的显示面板的一些结构示意图；
41.图6为本公开实施例中的显示面板的另一些结构示意图；
42.图7为本公开实施例中的显示面板的又一些结构示意图；
43.图8a为本公开实施例中的又一些信号时序图；
44.图8b为本公开实施例中的又一些信号时序图；
45.图8c为本公开实施例中的又一些信号时序图；
46.图9为本公开实施例中的又一些信号时序图；
47.图10为本公开实施例中的显示面板的又一些结构示意图。
具体实施方式
48.为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。并且在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互组合。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
49.除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
50.需要注意的是，附图中各图形的尺寸和形状不反映真实比例，目的只是示意说明本公开内容。并且自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。
51.参见图1与图2所示，显示装置可以包括显示面板100、电平转换(level shift)电路200以及时序控制器300。其中，显示面板100可以包括衬底基板，衬底基板包括显示区aa和非显示区bb(即除显示区aa之外的区域)。显示区aa可以包括多个阵列排布的像素单元，多条栅线(例如，ga1、ga2、ga3、ga4)以及多条数据线(例如，da1、da2、da3)。非显示区bb可以包括多条时钟信号线(例如，ck1～ck6)、栅极驱动电路110以及源极驱动电路120。其中，栅极驱动电路110分别与栅线ga1、ga2、ga3、ga4耦接，源极驱动电路120分别与数据线da1、da2、da3耦接。示例性地，每个像素单元包括多个子像素spx。例如，像素单元可以包括红色子像素，绿色子像素以及蓝色子像素，这样可以通过红绿蓝进行混色，以实现彩色显示。或
者，像素单元也可以包括红色子像素，绿色子像素、蓝色子像素以及白色子像素，这样可以通过红绿蓝白进行混色，以实现彩色显示。当然，在实际应用中，像素单元中的子像素的发光颜色可以根据实际应用环境来设计确定，在此不作限定。
52.参见图1所示，每个子像素中包括晶体管01和像素电极02。其中，一行子像素对应一条栅线，一列子像素对应一条数据线。晶体管01的栅极与对应的栅线电连接，晶体管01的源极与对应的数据线电连接，晶体管01的漏极与像素电极02电连接，需要说明的是，本公开像素阵列结构还可以是双栅结构，即相邻两行像素之间设置两条栅极线，此排布方式可以减少一半的数据线，即包含相邻两列像素之间有的数据线，有的相邻两列像素之间不包括数据线，具体像素排布结构和数据线，扫描线的排布方式不限定。
53.在本公开一些实施例中，结合图2所示，上述多条时钟信号线(例如ck1～ck6)与栅极驱动电路110电连接。多条时钟信号线(例如ck1～ck6)通过显示面板中的扇出区fo中的时钟扇出线与邦定区bd中的时钟焊盘(pad)电连接，电平转换电路200再与邦定区bd中的时钟焊盘(pad)电连接。示例性地，时序控制器300向电平转换(level shift)电路200输入控制信号，以使电平转换(level shift)电路200向栅极驱动电路110输入时钟信号，并且，时序控制器300向栅极驱动电路110输入帧起始信号，从而使栅极驱动电路110根据时钟信号和帧起始信号输出栅极驱动信号，以驱动栅线ga1、ga2、ga3、ga4。以及时序控制器300将接收到的显示数据输入源极驱动电路120，以使源极驱动电路120可以根据接收到的显示数据向数据线输入数据电压，从而对子像素spx充电，使子像素spx输入相应的数据电压，实现画面显示功能。
54.需要说明的是，本公开实施例中的显示面板可以为液晶显示面板。示例性地，液晶显示面板一般包括对盒的上基板和下基板，以及封装在上基板和下基板之间的液晶分子。在显示画面时，由于加载在各子像素spx的像素电极上的数据电压和公共电极上的公共电极电压之间具有电压差，该电压差可以形成电场，从而使液晶分子在该电场的作用下进行偏转。由于不同强度的电场使液晶分子的偏转程度不同，从而导致子像素spx的透过率不同，以使子像素spx实现不同灰阶的亮度，进而实现画面显示。当然，本公开实施例中的显示面板可以为oled显示面板，在此不作限定。
55.图2所示的栅极驱动电路对应的信号时序图，如图3所示。其中，ck1代表时钟信号线ck1上传输的时钟信号，ck2代表时钟信号线ck2上传输的时钟信号，ck3代表时钟信号线ck3上传输的时钟信号，ck4代表时钟信号线ck4上传输的时钟信号，ck5代表时钟信号线ck5上传输的时钟信号，ck6代表时钟信号线ck6上传输的时钟信号。以及，信号ga1代表栅线ga1上传输的信号，且栅极驱动电路110将时钟信号ck1的第一个高电平输出到栅线ga1上，以产生信号ga1中的高电平。信号ga2代表栅线ga2上传输的信号，且栅极驱动电路110将时钟信号ck2的第一个高电平输出到栅线ga2上，以产生信号ga2中的高电平。信号ga3代表栅线ga3上传输的信号，且栅极驱动电路110将时钟信号ck3的第一个高电平输出到栅线ga3上，以产生信号ga3中的高电平。信号ga4代表栅线ga4上传输的信号，且栅极驱动电路110将时钟信号ck4的第一个高电平输出到栅线ga4上，以产生信号ga4中的高电平。信号ga5代表栅线ga5上传输的信号，且栅极驱动电路110将时钟信号ck5的第一个高电平输出到栅线ga5上，以产生信号ga5中的高电平。信号ga6代表栅线ga6上传输的信号，且栅极驱动电路110将时钟信号ck6的第一个高电平输出到栅线ga6上，以产生信号ga6中的高电平。在本公开实施例中，
电平转换电路向时钟信号线ck1～ck6分别输入ck1～ck6，以使栅极驱动电路110能够输出信号ga1～ga6。在实际应用中，在时钟信号ck1～ck6中由高低电平变化的瞬间，时钟信号线ck1～ck6上会出现尖锐的电流尖峰，如图4所示，以时钟信号ck1和ck4为例，i(ck1)代表时钟信号线ck1上的电流，i(ck4)代表时钟信号线ck4上的电流。则，在时钟信号ck1由低电平变化为高电平的瞬间，时钟信号线ck1上的电流i(ck1)会出现一个电流尖峰fs11。以及，在时钟信号ck1由高电平变化为低电平的瞬间，时钟信号线ck1上的电流i(ck1)还会出现一个电流尖峰fs12。同样的，在时钟信号ck4由高电平变化为低电平的瞬间，时钟信号线ck4上的电流i(ck4)会出现一个电流尖峰fs21。以及，在时钟信号ck4由低电平变化为高电平的瞬间，时钟信号线ck4上的电流i(ck3)还会出现一个电流尖峰fs22。以电流i(ck1)为例，由于电流i(ck1)会经过时钟信号线ck1的拐角处、扇出区fo中时钟扇出线的拐角处、邦定区bd等，从而导致这些位置处出现发热。由于显示面板中设置的时钟信号线的数量较多(例如，时钟信号线的数量为4条，6条，8条，10条，12条等)，这样使得时钟扇出线和时钟焊盘的数量也较多，从而导致时钟信号线的拐角处(如fr区域)、时钟扇出线的拐角处以及邦定区出现发热，甚至温度在100℃以上(如75寸4k 240hz的显示面板)，严重影响产品的品质。
56.为了解决上述问题，本公开实施例提供了一些显示面板，非显示区还包括多个共享电路。其中，将多条时钟信号线分为至少一个信号线组；信号线组包括两条时钟信号线；同一信号线组中的两条时钟信号线传输的时钟信号的电平相反。以及，每个信号线组中的两条时钟信号线通过至少一个共享电路电连接。并且共享电路被配置为响应于控制信号端加载的控制信号，将电连接的时序信号线导通。这样通过在显示面板内部设置共享电路，可以采用对时钟信号线进行电荷共享(charge sharing)的方式，达到避免显示面板中局部位置发热严重的技术效果。尤其是可以解决高分辨率、高刷新率的显示面板中局部位置发热严重的技术问题，提高产品的品质。
57.示例性地，每个信号线组中的两条时钟信号线可以通过一个共享电路电连接。不同信号线组对应的共享电路连接的控制信号端不同。例如，如图5与图6所示，以显示面板中具有时钟信号线ck1～ck6为例，可以将时钟信号线ck1～ck6分为3个信号线组。其中，由于时钟信号ck1和ck4的电平相反，可以将时钟信号线ck1和ck4划分为一个信号线组z-1，以及将时钟信号线ck1和ck4通过一个共享电路gs-1电连接。这样可以使共享电路gs-1响应于控制信号端cs-1加载的控制信号，将时钟信号线ck1和ck4导通。并且，由于时钟信号ck2和ck5的电平相反，可以将时钟信号线ck2和ck5划分为一个信号线组z-2，以及将时钟信号线ck2和ck3通过一个共享电路gs-2电连接。这样可以使共享电路gs-2响应于控制信号端cs-2加载的控制信号，将时钟信号线ck2和ck5导通。以及，时钟信号ck3和ck6的电平相反，可以将时钟信号线ck3和ck6划分为一个信号线组z-3，以及将时钟信号线ck3和ck6通过一个共享电路gs-3电连接。这样可以使共享电路gs-3响应于控制信号端cs-3加载的控制信号，将时钟信号线ck3和ck6导通。
58.在本公开实施例中，可以使至少一个信号线组电连接的一个共享电路位于时钟信号线背离邦定区的一端。示例性地，可以使每一个信号线组电连接的一个共享电路位于时钟信号线背离邦定区的一端。例如，如图5所示，可以将共享电路gs-1～gs-3均设置在时钟信号线ck1～ck6背离邦定区bd的一端。这样可以使共享电路gs-1～gs-3远离时钟信号线的拐角处(如fr区域)、时钟扇出线的拐角处以及邦定区，进一步改善时钟信号线的拐角处(如
fr区域)、时钟扇出线的拐角处以及邦定区的发热问题。
59.在本公开实施例中，共享电路可以包括控制晶体管；其中，控制晶体管的栅极与控制信号端电连接，控制晶体管的第一极与两条时钟信号线中的一条时钟信号线电连接，控制晶体管的第一极与两条时钟信号线中的另一条时钟信号线电连接。在具体实施时，控制晶体管在加载的控制信号为有效电平时导通，在加载的控制信号为无效电平时截止。示例性地，在控制晶体管为n型晶体管时，可以使加载的控制信号的有效电平为高电平，无效电平为低电平。在控制晶体管为p型晶体管时，可以使加载的控制信号的有效电平为低电平，无效电平为高电平。以及，控制晶体管的第一极可以作为其源极，第二极可以作为其漏极。或者，控制晶体管的第一极可以作为其漏极，第二极可以作为其源极，在此不作限定。
60.示例性地，如图6与图7所示，共享电路gs-1包括控制晶体管m-1，控制晶体管m-1的栅极与控制信号端cs-1电连接，控制晶体管m-1的第一极与时钟信号线ck1电连接，控制晶体管m-1的第二极与时钟信号线ck4电连接。共享电路gs-2包括控制晶体管m-2，控制晶体管m-2的栅极与控制信号端cs-2电连接，控制晶体管m-2的第一极与时钟信号线ck2电连接，控制晶体管m-2的第二极与时钟信号线ck5电连接。共享电路gs-3包括控制晶体管m-3，控制晶体管m-3的栅极与控制信号端cs-3电连接，控制晶体管m-3的第一极与时钟信号线ck3电连接，控制晶体管m-3的第二极与时钟信号线ck6电连接。其中，结合图7至图8c所示，cs-1代表控制信号端cs-1的控制信号，cs-2代表控制信号端cs-2的控制信号，cs-3代表控制信号端cs-3的控制信号，控制晶体管m-1～m-3以n型晶体管为例，控制晶体管m-1可以在控制信号端cs-1加载的控制信号cs-1的高电平的控制下导通，控制晶体管m-2可以在控制信号端cs-2加载的控制信号cs-2的高电平的控制下导通，控制晶体管m-3可以在控制信号端cs-2加载的控制信号cs-3的高电平的控制下导通。
61.在本公开实施例中，可以针对同一信号线组对应的一个时钟信号和控制信号；其中，时钟信号的各上升沿和各下降沿分别对应控制信号的有效电平。示例性地，针对时钟信号的上升沿对应的有效电平，有效电平的开始时刻位于对应的上升沿之前，有效电平的结束时刻位于对应的上升沿之后。以及，针对时钟信号的下降沿对应的有效电平，有效电平的开始时刻位于对应的下降沿之前，有效电平的结束时刻位于对应的下降沿之后。例如，结合图7与图8a所示，cs-1代表控制信号端cs-1的控制信号，cs-2代表控制信号端cs-2的控制信号，cs-3代表控制信号端cs-3的控制信号，控制信号cs-1～cs-3中的高电平可以作为有效电平。针对信号线组z-1对应的时钟信号ck1和控制信号cs-1，时钟信号ck1的各上升沿和各下降沿分别对应控制信号cs-1的高电平。并且，针对时钟信号ck1的上升沿对应的控制信号cs-1的高电平dp11，该有效电平dp11的开始时刻位于对应的时钟信号ck1的上升沿之前，该有效电平dp11的结束时刻位于对应的时钟信号ck1的上升沿之后。以及，针对时钟信号ck1的下降沿对应的控制信号cs-1的高电平dp12，该高电平dp12的开始时刻位于对应的时钟信号ck1的下降沿之前，该高电平dp12的结束时刻位于对应的时钟信号ck1的下降沿之后。
62.例如，结合图7与图8b所示，针对信号线组z-2对应的时钟信号ck2和控制信号cs-2，时钟信号ck2的各上升沿和各下降沿分别对应控制信号cs-2的高电平。并且，针对时钟信号ck2的上升沿对应的控制信号cs-2的高电平dp21，该有效电平dp21的开始时刻位于对应的时钟信号ck2的上升沿之前，该有效电平dp21的结束时刻位于对应的时钟信号ck2的上升沿之后。以及，针对时钟信号ck2的下降沿对应的控制信号cs-2的高电平dp22，该高电平
dp22的开始时刻位于对应的时钟信号ck2的下降沿之前，该高电平dp22的结束时刻位于对应的时钟信号ck2的下降沿之后。
63.例如，结合图7与图8c所示，针对信号线组z-3对应的时钟信号ck3和控制信号cs-3，时钟信号ck3的各上升沿和各下降沿分别对应控制信号cs-3的高电平。并且，针对时钟信号ck3的上升沿对应的控制信号cs-3的高电平dp31，该有效电平dp31的开始时刻位于对应的时钟信号ck3的上升沿之前，该有效电平dp31的结束时刻位于对应的时钟信号ck3的上升沿之后。以及，针对时钟信号ck3的下降沿对应的控制信号cs-3的高电平dp32，该高电平dp32的开始时刻位于对应的时钟信号ck3的下降沿之前，该高电平dp32的结束时刻位于对应的时钟信号ck3的下降沿之后。
64.在本公开实施例中，针对时钟信号的上升沿对应的有效电平，有效电平的开始时刻与对应的上升沿之间具有第一设定间隔时长，有效电平的结束时刻与对应的上升沿之间具有第二设定间隔时长。针对时钟信号的下降沿对应的有效电平，有效电平的开始时刻与对应的下降沿之间具有第三设定间隔时长，有效电平的结束时刻与对应的下降沿之间具有第四设定间隔时长。示例性地，可以使第一设定间隔时长与第三设定间隔时长相同；和/或，也可以使第二设定间隔时长与第四设定间隔时长相同。
65.例如，结合图7与图8a所示，针对时钟信号ck1的上升沿对应的控制信号cs-1的高电平dp11，该有效电平dp11的开始时刻与对应的时钟信号ck1的上升沿之间具有第一设定间隔时长ts11，该有效电平dp11的结束时刻与对应的时钟信号ck1的上升沿之间具有第二设定间隔时长ts12。以及，针对时钟信号ck1的下降沿对应的控制信号cs-1的高电平dp12，该高电平dp12的开始时刻与对应的时钟信号ck1的下降沿之间具有第三设定间隔时长ts13，该高电平dp12的结束时刻与对应的时钟信号ck1的下降沿之间具有第四设定间隔时长ts14。可以使第一设定间隔时长ts11与第三设定间隔时长ts13相同，以及使第二设定间隔时长ts12与第四设定间隔时长ts14相同。
66.例如，结合图7与图8b所示，针对时钟信号ck2的上升沿对应的控制信号cs-2的高电平dp21，该有效电平dp21的开始时刻与对应的时钟信号ck2的上升沿之间具有第一设定间隔时长ts21，该有效电平dp21的结束时刻与对应的时钟信号ck2的上升沿之间具有第二设定间隔时长ts22。以及，针对时钟信号ck2的下降沿对应的控制信号cs-2的高电平dp22，该高电平dp22的开始时刻与对应的时钟信号ck2的下降沿之间具有第三设定间隔时长ts23，该高电平dp22的结束时刻与对应的时钟信号ck2的下降沿之间具有第四设定间隔时长ts24。可以使第一设定间隔时长ts21与第三设定间隔时长ts23相同，以及使第二设定间隔时长ts22与第四设定间隔时长ts24相同。
67.例如，结合图7与图8c所示，针对时钟信号ck3的上升沿对应的控制信号cs-3的高电平dp31，该有效电平dp31的开始时刻与对应的时钟信号ck3的上升沿之间具有第一设定间隔时长ts31，该有效电平dp31的结束时刻与对应的时钟信号ck3的上升沿之间具有第二设定间隔时长ts32。以及，针对时钟信号ck3的下降沿对应的控制信号cs-3的高电平dp32，该高电平dp32的开始时刻与对应的时钟信号ck3的下降沿之间具有第三设定间隔时长ts33，该高电平dp32的结束时刻与对应的时钟信号ck3的下降沿之间具有第四设定间隔时长ts34。可以使第一设定间隔时长ts31与第三设定间隔时长ts33相同，以及使第二设定间隔时长ts32与第四设定间隔时长ts34相同。
68.在本公开实施例中，控制信号的同一有效电平对应的第一设定间隔时长与第二设定间隔时长之后为第一设定维持时长。并且，第一设定维持时长为时钟信号线上出现上升沿时出现的电流尖峰的半高宽时长。例如，结合图7至图8c所示，第一设定间隔时长ts11和第二设定间隔时长ts12之和为设定维持时长：ts11 ts12，可以使ts11 ts12可以为时钟信号线ck1上出现上升沿时出现的电流尖峰的半高宽时长。第一设定间隔时长ts21和第二设定间隔时长ts22之和为第一设定维持时长：ts21 ts22，可以使ts21 ts22可以为时钟信号线ck2上出现上升沿时出现的电流尖峰的半高宽时长。第一设定间隔时长ts31和第二设定间隔时长ts32之和为第一设定维持时长：ts31 ts32，可以使ts31 ts32可以为时钟信号线ck3上出现上升沿时出现的电流尖峰的半高宽时长。需要说明的是，在实际应用中，第一设定维持时长可以根据实际应用的需求进行调整，在此不作限定。
69.在本公开实施例中，控制信号的同一有效电平对应的第三设定间隔时长与第四设定间隔时长之和为第二设定维持时长；第二设定维持时长为时钟信号线上出现下降沿时出现的电流尖峰的半高宽时长。例如，结合图7至图8c所示，第三设定间隔时长ts13和第四设定间隔时长ts14之和为设定维持时长：ts13 ts14，可以使ts13 ts14可以为时钟信号线ck1上出现下降沿时出现的电流尖峰的半高宽时长。第三设定间隔时长ts23和第四设定间隔时长ts24之和为设定维持时长：ts23 ts24，可以使ts23 ts24可以为时钟信号线ck2上出现下降沿时出现的电流尖峰的半高宽时长。第三设定间隔时长ts33和第四设定间隔时长ts34之和为设定维持时长：ts33 ts34，可以使ts33 ts34可以为时钟信号线ck3上出现下降沿时出现的电流尖峰的半高宽时长。需要说明的是，在实际应用中，第二设定维持时长可以根据实际应用的需求进行调整，在此不作限定。
70.本公开实施例还提供了显示面板的驱动方法，可以包括：对多条时钟信号线输入时钟信号，并在共享电路电连接的时钟信号线上的时钟信号的电平切换时，响应于控制信号端加载的控制信号的有效电平，将电连接的时序信号线导通。
71.以图7所示的结构为例，其信号时序图如图9所示。gs-1代表控制晶体管m-1导通时的信号，gs-2代表控制晶体管m-2导通时的信号，gs-3代表控制晶体管m-3导通时的信号。在控制信号cs-1的每一个高电平的控制下，控制晶体管m-1导通，以将时钟信号线ck1和ck4短接，实现钟信号线ck1和ck4电荷共享。以及，在控制信号cs-2的每一个高电平的控制下，控制晶体管m-2导通，以将时钟信号线ck2和ck5短接，实现钟信号线ck2和ck5电荷共享。以及，在控制信号cs-3的每一个高电平的控制下，控制晶体管m-3导通，以将时钟信号线ck3和ck6短接，实现钟信号线ck3和ck6电荷共享。
72.在本公开实施例中，第一设定维持时长和第二设定维持时长可以相同。
73.本公开实施例提供了显示面板的另一些结构示意图，如图10所示，其针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
74.在本公开实施例中，可以将每个信号线组电连接的共享电路设置为多个。并且，针对同一个信号线组电连接的共享电路，除位于时钟信号线背离邦定区的一端的共享电路，其余共享电路依次间隔排列于多条时钟新背离栅极驱动电路的一侧。示例性地，可以使不同信号线组对应的其余共享电路交替排列。示例性地，可以使同一信号线组电连接的共享电路与同一控制信号端电连接。在具体实施时，可以将每个信号线组电连接的共享电路设
置为；两个、三个、四个或更多个，在此不作限定。
75.示例性地，如图10所示，每个信号线组电连接的共享电路设置为两个。信号线组z-1对应共享电路gs-1和gs-1’，共享电路gs-1具有控制晶体管m-1，共享电路gs-1’具有控制晶体管m-1’，控制晶体管m-1和控制晶体管m-1’的栅极均与控制信号端cs1电连接。信号线组z-2对应共享电路gs-2和gs-2’，共享电路gs-2具有控制晶体管m-2，共享电路gs-2’具有控制晶体管m-2’，控制晶体管m-2和控制晶体管m-2’的栅极均与控制信号端cs2电连接。信号线组z-3对应共享电路gs-3和gs-3’，共享电路gs-3具有控制晶体管m-3，共享电路gs-3’具有控制晶体管m-3’，控制晶体管m-3和控制晶体管m-3’的栅极均与控制信号端cs3电连接。并且，控制晶体管m-1’、m-2’、m-3’沿时钟信号线的延伸方向交替排列。这样可以将共享电路分散分布在显示面板内以避免发热集中。
76.图10所示的信号时序图可以如图9所示，其具体工作过程可以与上述基本相同，在此不作赘述。
77.需要说明的是，现有技术中，在电平转换电路中应用电荷共享机制，其主要是为了解决小尺寸的显示面板的功耗问题，其电荷共享发生在电平转换电路内部，不能减少显示面板内部中的每条时钟信号线流过的电荷量。而本公开实施例中，主要是针对显示面板内部的发热问题，设置电荷共享机制的，以确保不发热或少发热。尤其是解决大尺寸、高分辨率、高刷新率的显示面板的发热问题。
78.在具体实施时，在本公开实施例中，显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本公开的限制。
79.公开实施例提供的显示面板及显示装置，非显示区还包括多个共享电路。其中，将多条时钟信号线分为至少一个信号线组；信号线组包括两条时钟信号线；同一信号线组中的两条时钟信号线传输的时钟信号的电平相反。以及，每个信号线组中的两条时钟信号线通过至少一个共享电路电连接。并且共享电路被配置为响应于控制信号端加载的控制信号，将电连接的时序信号线导通。这样通过在显示面板内部设置共享电路，可以采用对时钟信号线进行电荷共享的方式，达到避免显示面板中局部位置发热严重的技术效果。尤其是可以解决高分辨率、高刷新率的显示面板中局部位置发热严重的技术问题，提高产品的品质。
80.显然，本领域的技术人员可以对本公开进行各种改动和变型而不脱离本公开的精神和范围。这样，倘若本公开的这些修改和变型属于本公开权利要求及其等同技术的范围之内，则本公开也意图包含这些改动和变型在内。