三维存储器的制备方法与流程

1.本公开涉及半导体芯片技术领域，尤其涉及一种三维存储器的制备方法。


背景技术：

2.随着存储单元的特征尺寸接近工艺下限，平面工艺和制造技术变得具有挑战性且成本高昂，这造成2d或者平面nand闪存的存储密度接近上限。为克服2d或者平面nand闪存带来的限制，业界已经研发了具有三维结构的存储器(3d nand)，通过将存储单元三维地布置在衬底之上来提高存储密度。


技术实现要素：

3.本公开的实施例提供一种三维存储器的制备方法，用于降低制备三维存储器的工艺难度、成本，并降低漏电的风险。
4.为达到上述目的，本公开的实施例采用如下技术方案：
5.一方面，提供一种三维存储器的制备方法。所述三维存储器的制备方法包括：提供衬底；所述衬底包括彼此连接的第一子衬底和第二子衬底，所述第一子衬底的厚度小于所述第二子衬底的厚度。至少对所述第一子衬底的第一侧面进行处理，在所述第一子衬底的第一侧面上生成第一子介质层。在所述第一子介质层远离所述衬底的一侧形成牺牲层；所述牺牲层包括第一子牺牲部和第二子牺牲部，所述第一子牺牲部覆盖至少部分所述第一子衬底，所述第二子牺牲部覆盖至少部分所述第二子衬底。在所述牺牲层远离所述衬底的一侧形成叠层结构。形成贯穿所述叠层结构、并至少延伸入所述第二子牺牲部的沟道孔。对所述第二子牺牲部进行处理，使得所述沟道孔被所述第二子牺牲部包围的部分的孔径缩小，并使得所述第二子牺牲部的厚度增大。
6.由此，本公开的一些实施例所提供的三维存储器的制备方法，通过对衬底进行划分，在形成牺牲层之前对第一子衬底进行处理，在第一子衬底的第一侧面生成第一子介质层，预先增大第一子牺牲部远离第一子衬底的一侧表面与第一子衬底的第一侧面之间的间距，并在形成叠层结构、形成贯穿叠层结构且至少延伸入第二子牺牲部的沟道孔之后，对覆盖第二子衬底的第二子牺牲部进行处理，使得第二子牺牲部的体积膨胀，不仅可以使得沟道孔被第二子牺牲部包围的部分的孔径缩小，还可以使得第二子牺牲部的厚度增大。这样可以利用沟道孔的孔径被缩小的部分，限制后续形成的沟道结构的沟道层的位置，使得不同沟道结构的沟道层的延伸位置一致或基本一致，降低沟道孔的深度对沟道层延伸位置的影响，进而可以降低对沟道孔开槽变化的控制，降低三维存储器的制备工艺难度，降低制备成本。而且，还可以利用第一子介质层，平衡第二子牺牲部的体积膨胀，利用第一子介质层，降低甚至消除第二子牺牲部增大的厚度的影响，使得第一子牺牲部远离第一子衬底的一侧表面与第一子衬底的第一侧面之间的间距、及第二子牺牲部远离第二子衬底的一侧表面与第二子衬底的第一侧面之间的间距，差距较小或基本没有差距，也即，使得牺牲层远离衬底的一侧表面与衬底的第一侧面之间的间距较为均一，进而在后续从三维存储器的底部去除
牺牲层及沟道结构的存储功能层的过程中，可以避免暴露出栅极层，降低栅极层和栅线隔离结构通过源极层短接而出现漏电风险。
7.在一些实施例中，所述至少对所述第一子衬底的第一侧面进行处理，在所述第一子衬底的第一侧面上生成第一子介质层，包括：对所述第一子衬底的第一侧面和所述第二子衬底的第一侧面进行处理，在所述第一子衬底的第一侧面上生成第一子介质层，在所述第二子衬底的第一侧面上生成第二子介质层。其中，所述第一子介质层的厚度，大于所述第二子介质层的厚度。
8.在一些实施例中，所述第一子介质层的厚度与所述第二子介质层的厚度之差，与所述第二子牺牲部的厚度变化量，相同。
9.在一些实施例中，所述对所述第一子衬底的第一侧和所述第二子衬底的第一侧面进行处理，包括：采用湿法氧化工艺，同时对所述第一子衬底的第一侧面和所述第二子衬底的第一侧面进行氧化处理。其中，所述第一子衬底的第一侧面的氧化速率，大于所述第二子衬底的第一侧面的氧化速率。
10.在一些实施例中，所述第一子介质层远离所述衬底的一侧表面，与所述第二子介质层远离所述衬底的一侧表面平齐。
11.在一些实施例中，所述对所述第二子牺牲部进行处理，包括：采用湿法氧化工艺，对所述第二子牺牲部进行氧化处理。
12.在一些实施例中，所述第二子衬底的厚度和所述第一子衬底的厚度之差，与所述第二子牺牲部的厚度变化量，相同。
13.在一些实施例中，所述提供衬底，包括：提供基底；从所述基底的第一侧面，对所述基底的一部分进行减薄处理；对所述基底的减薄部分进行掺杂处理，得到所述衬底。其中，所述基底的经掺杂处理的减薄部分构成所述第一子衬底，所述基底的未减薄部分构成所述第二子衬底。
14.在一些实施例中，在所述对所述第二子牺牲部进行处理的步骤之后，所述制备方法还包括：在所述沟道孔内形成存储功能层；所述存储功能层填充所述沟道孔被所述第二子牺牲部包围的部分。在所述存储功能层内侧形成沟道层；所述沟道层位于所述第二子牺牲部远离所述衬底的一侧。
15.在一些实施例中，在形成所述叠层结构的步骤之前，所述制备方法还包括：在所述牺牲层远离所述衬底的一侧形成停止层。在形成所述沟道层的步骤之后，所述制备方法还包括：去除所述衬底、所述第一子介质层和所述牺牲层至所述停止层，并去除所述存储功能层的至少延伸入所述第二子牺牲部的部分，暴露所述沟道层的端部；在所述停止层远离所述叠层结构的一侧形成源极层，所述源极层与所述沟道层暴露的端部形成电接触。
16.在一些实施例中，在所述去除所述衬底、所述第一子介质层和所述牺牲层至所述停止层，并去除所述存储功能层的至少延伸入所述第二子牺牲部的部分的步骤之前，所述制备方法还包括：形成贯穿所述叠层结构、并至少延伸入所述牺牲层的栅线缝隙；在所述栅线缝隙内形成栅线隔离结构。在所述去除所述衬底、所述第一子介质层和所述牺牲层至所述停止层，并去除所述存储功能层的至少延伸入所述第二子牺牲部的部分的过程中，还去除所述栅线隔离结构至少延伸入所述牺牲层的部分。所述源极层还与所述栅线隔离结构暴露的部分形成电接触。
17.在一些实施例中，在所述去除所述衬底、所述第一子介质层和所述牺牲层至所述停止层，并去除所述存储功能层的至少延伸入所述第二子牺牲部的部分的步骤之前，所述制备方法还包括：形成贯穿所述叠层结构、并至少延伸入所述牺牲层的虚拟沟道结构。在所述去除所述衬底、所述第一子介质层和所述牺牲层至所述停止层的过程中，还去除所述虚拟沟道结构至少延伸入所述牺牲层的部分。所述源极层还覆盖所述虚拟沟道结构暴露的部分。
18.在一些实施例中，在去除所述衬底、所述第一子介质层和所述牺牲层的步骤之前，所述制备方法还包括：提供外围器件；将所述外围器件和所述衬底上的结构电连接。
19.在一些实施例中，在所述停止层远离所述叠层结构的一侧形成源极层的步骤之后，所述制备方法还包括：提供外围器件；将所述外围器件和所述源极层上的结构电连接。
附图说明
20.为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程等的限制。
21.图1为根据一些实施例中的一种三维存储器的制备方法的流程图；
22.图2为图1所示流程图中s100的一种流程图；
23.图3为根据一些实施例中的另一种三维存储器的制备方法的流程图；
24.图4a～图4o为根据一些实施例中的一种三维存储器的制备方法的步骤图；
25.图5a～图5e为根据一些实施例中的另一种三维存储器的制备方法的步骤图。
具体实施方式
26.下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
27.在本公开的描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
28.除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例”、“一些实施例”、“示例性实施例”、“示例性地”或“一些示例”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
29.以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者
隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
30.在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。
[0031]“a、b和c中的至少一个”与“a、b或c中的至少一个”具有相同含义，均包括以下a、b和c的组合：仅a，仅b，仅c，a和b的组合，a和c的组合，b和c的组合，及a、b和c的组合。
[0032]“a和/或b”，包括以下三种组合：仅a，仅b，及a和b的组合。
[0033]
本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。
[0034]
另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。
[0035]
如本文所使用的那样，“约”、“大致”或“近似”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。
[0036]
在本公开的内容中，“在
……
上”、“上方”、和“之上”的含义应当以最宽泛的方式解释，使得“在...上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”，还包括其间没有中间特征或层的在某物“上方”或“之上”的含义(即，直接在某物上)。
[0037]
本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
[0038]
如本文所使用的，术语“衬底”是指可以在其上添加后续的材料层的材料。衬底本身可以被图案化。被添加在衬底上的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括诸如硅、锗、砷化镓、磷化铟等的多种半导体材料。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆之类的非导电材料制成。
[0039]
术语“三维存储器”是指，在衬底的主表面上阵列布置，且沿垂直于衬底的方向延伸的存储单元晶体管串(在本文中被称为“存储单元串”，例如nand存储单元串)，所形成的半导体器件。如本文所使用的，术语“垂直/垂直地”意味着标称上垂直于衬底的主表面(即横向表面)。
[0040]
在一种实现方式中，为了控制沟道孔开槽(ch gouging)的变化，避免后续工艺中破坏沟道结构，需要使得不同沟道孔的深度基本一致，确保在形成沟道孔的过程中，不同的沟道孔均能够停留在同一膜层，这样就容易增大三维存储器的制备工艺难度，增大制备成本。
[0041]
基于此，本公开提供了一种三维存储器的制备方法。其中，图1～图3为本公开一些实施例提供的三维存储器的制备方法的流程图；图4a～图4o及图5a～图5e分别为根据一些实施例的三维存储器的制备方法中各步骤对应的截面结构图。应当理解的是，图1～图3所示的步骤不是排它性的，还可以在所示步骤中的任何步骤之前、之后或之间执行其它步骤。此外，所述步骤中的一些步骤可以是同时地执行的、或者可以是按照不同于图1～图3所示的顺序执行的。
[0042]
下面结合附图，对本公开的一些实施例所提供的三维存储器的制备方法进行示意性说明。
[0043]
如图1所示，上述三维存储器的制备方法包括：s100～s600。
[0044]
s100，如图4c所示，提供衬底1。该衬底1包括彼此连接的第一子衬底11和第二子衬底12。第一子衬底11的厚度小于第二子衬底12的厚度。
[0045]
示例性的，上述衬底1为晶圆衬底，其可以为后续的半导体制备工艺步骤提供支撑作用。例如，上述衬底1的材料可以为单晶硅、多晶硅、单晶锗、硅锗或碳化硅等；也可以为绝缘体上硅或绝缘体上锗等；还可以为其它的材料，例如砷化镓等
ⅲ‑ⅴ
族化合物。
[0046]
可以理解的是，上述晶圆衬底可以包括多个相互独立的芯片区及呈网格状的切割道区。在上述晶圆衬底上，经多次半导体制备工艺步骤后，可以经切割道区进行裂片，得到分别位于上述多个芯片区的多个三维存储器。
[0047]
示例性的，三维存储器可以具有存储区域(或称为核心区域)、及除存储区之外的其他区域(例如台阶区)。其中，存储区域内设置有沟道结构6，除存储区之外的其他区域内设置有漏端选择栅触点、源端选择栅触点、源端触点、字线触点等结构。关于沟道结构6，可以参见下文中的说明，此处不再赘述。
[0048]
此处，衬底1中，第一子衬底11和第二子衬底12的划分，例如可以根据后续形成的三维存储器中的沟道结构6的位置而定。例如，第二子衬底12可以位于各芯片区的存储区域内，并与沟道结构6相对设置；第一子衬底11可以位于除存储区之外的其他区域内。可选地，第一子衬底11可以位于台阶区和切割道区。
[0049]
示例性的，第一子衬底11在衬底1所在平面上的正投影形状，与第二子衬底12在衬底1所在平面上的正投影的形状，互补。
[0050]
示例性的，在晶圆衬底中，由于第二子衬底12位于存储区域内，第一子衬底11位于除存储区之外的其他区域内，因此，第二子衬底12在衬底1所在平面正的正投影形状可以呈块状，第二子衬底12的数量可以为多个，该多个第二子衬底12相互独立设置；第一子衬底11在衬底1所在平面正的正投影形状可以呈网格状，其数量可以为一个。其中，上述第一子衬底11例如具有多个网眼。每个第二子衬底12可以位于一个网眼内，并与第一子衬底11相连接，与第一子衬底11呈一体结构。
[0051]
示例性的，如图4c所示，垂直于衬底1所在平面上的方向为方向z。第一子衬底11的厚度l1，指的是第一子衬底11在方向z上的尺寸。第二子衬底12的厚度为l2，指的是第二子衬底12在方向z上的尺寸。其中，l1＜l2。l1和l2之间的差值
△
la的大小，可以根据实际需要而定。
[0052]
可以理解的是，衬底1具有相背的第一侧面和第二侧面。其中，第一侧面指的是，与后续的半导体制备工艺步骤中形成的膜层相接触的一侧表面。第二侧面与半导体工艺所采
用的设备的承载台相接触，为平整的表面。由于第一子衬底11和第二子衬底12的厚度不同，因此，以衬底1的第二侧面为基准，第一子衬底11的第一侧面会低于第二子衬底12的第一侧面，使得衬底1的第一侧面为不平整的表面，整体呈台阶状。
[0053]
例如，根据附图所示的位置，衬底1的第一侧面，可以为衬底1的上侧表面。
[0054]
s200，如图4d-1和图4d-2所示，至少对第一子衬底11的第一侧面进行处理，在第一子衬底11的第一侧面上生成第一子介质层21。
[0055]
示例性的，在对第一子衬底11的第一侧面进行处理的过程中，第一子衬底11的部分元素会发生反应，并在第一子衬底11的第一侧面上生长形成新的物质。该新的物质整体呈薄膜状。本公开的一些示例将生成在第一子衬底11的第一侧面上的新的物质，称为第一子介质层21。
[0056]
例如，第一子介质层21覆盖第一子衬底11。
[0057]
例如，第一子介质层21的厚度为l3。
[0058]
示例性的，上述“至少”指的是，本公开可以仅对衬底1中第一子衬底11的第一侧面进行处理(如图4d-2所示)，还可以同时对衬底1中除第一子衬底11以外的部分的第一侧面进行处理(如图4d-1所示)。关于对衬底1的处理方式，可以参见下文中的说明，此处不再赘述。
[0059]
s300，如图4e所示，在第一子介质层21远离衬底1的一侧形成牺牲层3。该牺牲层3包括第一子牺牲部31和第二子牺牲部32，第一子牺牲部31覆盖至少部分第一子衬底11，第二子牺牲部22覆盖至少部分第二子衬底12。
[0060]
示例性的，可以采用化学气相沉积(chemical vapor deposition，简称cvd)、物理气相沉积(physical vapor deposition，简称pvd)、原子层沉积(atomic layer deposition，简称ald)或其任何组合的薄膜沉积工艺，在第一子介质层21远离衬底1的一侧形成牺牲层3。
[0061]
例如，牺牲层3的材料可以包括掺杂多晶硅。掺杂离子可以包括但不局限于磷离子、硼离子等。
[0062]
示例性的，牺牲层3不同位置处的厚度较为均一。也即，第一子牺牲部31的厚度和第二子牺牲部32的厚度例如相同。
[0063]
示例性的，上述第一子牺牲部31可以覆盖第一子衬底11，且与第一子衬底11具有相同或相似的形状。上述第二子牺牲部32可以覆盖第二子衬底12，且与第二子衬底12具有相同或相似的形状。第一子牺牲部31和第二子牺牲部32，可以彼此相连接，呈一体结构。
[0064]
示例性的，在形成牺牲层3后，可以在第一子牺牲部32中形成定位标记槽，该定位标记槽在衬底1上的投影可以为矩形、十字形或者圆形等形状。例如，定位标记槽可以位于切割道区。
[0065]
s400，如图4e所示，在牺牲层3远离衬底1的一侧形成叠层结构4。
[0066]
示例性的，可以采用cvd、pvd、ald或其任何组合的薄膜沉积工艺在牺牲层3远离衬底1的一侧形成叠层结构4。
[0067]
示例性的，如图4e所示，上述叠层结构4包括沿方向z依次堆叠的多个膜层。该多个膜层例如包括交替层叠的多个栅极介质层41和多个栅极牺牲层42。
[0068]
在上述叠层结构4中，各栅极介质层41的厚度可以相同也可以不相同，各栅极牺牲
层42的厚度可以相同也可以不相同，具体可以根据实际需要进行设置。此外，在叠层结构4的生产工艺中，不同的堆叠层数会对应不同的堆叠高度，例如，叠层结构4堆叠的层数可以为32层、64层或128层等，叠层结构4的层数越多，集成度越高，由其形成的存储单元的个数则越多，具体可以根据实际存储需求来设计叠层结构4的堆叠层数及堆叠高度，本技术对此不做限制。
[0069]
例如，栅极介质层41和栅极牺牲层42可以具有不同的刻蚀选择比。这样可以在后续的工艺中，保留栅极介质层41，去除栅极牺牲层42，以在任意相邻的两层栅极介质层41之间形成牺牲间隙，便于后续在该牺牲间隙中填充导电材料以形成栅极层43(也即字线)。如图4j所示，在将栅极牺牲层42替换为栅极层43后，可以将交替层叠的多个栅极介质层41和多个栅极层43称为存储叠层结构4a。
[0070]
可选地，栅极介质层41的材料例如包括氧化硅，栅极牺牲层42的材料例如包括氮化硅。
[0071]
示例性的，上述叠层结构4的边缘呈台阶状。其中，该叠层结构4的边缘结构例如可以通过向叠层结构4的多个栅极介质层41和多个栅极牺牲层42执行多次“修整-蚀刻(trim-etch)”循环工艺而形成。
[0072]
例如，叠层结构4的边缘可以设置有绝缘覆盖层。该绝缘覆盖层可以对叠层机构4中呈台阶状的边缘进行覆盖。该绝缘覆盖层的材料可以为电介质材料。进一步地，绝缘覆盖层的材料可以与栅极介质层41的材料相同，例如绝缘覆盖层的材料为氧化硅。
[0073]
s500，如图4f所示，形成贯穿上述叠层结构4、并至少延伸入第二子牺牲部32的沟道孔5。
[0074]
示例性的，可以采用干法刻蚀工艺或湿法刻蚀工艺形成上述多个沟道孔5。沟道孔5可以沿方向z向衬底1的方向延伸。
[0075]
示例性的，上述沟道孔5在衬底1上的正投影，位于第二子衬底12所在的区域内。每个第二子衬底12可以与多个沟道孔5相对设置。
[0076]
上述多个沟道孔5的延伸位置可以相同，也可以不同，具体可以根据实际半导体制备工艺而定，本公开对此不作限定。
[0077]
例如，上述多个沟道孔5的延伸位置相同。可选地，上述多个沟道孔5可以均延伸入第二子牺牲部32；或者，上述多个沟道孔5可以均延伸入第二子衬底12；或者，上述多个沟道孔5可以均延伸入第二子衬底12和第二子牺牲部32之间的膜层。
[0078]
又如，上述多个沟道孔5的延伸位置不同。可选的，上述多个沟道孔5中，部分沟道孔5可以延伸入第二子牺牲部32，部分沟道孔5可以延伸入第二子衬底12，部分沟道孔5可以延伸入第二子衬底12和第二子牺牲部32之间的膜层。
[0079]
s600，如图4g所示，对第二子牺牲部32进行处理，使得沟道孔5被第二子牺牲部32包围的部分的孔径缩小，并使得第二子牺牲部32的厚度增大。
[0080]
需要说明的是，对上述第二子牺牲部32进行处理的方式包括多种，可以根据实际需要选择设置。
[0081]
在一些示例中，在上述s600中，对第二子牺牲部32进行处理，包括：采用湿法氧化工艺，对第二子牺牲部32进行氧化处理。
[0082]
示例性的，本公开可以通过沟道孔5对第二子牺牲部32进行处理。这样在对第二子
牺牲部32进行处理的过程中，湿法氧化工艺中所采用的物质可以通过沟道孔5，与第二子牺牲部32形成接触，并与第二子牺牲部32发生氧化反应，生成氧化物，该氧化物的体积、厚度，大于第二子牺牲部32发生氧化反应前的体积、厚度。
[0083]
可以理解的是，由于沟道孔5与第二子牺牲部32相对设置，因此，在通过沟道孔5对第二子牺牲部32进行氧化处理的过程中，可以避免对第一子牺牲部31进行氧化处理，从而可以避免第一子牺牲部31的体积、厚度发生变化。也即，处理后的第二子牺牲部32的体积、厚度，大于第一子牺牲部31的体积、厚度。
[0084]
示例性的，在对第二子牺牲部32进行处理后，第二子牺牲部32整体会向不同的方向进行生长，使得第二子牺牲部32的体积发生膨胀。例如，第二子牺牲部31可以向指向第二子衬底12所在平面的方向、远离第二子衬底12所在平面的方向、平行于第二子衬底12所在平面的方向进行膨胀。
[0085]
可以理解的是，基于半导体工艺所采用的设备的承载台的存在，会对牺牲层3的整体形貌产生影响。例如，在对第二子牺牲部32进行处理的过程中，第二子牺牲部32整体会主要向远离第二子衬底12所在平面的方向、平行于第二子衬底12所在平面的方向进行生长、膨胀。在第二子牺牲部32向远离第二子衬底12所在平面的方向生长、膨胀时，第二子牺牲部32的厚度便会增大；在第二子牺牲部32向平行于第二子衬底12所在平面的方向进行生长、膨胀时，生长、膨胀的部分会伸入沟道孔5内，使得沟道孔5被第二子牺牲部32包围的部分的孔径缩小。
[0086]
另外，在第二子牺牲部32向远离第二子衬底12所在平面的方向生长、膨胀后，第二子牺牲部32会对叠层结构4形成挤压，使得叠层结构4覆盖第二子牺牲部32的部分，会略高于叠层结构4覆盖第一子牺牲部31的部分。
[0087]
例如，如图4f所示，在对第二子牺牲部32进行处理之前，沟道孔5被第二子牺牲部32包围的部分的孔径为d1。如图4g所示，在对第二子牺牲部32进行处理之后，沟道孔5被第二子牺牲部32包围的部分的孔径为d2。沟道孔5被第二子牺牲部32包围的部分的孔径变化量为
△
d，其中，
△
d＝d
2-d1，且
△
d小于零。
[0088]
在第二子牺牲部32的体积膨胀较小的情况下，上述孔径d2则大于零。在第二子牺牲部32的体积膨胀较大的情况下，上述孔径d2则接近于零，甚至等于零。
[0089]
可以理解的是，上述孔径d2可以确保后续制备形成的沟道层62，位于牺牲层3远离衬底1的一侧。也就是说，无论在上述s500中形成的沟道孔5的深度是否一致，在对第二子牺牲部32进行处理、并使得沟道孔5被第二子牺牲部32包围的部分的孔径缩小后，可以使得后续形成的不同沟道结构6的沟道层62的延伸位置一致或基本一致，均位于牺牲层3远离衬底1的一侧。这样在后续从三维存储器的底部完全去除牺牲层3，并去除沟道结构6的存储功能层61，以暴露沟道结构6的沟道层62的过程中，可以同时去除衬底1、第一子介质层21、牺牲层3及存储功能层61至少延伸至牺牲层2中的部分，而不需要先去除衬底1，再去除存储功能层61延伸至衬底1的部分。
[0090]
这样本公开可以降低对沟道孔5开槽变化的控制，不仅有利于增大沟道结构6的刻蚀工艺窗口，还有利于降低三维存储器的制备工艺难度，降低制备成本。
[0091]
例如，如图4f所示，在对第二子牺牲部32进行处理之前，第一子牺牲部31和第二子牺牲部32的厚度均为l4；如图4g所示，在对第二子牺牲部32进行处理之后，第二子牺牲部32
的厚度为l5。第二子牺牲部32的厚度变化量为
△
lb，其中，
△
lb＝l
5-l4，且
△
lb大于零。
[0092]
需要说明的是，第二子牺牲部32的厚度变化量为
△
lb的值为纳米级，也即，
△
lb的值很小。本公开为了清楚，在图4g中，放大了各膜层的厚度及第二子牺牲部32的厚度变化。另外，在实际产品中，叠层结构4所包括的多个膜层中，并非所有的膜层会随着第二子牺牲部32的厚度变化而发生变形，例如，较为远离第二子牺牲部32的膜层的形貌较为平整。本公开对由于第二子牺牲部32的厚度变化而导致的三维存储器的结构的变化不进行限定。
[0093]
在对第二子牺牲部32进行处理，并使得第二子牺牲部32的厚度增大之后，第二子牺牲部32靠近第二子衬底12的一侧表面与第二子衬底12的第一侧面之间的间距例如基本保持不变，第二子牺牲部32远离第二子衬底12的一侧表面与第二子衬底12的第一侧面之间的间距会增大。
[0094]
示例性的，在形成第一子介质层21之前，第一子牺牲部31远离第一子衬底11的一侧表面与第一子衬底11的第一侧面之间的间距为，第一子牺牲部31的厚度l4，其中，l4＜l5。在第一子衬底11上生成第一子介质层21后，第一子牺牲部31远离第一子衬底11的一侧表面与第一子衬底11的第一侧面之间的间距为，第一子牺牲部31的厚度l4与第一子介质层21的厚度l3之和，也即，l4 l3。其中，l4＜l4 l3。
[0095]
也就是说，本公开在第一子衬底11上生成第一子介质层21后，可以增大第一子牺牲部31远离第一子衬底11的一侧表面与第一子衬底11的第一侧面之间的间距，缩小第一子牺牲部31远离第一子衬底11的一侧表面与第一子衬底11的第一侧面之间的间距、及第二子牺牲部32远离第二子衬底12的一侧表面与第二子衬底12的第一侧面之间的间距的差距。
[0096]
可以理解的是，在后续从三维存储器的底部(也即衬底1远离叠层结构3的一侧)完全去除衬底1、第一子介质层21、牺牲层3，并去除沟道结构6的存储功能层61，以暴露沟道结构6的沟道层62的过程中，可以先完全去除衬底1，然后再去除第一子介质层21、牺牲层3、存储功能层61。其中，去除第一子介质层21、牺牲层3、存储功能层61所采用的半导体制备工艺，可以在方向z上进行等量去除。
[0097]
由于本公开预先在第一子衬底11上形成第一子介质层21，使得第一子牺牲部31远离第一子衬底11的一侧表面与第一子衬底11的第一侧面之间的间距、及第二子牺牲部32远离第二子衬底12的一侧表面与第二子衬底12的第一侧面之间的间距，差距较小或基本没有差距，这样在等量去除第一子介质层21、牺牲层3、存储功能层61的过程中，可以同时或基本同时完全去除第一子牺牲部31和第二子牺牲部32，使得三维存储器的底面与栅极层33的不同位置之间均具有间距，且与栅极层33的不同位置之间的间距的差异较小，避免出现第一子牺牲部31完全去除、而第二子牺牲部32及伸入第二子牺牲部32的存储功能层61未完全去除的情况，进而避免出现因完全去除第二子牺牲部32及伸入第二子牺牲部32的存储功能层61、导致栅极层43覆盖第一子衬底11的部分暴露的情况，进而可以避免后续在制备栅线隔离结构9及源极层8后，栅极层43和栅线隔离结构9通过源极层8短接而出现漏电现象。
[0098]
由此，本公开的一些实施例所提供的三维存储器的制备方法，通过对衬底1进行划分，在形成牺牲层3之前对第一子衬底11进行处理，在第一子衬底11的第一侧面生成第一子介质层，预先增大第一子牺牲部31远离第一子衬底11的一侧表面与第一子衬底11的第一侧面之间的间距，并在形成叠层结构4、形成贯穿叠层结构4且至少延伸入第二子牺牲部32的沟道孔5之后，对覆盖第二子衬底12的第二子牺牲部32进行处理，使得第二子牺牲部32的体
积膨胀，不仅可以使得沟道孔5被第二子牺牲部32包围的部分的孔径缩小，还可以使得第二子牺牲部32的厚度增大。这样可以利用沟道孔5的孔径被缩小的部分，限制后续形成的沟道结构6的沟道层62的位置，使得不同沟道结构6的沟道层62的延伸位置一致或基本一致，降低沟道孔5的深度对沟道层62延伸位置的影响，进而可以降低对沟道孔5开槽变化的控制，降低三维存储器的制备工艺难度，降低制备成本。而且，还可以利用第一子介质层21，平衡第二子牺牲部32的体积膨胀，利用第一子介质层21，降低甚至消除第二子牺牲部32增大的厚度的影响，使得第一子牺牲部31远离第一子衬底11的一侧表面与第一子衬底11的第一侧面之间的间距、及第二子牺牲部32远离第二子衬底12的一侧表面与第二子衬底12的第一侧面之间的间距，差距较小或基本没有差距，也即，使得牺牲层3远离衬底1的一侧表面与衬底1的第一侧面之间的间距较为均一，进而在后续从三维存储器的底部去除牺牲层3及沟道结构6的存储功能层61的过程中，可以避免暴露出栅极层33，降低栅极层33和栅线隔离结构9通过源极层8短接而出现漏电风险。
[0099]
在上述s200中，至少对第一子衬底11的第一侧面进行处理，包括多种处理方式，可以根据实际需要进行选择。
[0100]
在一些实施例中，如图4d-2所示，仅对第一子衬底11的第一侧面进行处理。此时，仅在第一子衬底11的第一侧面生成第一子介质层21。
[0101]
示例性的，如图4d-2所示，对第一子衬底11的第一侧面进行处理之后，第一子介质层21的厚度，与第二子牺牲部32的厚度变化量，相同。也即，l3＝
△
lb＝l
5-l4，相应的，l3 l4＝l5。
[0102]
这也就意味着，第一子介质层21的生成，可以抵消第二子牺牲部32的厚度增大带来的影响，使得第一子牺牲部31远离第一子衬底11的一侧表面与第一子衬底11的第一侧面之间的间距，及第二子牺牲部32远离第二子衬底12的一侧表面与第二子衬底12的第一侧面之间的间距，相同。这样在等量去除第一子介质层21、牺牲层3、存储功能层61的过程中，便可以同时完全去除第一子牺牲部31和第二子牺牲部32，避免暴露出栅极层43，进而可以避免后续在制备栅线隔离结构9及源极层8后，栅极层43和栅线隔离结构9通过源极层8短接而出现漏电现象。
[0103]
示例性的，如图4d-2所示，第一子介质层21远离第一子衬底11的一侧表面，与第二子衬底12的第一侧面平齐。
[0104]
可以理解的是，叠层结构4堆叠的层数较多。本公开通过将第一子介质层21远离第一子衬底11的一侧表面与第二子衬底12的第一侧面，设置为平齐，可以使得后续形成的牺牲层3的形貌较为平整，使得后续形成的叠层结构4中各膜层的形貌较为平整，确保三维存储器能够正常制备形成，并避免影响制备形成的三维存储器的电学性能。
[0105]
在本示例中，在上述s300之前，也即，在形成牺牲层3之前，上述制备方法例如还包括：在第一子介质层21远离衬底1的一侧、和第二子衬底12的第一侧形成介质层。该介质层位于第一子介质层21和牺牲层3之间，且位于第二子衬底12和牺牲层3之间，以将第二子衬底12和牺牲层3隔开。
[0106]
示例性的，可以采用cvd、pvd、ald或其任何组合的薄膜沉积工艺，形成介质层。
[0107]
示例性的，上述介质层的材料可以包括氧化物，该氧化物例如可以包括氧化硅等。
[0108]
在另一些实施例中，如图4d-1所示，至少对第一子衬底11的第一侧面进行处理，在
第一子衬底11的第一侧面上生成第一子介质层21，包括：对第一子衬底11的第一侧面和第二子衬底12的第一侧面进行处理，在第一子衬底11的第一侧面上生成第一子介质层21，在第二子衬底12的第一侧面上生成第二子介质层22。其中，第一子介质层21的厚度，大于第二子介质层22的厚度。
[0109]
也就是说，在上述s200中，本公开可以对衬底1的第一侧面整体进行处理。
[0110]
可以理解的是，第一子衬底11呈网格状。本公开通过对第一子衬底11的第一侧面和第二子衬底12的第一侧面同时进行处理，可以避免对多个相互独立的第二子衬底12的第一侧面进行保护，进而可以降低对衬底1进行处理的难度。这样有利于降低三维存储器的制备工艺难度，降低制备成本。
[0111]
示例性的，第一子介质层21和第二子介质层22可以同步生成，第一子介质层21和第二子介质层22彼此相连接，且呈一体结构。例如，第一子介质层21和第二子介质层22可以构成介质层2。
[0112]
示例性的，第一子衬底11所包括的元素和第二子衬底12所包括的元素，可以不同。
[0113]
例如，衬底1的材料为多晶硅，第一子衬底11经过掺杂处理。相应的，第一子衬底11所包括的元素，包括硅元素和掺杂离子所对应的元素；而第二子衬底12所包括的元素，包括硅元素。
[0114]
这样在对衬底1的第一侧面整体进行处理的过程中，可以确保在第二子衬底12的第一侧面上生成的第二子介质层22的厚度、和在第一子衬底11的第一侧面上生成的第一子介质层22的厚度，是不同的。
[0115]
例如，如图4d-1所示，第二子介质层22的厚度为l6。其中，l3大于l6。第一子介质层21的厚度l3与第二子介质层22的厚度l6之差，为
△
lc，
△
lc＝l
3-l6，且
△
lc大于零。
[0116]
通过使第一子介质层11的厚度l3，大于第二子介质层12的厚度l6，可以确保第一子介质层21的厚度l3与第二子介质层22的厚度l6之差
△
lc，能够降低甚至消除第二子牺牲部32的厚度变化量
△
lb的影响，使得第一子牺牲部31远离第一子衬底11的一侧表面与第一子衬底11的第一侧面之间的间距、及第二子牺牲部32远离衬底1的一侧表面与第二子衬底12的第一侧面之间的间距，差距较小或基本没有差距。
[0117]
而且，通过对衬底1的第一侧面整体进行处理，形成呈一体结构的介质层2，可以利用介质层2将衬底1和牺牲层3隔开，避免再在介质层2和牺牲层3之间形成其他的膜层。这样有利于简化三维存储器的制备工艺。
[0118]
在一些示例中，第一子介质层21的厚度l3与第二子介质层22的厚度l6之差
△
lc，与第二子牺牲部32的厚度变化量
△
lb，相同。也即，l
3-l6＝l
5-l4。
[0119]
这也就意味着，l3 l4＝l5 l6。第一子牺牲部31远离第一子衬底11的一侧表面与第一子衬底11的第一侧面之间的间距，及第二子牺牲部32远离衬底1的一侧表面与第二子衬底12的第一侧面之间的间距，相同。
[0120]
这样可以利用第一子介质层21的厚度l3与第二子介质层22的厚度l6之差
△
lc，抵消第二子牺牲部32增大的厚度的影响，在等量去除第一子介质层21、牺牲层3、存储功能层61的过程中，便可以同时完全去除第一子牺牲部31和第二子牺牲部32，避免暴露出栅极层43，进而可以避免后续在制备栅线隔离结构9及源极层8后，栅极层43和栅线隔离结构9通过源极层8短接而出现漏电现象。
[0121]
在一些示例中，如图4d-1所示，第一子介质层21远离衬底1的一侧表面，与第二子介质层22远离衬底1的一侧表面平齐。
[0122]
可以理解的是，第一子介质层21远离衬底1的一侧表面，与第二子介质层22远离衬底1的一侧表面，可以相对于衬底1所在的平面平齐。也即，第一子介质层21远离衬底1的一侧表面与衬底1所在的平面之间的间距，与第二子介质层22远离衬底1的一侧表面与衬底1所在的平面之间的间距，相同。介质层2远离衬底1的一侧表面为平整的平面。
[0123]
这样可以使得后续形成的叠层结构4中的各膜层的形貌平整，同一膜层的一侧表面与介质层2远离衬底1的一侧表面平行或大致平行，确保三维存储器能够正常制备形成，并避免影响制备形成的三维存储器的电学性能。
[0124]
需要说明的是，对上述第一子衬底11和第二子衬底12进行处理的方式包括多种，可以根据实际需要选择设置。
[0125]
在一些示例中，对第一子衬底11的第一侧面和第二子衬底12的第一侧面进行处理，包括：采用湿法氧化工艺，同时对第一子衬底11的第一侧面和第二子衬底12的第一侧面进行氧化处理。其中，第一子衬底11的第一侧面的氧化速率，大于第二子衬底12的第一侧面的氧化速率。
[0126]
示例性的，在对第一子衬底11的第一侧面和第二子衬底12的第一侧面进行处理的过程中，第一子衬底11的第一侧面可以与湿法氧化工艺中所采用的物质发生氧化反应，生成第一氧化物(也即第一子介质层21)；第二子衬底12的第一侧面也可以与湿法氧化工艺中所采用的物质发生氧化反应，生成第二氧化物(也即第二子介质层22)。第一氧化物的厚度，大于第二氧化物的厚度。
[0127]
可以理解的是，由于第一子衬底11所包括的元素与第二子衬底12所包括的元素不同，因此，第一子衬底11的第一侧面的氧化速率和第二子衬底12的第一侧面的氧化速率不同。通过使得第一子衬底11的第一侧面的氧化速率，大于第二子衬底12的第一侧面的氧化速率，可以确保在第一子衬底11的第一侧面形成的第一子介质层21的厚度，大于在第二子衬底12的第一侧面形成的第二子介质层22的厚度。
[0128]
示例性的，第一子衬底11的第一侧面的氧化速率，大于第二子衬底11的第一侧面的氧化速率，也即，第一子衬底11的第一侧面的氧化速率和第二子衬底12的第一侧面的氧化速率的比值大于1。
[0129]
例如，第一子衬底11的第一侧面的氧化速率和第二子衬底12的第一侧面的氧化速率的比值的取值范围为1～16。
[0130]
可选地，第一子衬底11的第一侧面的氧化速率和第二子衬底12的第一侧面的氧化速率的比值可以为1.5:1、3:1、5:1、8.9:1、12:1或16:1等。
[0131]
此处，第一子衬底11和第二子衬底12的第一侧面的氧化速率的比值，可以根据实际需要而定，并不局限于上述举例的比值。能够降低或抵消第二子牺牲部22增大的厚度即可，本公开对此不作限定。
[0132]
在一些实施例中，第二子衬底12的厚度l2和第一子衬底11的厚度l1之差
△
la，与第二子牺牲部22的厚度变化量
△
lb，相同。
[0133]
示例性的，在仅对第一子衬底11的第一侧面进行处理、以在第一子衬底11的第一侧面生成第一子介质层21的情况下，可以通过仅控制第一子介质层21的厚度，便可以控制
第一子牺牲部31远离第一子衬底11的一侧表面与第一子衬底11的第一侧面之间的间距，控制该间距、与第二子牺牲部22远离第二子衬底12的一侧表面与第二子衬底12的第一侧面之间的间距的差距。这样有利于降低控制上述差距的难度，进而有利于降低三维存储器的工艺难度。
[0134]
例如，第一子介质层21的厚度l3，可以等于第二子衬底12的厚度l2和第一子衬底11的厚度l1之差
△
la。
[0135]
可选地，第二子衬底12的厚度l2和第一子衬底11的厚度l1之差
△
la为100nm，其中，第一子介质层21的厚度l3为100nm。
[0136]
此时，在对第一子衬底11的第一侧面进行处理、以在第一子衬底11的第一侧面生成第一子介质层21后，第一子介质层21远离第一子衬底11的一侧表面和第二子衬底12的第一侧面平齐。
[0137]
这样不仅可以避免后续从三维存储器底部去除存储功能层61的过程中暴露出栅极层33，还可以确保后续形成的叠层结构4中各膜层的平整度。
[0138]
示例性的，在同时对第一子衬底11的第一侧面和第二子衬底12的第一侧面进行处理，且第一子介质层21的厚度与第二子介质层22的厚度之差，与第二子牺牲部22的厚度变化量相同的情况下，可以通过控制第一子衬底11的第一侧面的氧化速率和第二子衬底12的第一侧面的氧化速率的比值，控制第一子介质层21的厚度与第二子介质层22的厚度之差，有利于降低控制第一子牺牲部21远离第一子衬底11的一侧表面与第一子衬底11的第一侧面之间的间距、及第二子牺牲部22远离第二子衬底12的一侧表面与第二子衬底12的第一侧面之间的间距的差距的难度，进而有利于降低三维存储器的工艺难度。
[0139]
示例性的，第二子衬底12的厚度l2和第一子衬底11的厚度l1之差
△
la为100nm，第一子介质层21的厚度l3为120nm，第二子介质层22的厚度l6为20nm。
[0140]
此时，第一子介质层21远离第一子衬底11的一侧表面和第二子介质层22远离第二子衬底12的一侧表面平齐。
[0141]
这样不仅可以避免后续从三维存储器底部去除存储功能层61的过程中暴露出栅极层33，还可以确保后续形成的叠层结构4中各膜层的平整度。
[0142]
在一些实施例中，如图2所示，上述s100中，提供衬底1，包括：s110～s130。
[0143]
s110，如图4a所示，提供基底1a。
[0144]
示例性的，基底1a的材料，与上述s100中衬底1的材料相同。
[0145]
例如，基底1a的材料可以为多晶硅。
[0146]
s120，如图4a和图4b所示，从基底1a的第一侧面，对基底1a的一部分进行减薄处理。
[0147]
示例性的，在对基底1a的一部分进行减薄处理之前，可以对基底1a进行划分。其中，不需要进行减薄处理的部分，可以位于上述一些示例中提及的存储区域；需要进行减薄处理的部分，可以位于上述一些示例中提及的除存储区域以外的其他区域。
[0148]
示例性的，本公开可以采用光刻工艺对基底1a的一部分进行减薄处理。
[0149]
例如，如图4a和图4b所示，对基底1a的一部分进行减薄处理的过程可以为：在基底1a的第一侧涂覆光刻胶；然后对该光刻胶进行曝光、显影，得到图案化后的光刻胶pr，该图案化后的光刻胶pr可以覆盖基底1a不需要进行减薄处理的部分；然后以图案化后的光刻胶
pr为掩膜，对基底1a进行刻蚀，使得基底1a的未被图案化后的光刻胶pr覆盖的部分的厚度减小。
[0150]
s130，如图4c所示，对基底1a的减薄部分进行掺杂处理，得到衬底1。其中，基底1a的经掺杂处理的减薄部分构成第一子衬底11，基底1a的未减薄部分构成第二子衬底12。
[0151]
示例性的，本公开可以采用离子注入工艺，对基底1a的减薄部分进行离子注入，以进行掺杂处理。
[0152]
此处，在基底1a的减薄部分中注入的离子类型包括多种，可以根据实际需要选择设置。
[0153]
例如，在基底1a的减薄部分中注入的离子可以包括磷离子或硼离子等。
[0154]
可以理解的是，在对基底1a的减薄部分进行离子注入的过程中，离子注入的深度、掺杂剂的剂量等，可以根据实际需要选择设置，能够满足第一子衬底11的第一侧面的氧化速率，大于第二子衬底12的第一侧面的氧化速率即可。
[0155]
可选地，掺杂剂的剂量与第一子衬底11的第一侧面的氧化速率之间，呈正相关。也即，掺杂剂的剂量越大，第一子衬底11的第一侧面的氧化速率越大；掺杂剂的剂量越小，第一子衬底11的第一侧面的氧化速率越小。在相同的时间内，氧化速率越大，则经氧化处理后，生成的氧化物(例如第一子介质层21或第二子介质层22)厚度越大。
[0156]
本公开通过调节上述掺杂剂的剂量，可以控制第一子衬底11的第一侧面的氧化速率和第二子衬底12的第一侧面的氧化速率的比值，进而可以控制经氧化处理后所生成的第一子介质层21和第二子介质层22的厚度之间的关系。这样可以利用第一子介质层21的厚度与第二子介质层22的厚度之差，降低或抵消第二子牺牲部32增大的厚度的影响。
[0157]
可以理解的是，在上述s120中，对基底1a的一部分进行减薄的尺寸，可以根据实际需要选择设置，能够使得第一子介质层21的厚度与第二子介质层的厚度之差，降低甚至抵消第二子牺牲部32的厚度变化量的影响即可。
[0158]
在一些实施例中，如图3所示，在上述s600之后，也即在对第二子牺牲部32进行处理的步骤之后，本公开所提供的制备方法还包括：s700～s800。
[0159]
s700，如图4h所示，在沟道孔5内形成存储功能层61。该存储功能层61填充沟道孔4被第一子牺牲部21包围的部分。
[0160]
示例性的，可以采用cvd、pvd、ald或其任何组合的薄膜沉积工艺，在沟道孔5内顺次沉积形成电荷阻挡层611、电荷捕获层612和隧穿层313。其中，电荷阻挡层611、电荷捕获层612和隧穿层613可以构成存储功能层61。存储功能层61中具有间隙，以便于后续形成沟道层62。
[0161]
示例性的，在沟道孔5延伸入第二子牺牲部32的情况下，在形成存储功能层61的过程中，存储功能层61的材料可以填充沟道孔5被第二子牺牲部32包围的部分，并将沟道孔5被第二子牺牲部32包围的部分填满。
[0162]
在沟道孔5延伸入第二子介质层22或第人子衬底12的情况下，在形成存储功能层61的过程中，存储功能层61的材料可以附着在沟道孔5的内壁上，并穿过沟道孔5被第二子牺牲部32包围的部分，落入沟道孔5的底部，直至沟道孔5被第二子牺牲部32包围的部分被填满。此时，沟道孔5位于第二子牺牲部32两侧的部分，不再连通。
[0163]
s800，如图4h所示，在存储功能层61内侧形成沟道层62。该沟道层62位于第二子牺
牲部32远离衬底1的一侧。
[0164]
示例性的，可以采用cvd、pvd、ald或其任何组合的薄膜沉积工艺，在存储功能层61内侧沉积形成沟道层62。其中，存储功能层61和沟道层62可以构成沟道结构6。
[0165]
例如，在形成沟道层62的过程中，可以通过控制沟道层62的形成工艺，在沟道层62的内部形成一个或多个空隙，以减轻结构应力。
[0166]
可选地，上述电荷阻挡层611的材料可以为氧化硅，电荷捕获层612的材料可以为氮化硅，隧穿层613的材料可以为氧化硅，沟道层62的材料可以为多晶硅。电荷阻挡层611、电荷捕获层612、隧穿层613和沟道层62可以形成“sono”结构。
[0167]
可以理解的是，在利用存储功能层61将沟道孔5被第二子牺牲部32包围的部分填满后，可以使得不同沟道层62的底部均停至在第二子牺牲部32远离衬底1的一侧。这样可以提高不同沟道层62的底部的位置的均一性，降低对沟道孔5开槽变化的控制。
[0168]
在一些实施例中，如图4e所示，在上述s400之前，也即在形成叠层结构4的步骤之前，本公开所提供的制备方法还包括：在牺牲层3远离衬底1的一侧形成停止层7。
[0169]
示例性的，可以采用cvd、pvd、ald或其任何组合的薄膜沉积工艺，在牺牲层2远离衬底1的一侧沉积形成停止层7。
[0170]
可选地，上述停止层7的材料可以包括多晶硅。
[0171]
例如，在形成停止层7之前，还可以在牺牲层3和停止层7之间形成隔离层。该隔离层的材料例如包括氧化硅。
[0172]
通过设置隔离层，可以将牺牲层3和停止层7隔开，避免两者直接接触。
[0173]
在一些示例中，在上述s800之后，也即在形成沟道层62的步骤之后，本公开所提供的制备方法还包括：s900～s1000。
[0174]
s900，如图4l～图4n和图5a～图5c所示，去除衬底1、第一子介质层21和牺牲层3至停止层7，并去除存储功能层61的至少延伸入第二子牺牲部32的部分，暴露沟道层62的端部。
[0175]
可选地，在同时对第一子衬底11的第一侧面和第二子衬底12的第一侧面进行处理的情况下，上述步骤s900中，则还会去除第二子介质层22。
[0176]
示例性的，本公开可以采用研磨工艺(例如化学机械抛光(chemical mechanical planarization，简称cmp)工艺或表面研磨(grinding)工艺)对衬底1进行研磨，以去除衬底1。
[0177]
可以理解的是，研磨工艺具有较高的选择比。这样，本公开可以在采用研磨工艺去除衬底1的过程中，可以仅去除衬底1，避免对第一子介质层21进行研磨去除。
[0178]
可选地，在沟道孔5延伸入衬底1的情况下，在对衬底1进行研磨的过程中，可以同时对存储功能层61的延伸入衬底1的部分进行研磨。
[0179]
示例性的，本公开可以采用干法刻蚀工艺(例如气体刻蚀工艺)对第一子介质层21、牺牲层3及存储功能层61的延伸入第二子牺牲部32的部分进行刻蚀，以去除第一子介质层21、牺牲层3及存储功能层61的延伸入第二子牺牲部32的部分。
[0180]
可选地，在牺牲层3和停止层7设置有隔离层的情况下，在对第一子介质层21、牺牲层3及存储功能层61的延伸入第二子牺牲部32的部分进行刻蚀的过程中，可以同时对隔离层及存储功能层61的延伸入隔离层的部分进行刻蚀。
[0181]
例如，在对第一子介质层21、牺牲层3及存储功能层61至少延伸至第二子牺牲部32的部分进行刻蚀的过程中，可以根据第一子介质层21的材料、牺牲层3的材料及存储功能层61的材料，选择合适的气体，使得该气体中的等离子体与第一子介质层21、牺牲层3及存储功能层61延伸至第二子牺牲部32的部分进行反应，进而使得第一子介质层21、牺牲层3及存储功能层61延伸至第二子牺牲部32的部分被刻蚀去除。该气体中的等离子体可以不与沟道层62发生反应，从而保留并暴露出沟道层62的端部。
[0182]
示例性的，上述气体刻蚀工艺，可以在方向z上进行等量去除。
[0183]
这样在后续从三维存储器的底部去除沟道结构的存储功能层的过程中，可以不需要额外增加研磨工艺进行修平，有利于增强工艺可控性和调节性。
[0184]
而且，采用上述制备方法，预先利用存储功能层61将沟道孔5被第二子牺牲部32包围的部分填满，可以在采用研磨工艺去除衬底1的过程中，避免由于存储功能层61靠近衬底的一侧存在空隙而导致研磨液渗入存储功能层61内，影响三维存储器的电性能，从而可以提高制备形成的三维存储器的良率。
[0185]
s1000，如图4o和图5d所示，在停止层7远离叠层结构4的一侧形成源极层8，源极层8与沟道层62暴露的端部形成电接触。
[0186]
示例性的，可以采用cvd、pvd、ald或其任何组合的薄膜沉积工艺，在停止层7远离叠层结构4的一侧沉积形成源极层8。
[0187]
上述源极层8的形成方式包括多种，可以根据源极层8的材料而定。
[0188]
例如，源极层8的材料可以为多晶硅。此时，在采用多晶硅沉积形成源极层8后，例如还可以采用离子注入工艺对源极层8进行离子注入，以进行掺杂处理，之后，例如还可以采用退火工艺(例如激光退火工艺)进行退火处理，以修复经离子注入工艺后造成的材料的晶格损伤及激活注入的掺杂剂。
[0189]
又如，源极层8的材料可以为掺杂的多晶硅。此时，可以直接采用掺杂的多晶硅沉积形成源极层8。
[0190]
示例性的，如图4o和图5d所示，上述源极层8覆盖上述沟道层62暴露的端部，并包围沟道层62暴露的端部，与沟道层62暴露的端部接触，形成电连接。这样能够使得源极层8与沟道层62具有较大的接触面积，有利于增加接触连接的可靠性及三维存储器的性能。
[0191]
可选地，在形成源极层8之前，可以在沟道层62暴露的端部形成第一导电块。这样沟道层62暴露的端部可以通过该第一导电块与源极层8形成电接触，有利于增加接触连接的可靠性及三维存储器的性能。
[0192]
可以理解的是，图4o和图5d仅示意出了三维存储器的部分膜层，并未示意出三维存储器的全部膜层。图4o和图5d所示意的结构并不对三维存储器的实际结构形成限定。
[0193]
在一些实施例中，在上述s900之前，也即在去除衬底1、第一子介质层21和牺牲层3至停止层7，并去除存储功能层61的至少延伸入第二子牺牲部32的部分的步骤之前，上述制备方法还包括：s810～s820。
[0194]
s810，如图4i所示，形成贯穿叠层结构4、并至少延伸入牺牲层3的栅线缝隙gls。
[0195]
可以理解的是，沿栅线缝隙gls的延伸方向，栅线缝隙gls的一部分可以位于存储区域，栅线缝隙gls的另一部分可以位于除存储区之外的其他区域(例如台阶区)。
[0196]
示例性的，可以采用干法刻蚀工艺或湿法刻蚀工艺形成上述栅线缝隙gls。
[0197]
可以理解的是，栅线缝隙gls的数量可以为多个。
[0198]
示例性的，栅线缝隙gls可以作为刻蚀通道。此时，可以经由栅线缝隙gls去除栅极牺牲层42。此处，例如可以采用湿法腐蚀工艺，通过栅线缝隙gls去除叠层结构4中的栅极牺牲层42，以形成多个牺牲间隙。
[0199]
例如，在形成牺牲间隙之后，可以采用cvd、pvd、ald或其任何组合等薄膜沉积工艺在牺牲间隙内形成栅极层43。该栅极层43的材料可以为钨、钴、铜、铝、掺杂晶体硅和硅化物中的至少一种。
[0200]
例如，由于叠层结构4的边缘呈台阶状，在将栅极牺牲层42替换为栅极层43后，栅极层43中位于边缘的部分呈台阶状，且该部分可以称为台阶结构。
[0201]
可选地，在牺牲间隙内形成栅极层43之前，可以采用薄膜沉积工艺在栅线缝隙gls和牺牲间隙的内壁上形成栅极阻挡层。其中，栅极阻挡层的材料例如可以包括具有较高介电常数的材料，该材料例如为氧化铝。
[0202]
进一步地，可以采用薄膜沉积工艺在栅极阻挡层朝向牺牲间隙内的一侧表面上形成黏合层。其中，该黏合层的材料例如可以包括氮化钽或氮化钛。
[0203]
可选地，在形成栅极阻挡层和粘合层之后，例如可以采用湿法刻蚀工艺将黏合层和栅极层43的位于栅线缝隙gls内的部分去除。
[0204]
s820，如图4k所示，在栅线缝隙gls内形成栅线隔离结构9。
[0205]
示例性的，可以采用cvd、pvd、ald或其任何组合等薄膜沉积工艺在栅线缝隙gls内顺次沉积形成第一隔离层91、第二隔离层92和支撑柱93。其中，第一隔离层91、第二隔离层92和支撑柱93可以构成栅线隔离结构9。
[0206]
可选地，第一隔离层91的材料可以为氧化硅，第二隔离层92的材料可以为氧化硅，支撑柱93的材料可以为多晶硅。
[0207]
例如，在形成支撑柱93的过程中，可以通过控制支撑柱93的形成工艺，在支撑柱93的内部形成一个或多个空隙，以减轻结构应力。
[0208]
可选地，上述栅线隔离结构9又可以称为阵列共源极。
[0209]
基于此，在一些示例中，如图4l～图4n和图5a～图5c所示，在上述s900中，在去除衬底1、第一子介质层21和牺牲层3至停止层7，并去除存储功能层61的至少延伸入第二子牺牲部32的部分的过程中，还去除栅线隔离结构9至少延伸入牺牲层3的部分。
[0210]
也即，在上述s900中，栅线隔离结构7的至少延伸入牺牲层3的部分也会随着衬底1、第一子介质层21和牺牲层3的去除而去除，并暴露出支撑柱93。
[0211]
在一些示例中，如图4o和图5d所示，在上述s1000中，源极层8还与栅线隔离结构9暴露的部分形成电接触。
[0212]
也即，上述源极层8还覆盖栅线隔离结构9暴露的部分，并与栅线隔离结构9暴露的部分接触，形成电连接。源极层8包围栅线隔离结构9暴露的部分，可以使得源极层8与栅线隔离结构9之间具有较大的接触面积，有利于增加接触连接的可靠性。
[0213]
此处，栅线隔离结构9暴露的部分例如指的是支撑柱93暴露的部分。
[0214]
可选地，在形成源极层8之前，可以在支撑柱93暴露的部分的端部形成第二导电块。这样支撑柱93暴露的部分的端部可以通过该第二导电块与源极层8形成电接触，有利于增加接触连接的可靠性及三维存储器的性能。
[0215]
在一些实施例中，如图4i所示，在上述s900之前，也即在去除衬底1、第一子介质层21和牺牲层2至停止层7，并去除存储功能层61的至少延伸入第二子牺牲部32的部分的步骤之前，上述制备方法还包括：形成贯穿叠层结构4、并至少延伸入牺牲层3的虚拟沟道结构dch。
[0216]
在一些示例中，可以采用干法刻蚀工艺或湿法刻蚀工艺形成虚拟沟道孔，然后可以采用cvd、pvd、ald或其任何组合等薄膜沉积工艺在虚拟沟道孔内形成虚拟沟道结构dch。可选地，虚拟沟道结构dch的材料可以为氧化硅。
[0217]
示例性的，虚拟沟道结构dch用于提供机械支撑作用，而并未形成具备存储功能的存储功能层61和沟道层62。
[0218]
在一些示例中，在上述s900中，也即在去除衬底1、第一子介质层21和牺牲层3至停止层7，并去除存储功能层61的至少延伸入第二子牺牲部32的部分的过程中，还去除虚拟沟道结构dch至少延伸入牺牲层3的部分。
[0219]
也即，在上述s900中，虚拟沟道结构dch的至少延伸入牺牲层3的部分也会随着衬底1、第一子介质层21和牺牲层3的去除而去除。其中，虚拟沟道结构dch远离叠层结构4的一侧表面可以与停止层7远离叠层结构4的一侧表面平齐。
[0220]
在一些示例中，如图4o和图5d所示，在上述s1000中，源极层8还覆盖虚拟沟道结构dch暴露的部分。
[0221]
示例性的，源极层8可以遮挡虚拟沟道结构dch暴露的部分，并与虚拟沟道结构dch暴露的部分形成接触。
[0222]
在一些实施例中，本公开所提供的三维存储器的制备方法，还包括：与外围器件10进行电连接。其中，与外围器件10进行电连接的步骤顺序，可以根据实际需要选择设置，本公开对此不作限定。
[0223]
在一些示例中，在上述s900之前，也即在去除衬底1、第一子介质层21和牺牲层3的步骤之前，上述制备方法还包括：s830～s840。
[0224]
s830，提供外围器件10。
[0225]
s840，如图4l所示，将外围器件10和衬底1上的结构电连接。
[0226]
示例性的，衬底1上的结构可以指的是，沟道结构6和栅线隔离结构9。
[0227]
示例性的，上述“电连接”可以是绑定，例如可以是键合。
[0228]
可以理解的是，在外围器件10和衬底1上的结构电连接之前，可以先将衬底1上的结构进行翻转倒置，然后再将外围前进10和衬底1上的结构进行电连接。在本实施例中，外围器件10和衬底1上的结构之间的电连接方式可以为混合键合。
[0229]
示例性的，上述外围器件10可与栅极层43、沟道结构6和栅线隔离结构9电连接。
[0230]
其中，外围器件10被配置为控制衬底1上的结构。该外围器件10可包括诸如页缓冲器、解码器(例如行解码器和列解码器)、读出放大器、驱动器(例如字线驱动器)、或电路的任何有源(或无源)部件(例如、晶体管、二极管、电阻器、电容器等)。
[0231]
例如，外围器件10可以包括多个晶体管，全部或一部分晶体管形成在承载基底中(例如在承载基底的顶表面下方)和/或直接形成在承载基底上。同样，也可以在承载基底中形成浅沟槽隔离和掺杂区(例如，晶体管的源极区和漏极区)。
[0232]
需要说明的是，外围器件10还可以包括与高级逻辑工艺兼容的任何其它电路。示
例性的，外围器件10包括逻辑电路(例如处理器和可编程逻辑器件(pld))、和/或存储电路(例如，静态随机存取存储器(sram))。
[0233]
可以理解的是，外围器件10的结构与上述衬底1上的结构不同，两者的制备方法相互独立。本公开不对外围器件10和上述衬底1上的结构的制备顺序进行限定。
[0234]
在另一些示例中，在上述s1000之后，也即在停止层7远离叠层结构3的一侧形成源极层8的步骤之后，上述制备方法还包括：s1100～s1200。
[0235]
s1100，提供外围器件10。
[0236]
示例性的，在本示例中的外围器件10，可以与上述一些示例中的外围器件10具有相同的结构。
[0237]
s1200，如图5e所示，将外围器件10和源极层8上的结构电连接。
[0238]
示例性的，源极层8上的结构可以指的是，沟道结构6和栅线隔离结构9。
[0239]
示例性的，上述“电连接”可以是绑定，例如可以是键合。
[0240]
如本公开所使用的，一个部件(例如，层、结构或器件)是在三维存储器(例如，三维存储器)的另一部件(例如，层、结构或器件)“上”、“上方”还是“下方”，是当衬底在方向z上位于三维存储器的最低平面中时，在方向z上相对于三维存储器的衬底确定的。在整个本公开内容中，应用了相同的概念来描述空间关系。
[0241]
以上所述仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。